JP2001308287A - 半導体装置、及びその製造方法 - Google Patents
半導体装置、及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 71
- 238000004519 manufacturing process Methods 0.000 title claims description 41
- 239000010410 layer Substances 0.000 claims abstract description 84
- 239000003990 capacitor Substances 0.000 claims abstract description 44
- 239000011229 interlayer Substances 0.000 claims abstract description 38
- 238000009792 diffusion process Methods 0.000 claims abstract description 29
- 230000004888 barrier function Effects 0.000 claims abstract description 28
- 239000000758 substrate Substances 0.000 claims abstract description 28
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 13
- HWEYZGSCHQNNEH-UHFFFAOYSA-N silicon tantalum Chemical compound [Si].[Ta] HWEYZGSCHQNNEH-UHFFFAOYSA-N 0.000 claims abstract description 6
- 239000010408 film Substances 0.000 claims description 162
- 238000000034 method Methods 0.000 claims description 36
- 239000010409 thin film Substances 0.000 claims description 25
- 230000005669 field effect Effects 0.000 claims description 11
- 239000004020 conductor Substances 0.000 claims description 10
- 238000000151 deposition Methods 0.000 claims description 5
- 230000007423 decrease Effects 0.000 claims description 4
- 238000000059 patterning Methods 0.000 claims description 4
- 230000002093 peripheral effect Effects 0.000 claims description 4
- 238000005498 polishing Methods 0.000 claims description 4
- 239000000126 substance Substances 0.000 claims description 4
- 238000001039 wet etching Methods 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims 1
- 229910052751 metal Inorganic materials 0.000 abstract description 17
- 239000002184 metal Substances 0.000 abstract description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 8
- 229910052710 silicon Inorganic materials 0.000 abstract description 8
- 239000010703 silicon Substances 0.000 abstract description 8
- 238000005516 engineering process Methods 0.000 abstract description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229920005591 polysilicon Polymers 0.000 description 12
- 229910052741 iridium Inorganic materials 0.000 description 8
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 8
- 239000010936 titanium Substances 0.000 description 8
- 229910052719 titanium Inorganic materials 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 7
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 7
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 7
- 229910052814 silicon oxide Inorganic materials 0.000 description 7
- 238000001312 dry etching Methods 0.000 description 6
- 229910021341 titanium silicide Inorganic materials 0.000 description 6
- 238000001755 magnetron sputter deposition Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 5
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005530 etching Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical group [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 2
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000831 Steel Inorganic materials 0.000 description 1
- 229910052797 bismuth Inorganic materials 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 238000001035 drying Methods 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000004570 mortar (masonry) Substances 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 125000002524 organometallic group Chemical group 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 238000004151 rapid thermal annealing Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000010959 steel Substances 0.000 description 1
- 229910052712 strontium Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052726 zirconium Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/682—Capacitors having no potential barriers having dielectrics comprising perovskite structures
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 従来の技術では成し得なかった下部電極の微
細化を可能とし、また、低電圧動作、高信頼性を可能と
する高集積半導体装置を提供する。 【解決手段】 シリコン基板１上に形成された拡散層３
と、シリコン基板１の表面を被覆しており、かつ、その
表面が平坦化された層間絶縁膜４と、層間絶縁膜４に開
口されたコンタクトホール内に埋設された、コンタクト
プラグ５、低抵抗化層６およびタンタルシリコンナイト
ライドから成るバリアメタル層７から成る埋め込み導電
層を介して拡散層３に接続された下部電極１０と、その
上に形成された強誘電体膜１１および上部電極１２から
成る誘電体キャパシタとを有して成る半導体装置におい
て、下部電極１０が、埋め込み導電層側より上部誘電体
膜方向に向かって、その断面積が単調増加する、側壁斜
面形状を有して成る構造とする。
細化を可能とし、また、低電圧動作、高信頼性を可能と
する高集積半導体装置を提供する。 【解決手段】 シリコン基板１上に形成された拡散層３
と、シリコン基板１の表面を被覆しており、かつ、その
表面が平坦化された層間絶縁膜４と、層間絶縁膜４に開
口されたコンタクトホール内に埋設された、コンタクト
プラグ５、低抵抗化層６およびタンタルシリコンナイト
ライドから成るバリアメタル層７から成る埋め込み導電
層を介して拡散層３に接続された下部電極１０と、その
上に形成された強誘電体膜１１および上部電極１２から
成る誘電体キャパシタとを有して成る半導体装置におい
て、下部電極１０が、埋め込み導電層側より上部誘電体
膜方向に向かって、その断面積が単調増加する、側壁斜
面形状を有して成る構造とする。
Description
【０００１】
【発明の属する技術分野】本発明は、微細化された誘電
体キャパシタを有する半導体装置およびその製造方法に
係るものであり、特に、強誘電体キャパシタを有する半
導体記憶装置およびその製造方法に関するものである。
体キャパシタを有する半導体装置およびその製造方法に
係るものであり、特に、強誘電体キャパシタを有する半
導体記憶装置およびその製造方法に関するものである。
【０００２】
【従来の技術】Ｐｂ（Ｚｒ，Ｔｉ）Ｏ3（ＰＺＴ）など
に代表される強誘電体をキャパシタに用いた不揮発性強
誘電体メモリ素子は、その高速性や低消費電力といった
特性を背景に、近年、特に注目を浴びている。この素子
を高集積化するためには、微細化に適したメモリセル構
造の開発および上部電極、強誘電体膜、下部電極からな
る強誘電体キャパシタの微細化技術の開発が必要であ
る。従来は、強誘電体キャパシタの上部電極とＭＯＳト
ランジスタの拡散層（ソース、ドレイン）を局所配線で
接続していたが、スタック型メモリセル構造では，強誘
電体キャパシタの下部電極と拡散層をコンタクトプラグ
で接続させることでメモリセル面積の縮小を図ってい
る。ただし、この場合、ポリシリコン等で形成されるコ
ンタクトプラグと下部電極との反応を防ぐために、その
間に窒化チタン（ＴｉＮ）などのバリアメタル層を挿入
しているため、強誘電体キャパシタの段差が大きくな
り、後工程の層間絶縁膜工程や配線工程での問題発生要
因となってしまう。また、上部電極、強誘電体膜および
下部電極を順次エッチングして形成する従来の強誘電体
キャパシタ構造である雛壇構造は、強誘電体キャパシ
タ、特に、下部電極を構成している材料が白金やイリジ
ウムといった加工性の非常に乏しい材料であるため、エ
ッチングが困難で、その側壁が非常になだらかな傾斜
（テーパ角度４０度程度）を示すため、微細化する上で
非常に難しい構造であるとともに、エッチング時に発生
する反応生成物の強誘電体キャパシタへの再付着によ
る、上部・下部電極間の短絡の原因にもなってしまう。
に代表される強誘電体をキャパシタに用いた不揮発性強
誘電体メモリ素子は、その高速性や低消費電力といった
特性を背景に、近年、特に注目を浴びている。この素子
を高集積化するためには、微細化に適したメモリセル構
造の開発および上部電極、強誘電体膜、下部電極からな
る強誘電体キャパシタの微細化技術の開発が必要であ
る。従来は、強誘電体キャパシタの上部電極とＭＯＳト
ランジスタの拡散層（ソース、ドレイン）を局所配線で
接続していたが、スタック型メモリセル構造では，強誘
電体キャパシタの下部電極と拡散層をコンタクトプラグ
で接続させることでメモリセル面積の縮小を図ってい
る。ただし、この場合、ポリシリコン等で形成されるコ
ンタクトプラグと下部電極との反応を防ぐために、その
間に窒化チタン（ＴｉＮ）などのバリアメタル層を挿入
しているため、強誘電体キャパシタの段差が大きくな
り、後工程の層間絶縁膜工程や配線工程での問題発生要
因となってしまう。また、上部電極、強誘電体膜および
下部電極を順次エッチングして形成する従来の強誘電体
キャパシタ構造である雛壇構造は、強誘電体キャパシ
タ、特に、下部電極を構成している材料が白金やイリジ
ウムといった加工性の非常に乏しい材料であるため、エ
ッチングが困難で、その側壁が非常になだらかな傾斜
（テーパ角度４０度程度）を示すため、微細化する上で
非常に難しい構造であるとともに、エッチング時に発生
する反応生成物の強誘電体キャパシタへの再付着によ
る、上部・下部電極間の短絡の原因にもなってしまう。
【０００３】このような問題を解決するために、特開平
９−１６２３６９号公報に於いて、図１６に示されるよ
うなメモリセル構造が提案されている。図１６におい
て、１はシリコン基板、２はゲート電極、３は拡散層
（ソース、ドレイン）、４は第１の層間絶縁膜、２０１
はチタン膜、２０２はＴｉＮプラグ、８は第２の層間絶
縁膜、９は下部電極、１１は強誘電体膜、１２は上部電
極、１４は第３の層間絶縁膜、１５はビット線、１６は
プレート線である。
９−１６２３６９号公報に於いて、図１６に示されるよ
うなメモリセル構造が提案されている。図１６におい
て、１はシリコン基板、２はゲート電極、３は拡散層
（ソース、ドレイン）、４は第１の層間絶縁膜、２０１
はチタン膜、２０２はＴｉＮプラグ、８は第２の層間絶
縁膜、９は下部電極、１１は強誘電体膜、１２は上部電
極、１４は第３の層間絶縁膜、１５はビット線、１６は
プレート線である。
【０００４】上記公報に開示される構造では、コンタク
トプラグにＴｉ２０１およびＴｉＮ２０２をＣＶＤ法に
より形成して埋め込んで強誘電体キャパシタの段差低減
を図っている。また、下部電極９を、強誘電体膜１１が
形成される前に加工して、エッチング時の再付着物の発
生による、上部電極１２−下部電極９間の短絡を防止し
ている。
トプラグにＴｉ２０１およびＴｉＮ２０２をＣＶＤ法に
より形成して埋め込んで強誘電体キャパシタの段差低減
を図っている。また、下部電極９を、強誘電体膜１１が
形成される前に加工して、エッチング時の再付着物の発
生による、上部電極１２−下部電極９間の短絡を防止し
ている。
【０００５】
【発明が解決しようとする課題】しかしながら、下部電
極の加工には、通常のエッチング手法を用いているた
め、図１６に示すように、下部電極側壁のテーパの発生
は不可避であり、更なる微細化を目指した場合、大きな
障害となる可能性が高い。また、コンタクトプラグにＴ
ｉＮを使用しているため、６５０℃程度の温度までしか
耐熱性を有しない。そのため、ＰＺＴと比較して、低電
圧動作や高信頼性を有する強誘電体材料であるＳｒＢｉ
2Ｔａ2Ｏ9（ＳＢＴ）を強誘電体キャパシタに使用しよ
うとする場合、その形成温度は一般的に７００℃以上の
温度が必要であるため、ＴｉＮプラグの使用は妨げられ
る。
極の加工には、通常のエッチング手法を用いているた
め、図１６に示すように、下部電極側壁のテーパの発生
は不可避であり、更なる微細化を目指した場合、大きな
障害となる可能性が高い。また、コンタクトプラグにＴ
ｉＮを使用しているため、６５０℃程度の温度までしか
耐熱性を有しない。そのため、ＰＺＴと比較して、低電
圧動作や高信頼性を有する強誘電体材料であるＳｒＢｉ
2Ｔａ2Ｏ9（ＳＢＴ）を強誘電体キャパシタに使用しよ
うとする場合、その形成温度は一般的に７００℃以上の
温度が必要であるため、ＴｉＮプラグの使用は妨げられ
る。
【０００６】本発明は、これらの問題点に鑑みてなされ
たものであり、従来の技術では成し得なかった下部電極
の微細化を可能とし、また、低電圧動作、高信頼性を可
能とする高集積半導体装置およびその製造方法を提供す
ることを目的とするものである。
たものであり、従来の技術では成し得なかった下部電極
の微細化を可能とし、また、低電圧動作、高信頼性を可
能とする高集積半導体装置およびその製造方法を提供す
ることを目的とするものである。
【０００７】
【課題を解決するための手段】本発明（第１発明）の半
導体装置は、半導体基板上に形成された拡散層と、前記
半導体基板表面を被覆しており、かつ、その表面が平坦
化された層間絶縁膜と、 前記層間絶縁膜に開口された
コンタクトホール内に埋設された、下方プラグ部材およ
び上方バリア層を含む埋め込み導電層を介して前記拡散
層に接続された下部電極と、その上に形成された誘電体
膜および上部電極から成る誘電体キャパシタとを有して
成る半導体装置において、前記下部電極が、前記埋め込
み導電層側より前記上部誘電体膜方向に向かって、その
断面積が単調増加する、側壁斜面形状を有して成ること
を特徴とするものである。
導体装置は、半導体基板上に形成された拡散層と、前記
半導体基板表面を被覆しており、かつ、その表面が平坦
化された層間絶縁膜と、 前記層間絶縁膜に開口された
コンタクトホール内に埋設された、下方プラグ部材およ
び上方バリア層を含む埋め込み導電層を介して前記拡散
層に接続された下部電極と、その上に形成された誘電体
膜および上部電極から成る誘電体キャパシタとを有して
成る半導体装置において、前記下部電極が、前記埋め込
み導電層側より前記上部誘電体膜方向に向かって、その
断面積が単調増加する、側壁斜面形状を有して成ること
を特徴とするものである。
【０００８】また、本発明（第２発明）の半導体装置
は、半導体基板上に形成されたゲート絶縁膜、ゲート電
極および一対の拡散層を有する絶縁ゲート型電界効果ト
ランジスタと、前記絶縁ゲート型電界効果トランジスタ
および半導体基板の表面を被覆しており、かつ、その表
面が平坦化された層間絶縁膜と、前記層間絶縁膜に開口
されたコンタクトホール内に埋設された、下方プラグ部
材および上方バリア層を含む埋め込み導電層を介して、
前記絶縁ゲート型電界効果トランジスタの一方の拡散層
と接続された下部電極と、その上に形成された誘電体膜
および上部電極から成る誘電体キャパシタとを有して成
るメモリセルを有する半導体装置において、 前記下部
電極が、前記埋め込み導電層側より前記上部誘電体膜方
向に向かって、その断面積が単調増加する、側壁斜面形
状を有して成ることを特徴とするものである。
は、半導体基板上に形成されたゲート絶縁膜、ゲート電
極および一対の拡散層を有する絶縁ゲート型電界効果ト
ランジスタと、前記絶縁ゲート型電界効果トランジスタ
および半導体基板の表面を被覆しており、かつ、その表
面が平坦化された層間絶縁膜と、前記層間絶縁膜に開口
されたコンタクトホール内に埋設された、下方プラグ部
材および上方バリア層を含む埋め込み導電層を介して、
前記絶縁ゲート型電界効果トランジスタの一方の拡散層
と接続された下部電極と、その上に形成された誘電体膜
および上部電極から成る誘電体キャパシタとを有して成
るメモリセルを有する半導体装置において、 前記下部
電極が、前記埋め込み導電層側より前記上部誘電体膜方
向に向かって、その断面積が単調増加する、側壁斜面形
状を有して成ることを特徴とするものである。
【０００９】また、本発明（第３発明）の半導体装置
は、前記第１発明または第２発明の半導体装置におい
て、前記下部電極の側壁を被覆する第２の絶縁膜を有
し、前記第２の絶縁膜の表面が平坦化されて、かつ、同
表面が前記下部電極の表面と同一面を成しており、少な
くとも前記下部電極上面全面を覆うように形成された前
記誘電体膜と、その上部に配置された前記上部電極とを
有して成ることを特徴とするものである。
は、前記第１発明または第２発明の半導体装置におい
て、前記下部電極の側壁を被覆する第２の絶縁膜を有
し、前記第２の絶縁膜の表面が平坦化されて、かつ、同
表面が前記下部電極の表面と同一面を成しており、少な
くとも前記下部電極上面全面を覆うように形成された前
記誘電体膜と、その上部に配置された前記上部電極とを
有して成ることを特徴とするものである。
【００１０】また、本発明（第４発明）の半導体装置
は、前記第１発明、第２発明または第３発明の半導体装
置において、前記上方バリア層が、タンタルシリコンナ
イトライドから成ることを特徴とするものである。
は、前記第１発明、第２発明または第３発明の半導体装
置において、前記上方バリア層が、タンタルシリコンナ
イトライドから成ることを特徴とするものである。
【００１１】更に、本発明（第５発明）の半導体装置
は、前記第１乃至第４発明の半導体装置において、前記
誘電体膜が強誘電体膜から成ることを特徴とするもので
ある。
は、前記第１乃至第４発明の半導体装置において、前記
誘電体膜が強誘電体膜から成ることを特徴とするもので
ある。
【００１２】また、本発明（第６発明）の半導体装置の
製造方法は、半導体基板上に拡散層を形成する工程と、
前記半導体基板上に、その表面が平坦化された層間絶縁
膜を形成する工程と、前記層間絶縁膜に、前記拡散層に
到るコンタクトホールを形成する工程と、前記コンタク
トホール内に、下方プラグ部材および上方バリア層を含
む埋め込み導電層を埋設形成する工程と、前記層間絶縁
膜および埋め込み導電層を含む半導体基板表面に第２の
絶縁膜を堆積する工程と、前記埋め込み導電層表面およ
びその周辺部が露出するように、その断面積が、前記第
２の絶縁膜表面から前記埋め込み導電層方向に向かって
単調に減少する、その側壁が斜面形状のコンタクトホー
ルを、前記第２の絶縁膜に形成する工程と、前記第２の
絶縁膜、前記層間絶縁膜および前記埋め込み導電層上に
下部電極形成用導電体薄膜を形成する工程と、前記下部
電極形成用導電体薄膜を、前記第２の絶縁膜表面が露出
し、かつ、その表面が前記第２の絶縁膜表面と同一面に
なるように平坦化して、下部電極を形成する工程と、前
記下部電極および前記第２の絶縁膜上に、キャパシタ誘
電体膜形成用誘電体薄膜および上部電極形成用導電体薄
膜を順次積層し、キャパシタ誘電体膜が前記下部電極表
面を完全に覆うように、前記上部電極形成用導電体薄膜
およびキャパシタ誘電体膜形成用誘電体薄膜をパターニ
ングして、前記上部電極および前記キャパシタ誘電体膜
を形成する工程とを含むことを特徴とするものである。
製造方法は、半導体基板上に拡散層を形成する工程と、
前記半導体基板上に、その表面が平坦化された層間絶縁
膜を形成する工程と、前記層間絶縁膜に、前記拡散層に
到るコンタクトホールを形成する工程と、前記コンタク
トホール内に、下方プラグ部材および上方バリア層を含
む埋め込み導電層を埋設形成する工程と、前記層間絶縁
膜および埋め込み導電層を含む半導体基板表面に第２の
絶縁膜を堆積する工程と、前記埋め込み導電層表面およ
びその周辺部が露出するように、その断面積が、前記第
２の絶縁膜表面から前記埋め込み導電層方向に向かって
単調に減少する、その側壁が斜面形状のコンタクトホー
ルを、前記第２の絶縁膜に形成する工程と、前記第２の
絶縁膜、前記層間絶縁膜および前記埋め込み導電層上に
下部電極形成用導電体薄膜を形成する工程と、前記下部
電極形成用導電体薄膜を、前記第２の絶縁膜表面が露出
し、かつ、その表面が前記第２の絶縁膜表面と同一面に
なるように平坦化して、下部電極を形成する工程と、前
記下部電極および前記第２の絶縁膜上に、キャパシタ誘
電体膜形成用誘電体薄膜および上部電極形成用導電体薄
膜を順次積層し、キャパシタ誘電体膜が前記下部電極表
面を完全に覆うように、前記上部電極形成用導電体薄膜
およびキャパシタ誘電体膜形成用誘電体薄膜をパターニ
ングして、前記上部電極および前記キャパシタ誘電体膜
を形成する工程とを含むことを特徴とするものである。
【００１３】また、本発明（第７発明）の半導体装置の
製造方法は、半導体基板上に、ゲート絶縁膜、ゲート電
極および一対の拡散層を有する絶縁ゲート型電界効果ト
ランジスタを形成する工程と、前記絶縁ゲート型電界効
果トランジスタおよび半導体基板上に、その表面が平坦
化された層間絶縁膜を形成する工程と、前記層間絶縁膜
に、前記絶縁ゲート型電界効果トランジスタの一方の拡
散層に到るコンタクトホールを形成する工程と、前記コ
ンタクトホール内に、下方プラグ部材および上方バリア
層を含む埋め込み導電層を埋設形成する工程と、前記層
間絶縁膜および埋め込み導電層を含む半導体基板表面に
第２の絶縁膜を堆積する工程と、前記埋め込み導電層表
面およびその周辺部が露出するように、その断面積が、
前記第２の絶縁膜表面から前記埋め込み導電層方向に向
かって単調に減少する、その側壁が斜面形状のコンタク
トホールを、前記第２の絶縁膜に形成する工程と、前記
第２の絶縁膜、前記層間絶縁膜および前記埋め込み導電
層上に下部電極形成用導電体薄膜を形成する工程と、前
記下部電極形成用導電体薄膜を、前記第２の絶縁膜表面
が露出し、かつ、その表面が前記第２の絶縁膜表面と同
一面になるように平坦化して、下部電極を形成する工程
と、前記下部電極および前記第２の絶縁膜上に、キャパ
シタ誘電体膜形成用誘電体薄膜および上部電極形成用導
電体薄膜を順次積層し、キャパシタ誘電体膜が前記下部
電極表面を完全に覆うように、前記上部電極形成用導電
体薄膜およびキャパシタ誘電体膜形成用誘電体薄膜をパ
ターニングして、前記上部電極および前記キャパシタ誘
電体膜を形成する工程とを含むことを特徴とするもので
ある。
製造方法は、半導体基板上に、ゲート絶縁膜、ゲート電
極および一対の拡散層を有する絶縁ゲート型電界効果ト
ランジスタを形成する工程と、前記絶縁ゲート型電界効
果トランジスタおよび半導体基板上に、その表面が平坦
化された層間絶縁膜を形成する工程と、前記層間絶縁膜
に、前記絶縁ゲート型電界効果トランジスタの一方の拡
散層に到るコンタクトホールを形成する工程と、前記コ
ンタクトホール内に、下方プラグ部材および上方バリア
層を含む埋め込み導電層を埋設形成する工程と、前記層
間絶縁膜および埋め込み導電層を含む半導体基板表面に
第２の絶縁膜を堆積する工程と、前記埋め込み導電層表
面およびその周辺部が露出するように、その断面積が、
前記第２の絶縁膜表面から前記埋め込み導電層方向に向
かって単調に減少する、その側壁が斜面形状のコンタク
トホールを、前記第２の絶縁膜に形成する工程と、前記
第２の絶縁膜、前記層間絶縁膜および前記埋め込み導電
層上に下部電極形成用導電体薄膜を形成する工程と、前
記下部電極形成用導電体薄膜を、前記第２の絶縁膜表面
が露出し、かつ、その表面が前記第２の絶縁膜表面と同
一面になるように平坦化して、下部電極を形成する工程
と、前記下部電極および前記第２の絶縁膜上に、キャパ
シタ誘電体膜形成用誘電体薄膜および上部電極形成用導
電体薄膜を順次積層し、キャパシタ誘電体膜が前記下部
電極表面を完全に覆うように、前記上部電極形成用導電
体薄膜およびキャパシタ誘電体膜形成用誘電体薄膜をパ
ターニングして、前記上部電極および前記キャパシタ誘
電体膜を形成する工程とを含むことを特徴とするもので
ある。
【００１４】更に、本発明（第８発明）の半導体装置の
製造方法は、前記第６発明または第７発明の半導体装置
の製造方法において、前記埋め込み導電層表面およびそ
の周辺部上の前記第２の絶縁膜の除去を、ウェットエッ
チング法により行うことを特徴とするものである。
製造方法は、前記第６発明または第７発明の半導体装置
の製造方法において、前記埋め込み導電層表面およびそ
の周辺部上の前記第２の絶縁膜の除去を、ウェットエッ
チング法により行うことを特徴とするものである。
【００１５】更に、本発明（第９発明）の半導体装置の
製造方法は、前記第６発明乃至第８発明の半導体装置の
製造方法において、前記下部電極形成用導電体薄膜を、
前記第２の絶縁膜表面が露出し、かつ、その表面が前記
第２の絶縁膜表面と同一面になるように平坦化して、下
部電極を形成する工程を、化学的機械的研磨法により行
うことを特徴とするものである。
製造方法は、前記第６発明乃至第８発明の半導体装置の
製造方法において、前記下部電極形成用導電体薄膜を、
前記第２の絶縁膜表面が露出し、かつ、その表面が前記
第２の絶縁膜表面と同一面になるように平坦化して、下
部電極を形成する工程を、化学的機械的研磨法により行
うことを特徴とするものである。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態に基づ
いて、本発明を詳細に説明する。
いて、本発明を詳細に説明する。
【００１７】図１は、本発明の一実施形態の半導体記憶
装置に於けるメモリセル部（強誘電体キャパシタとスイ
ッチングＭＯＳトランジスタとから構成される）の構成
を示す断面構造図である。
装置に於けるメモリセル部（強誘電体キャパシタとスイ
ッチングＭＯＳトランジスタとから構成される）の構成
を示す断面構造図である。
【００１８】図に於いて、１はシリコン基板、２はポリ
シリコンゲート電極、３は拡散層（ソース、ドレイ
ン）、４は酸化シリコンから成る第１の層間絶縁膜、５
はポリシリコンから成るコンタクトプラグ、６はチタン
シリサイドを低抵抗化処理して形成された低抵抗化層、
７はタンタルシリコンナイトライドから成るバリアメタ
ル層、８は窒化シリコンから成る絶縁膜、１０はイリジ
ウムから成る下部電極、１１はＳＢＴから成る強誘電体
膜、１２はイリジウムから成る上部電極、１３は酸化チ
タンから成る拡散バリア膜、１４はＮＳＧ（ノンドープ
・シリケートガラス）から成る第２の層間絶縁膜、１５
はビット線、１６はプレート線である。
シリコンゲート電極、３は拡散層（ソース、ドレイ
ン）、４は酸化シリコンから成る第１の層間絶縁膜、５
はポリシリコンから成るコンタクトプラグ、６はチタン
シリサイドを低抵抗化処理して形成された低抵抗化層、
７はタンタルシリコンナイトライドから成るバリアメタ
ル層、８は窒化シリコンから成る絶縁膜、１０はイリジ
ウムから成る下部電極、１１はＳＢＴから成る強誘電体
膜、１２はイリジウムから成る上部電極、１３は酸化チ
タンから成る拡散バリア膜、１４はＮＳＧ（ノンドープ
・シリケートガラス）から成る第２の層間絶縁膜、１５
はビット線、１６はプレート線である。
【００１９】本実施形態の半導体記憶装置に於ける第１
の特徴構成は、下部電極１０が、バリアメタル層７側よ
り強誘電体膜１１方向に向かって、その断面積が単調増
加する、側壁斜面形状（擂り鉢状、或いは弓状等の形
状）を有している点である。また、下部電極１０の側壁
を被覆する絶縁膜８を有しており、この絶縁膜８の表面
が平坦化されて、かつ、同表面が下部電極１０の表面と
同一面を成している点である。
の特徴構成は、下部電極１０が、バリアメタル層７側よ
り強誘電体膜１１方向に向かって、その断面積が単調増
加する、側壁斜面形状（擂り鉢状、或いは弓状等の形
状）を有している点である。また、下部電極１０の側壁
を被覆する絶縁膜８を有しており、この絶縁膜８の表面
が平坦化されて、かつ、同表面が下部電極１０の表面と
同一面を成している点である。
【００２０】また、第２の特徴構成は、第１の層間絶縁
膜４に形成されるコントクトホール内の最上部に埋め込
み形成されるバリアメタル層として、タンタルシリコン
ナイトライドから成るバリアメタル層７を形成している
点である。
膜４に形成されるコントクトホール内の最上部に埋め込
み形成されるバリアメタル層として、タンタルシリコン
ナイトライドから成るバリアメタル層７を形成している
点である。
【００２１】次に、前記本発明の実施形態の半導体記憶
装置の製造方法について、図２乃至図１３を参照して説
明する。
装置の製造方法について、図２乃至図１３を参照して説
明する。
【００２２】まず、従来の技術により、シリコン基板１
上にポリシリコンゲート電極２および拡散層３を有する
スイッチングＭＯＳトランジスタを形成する。その後、
第１の層間絶縁膜（酸化シリコン膜）４を堆積させ、フ
ォトリソグラフィ工程およびドライエッチング工程によ
り、直径が０．６μｍのコンタクトホールを形成する。
次に、減圧ＣＶＤ法によりポリシリコンを堆積し、その
後、熱拡散によりポリシリコン中にリンをドーピングす
る。次に、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅ
ｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法に
よりポリシリコンを研磨し、第１の層間絶縁膜４上のポ
リシリコンを完全に除去して、コンタクトプラグ５を形
成する（図２）。
上にポリシリコンゲート電極２および拡散層３を有する
スイッチングＭＯＳトランジスタを形成する。その後、
第１の層間絶縁膜（酸化シリコン膜）４を堆積させ、フ
ォトリソグラフィ工程およびドライエッチング工程によ
り、直径が０．６μｍのコンタクトホールを形成する。
次に、減圧ＣＶＤ法によりポリシリコンを堆積し、その
後、熱拡散によりポリシリコン中にリンをドーピングす
る。次に、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅ
ｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：ＣＭＰ）法に
よりポリシリコンを研磨し、第１の層間絶縁膜４上のポ
リシリコンを完全に除去して、コンタクトプラグ５を形
成する（図２）。
【００２３】次に、ドライエッチング法にて全面エッチ
バックを行う（図３）。この際のエッチバック条件はポ
リシリコンのエッチレートが酸化シリコン膜に対して１
０以上の選択比を有していればよい。ポリシリコンのエ
ッチバック量は８０〜１００ｎｍが好ましい。エッチバ
ック量が多すぎると、チタン或いはバリアメタル堆積時
の埋め込みが不完全になってしまい、逆に、少なすぎる
とバリアメタルが機能する膜厚を確保できなくなってし
まうからである。
バックを行う（図３）。この際のエッチバック条件はポ
リシリコンのエッチレートが酸化シリコン膜に対して１
０以上の選択比を有していればよい。ポリシリコンのエ
ッチバック量は８０〜１００ｎｍが好ましい。エッチバ
ック量が多すぎると、チタン或いはバリアメタル堆積時
の埋め込みが不完全になってしまい、逆に、少なすぎる
とバリアメタルが機能する膜厚を確保できなくなってし
まうからである。
【００２４】次に、チタンをＤＣマグネトロンスパッタ
法により２０ｎｍ堆積する。その後、急速加熱アニール
（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ：ＲＴ
Ａ）法により、チタンとシリコンを反応させて、チタン
シリサイドをコンタクトプラグ５上に形成する。このと
きのＲＴＡ条件は、温度が６００〜７００℃で、３０秒
〜１分間、窒素雰囲気中で行うのが望ましい。温度が低
すぎると、チタンとシリコンの反応が進まず、逆に、高
すぎると、チタンシリサイドの過剰成長が発現するから
である。次に、コンタクトプラグ５上以外のチタンを除
去するために、硫酸溶液でウエット処理を行う。次に、
形成されたチタンシリサイドを低抵抗化するために、再
度、ＲＴＡを行い、これによって、低抵抗化層６を形成
する（図４）。このときのＲＴＡ条件は、温度が８００
〜９００℃で、１０〜２０秒間、窒素雰囲気中で行うの
が望ましい。温度が低すぎると、チタンシリサイドの低
抵抗化が不十分で、逆に高すぎると、ＭＯＳトランジス
タへ好ましくない影響を与えるからである。また、この
低抵抗化層６はチタンシリサイドに限定されるものでは
なく、ポリシリコンとバリアメタルとの間の抵抗を低減
でき、かつ、７００℃以上の耐熱性を有していればよ
い。例えば、コバルトシリサイド等を使用することがで
きる。
法により２０ｎｍ堆積する。その後、急速加熱アニール
（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ：ＲＴ
Ａ）法により、チタンとシリコンを反応させて、チタン
シリサイドをコンタクトプラグ５上に形成する。このと
きのＲＴＡ条件は、温度が６００〜７００℃で、３０秒
〜１分間、窒素雰囲気中で行うのが望ましい。温度が低
すぎると、チタンとシリコンの反応が進まず、逆に、高
すぎると、チタンシリサイドの過剰成長が発現するから
である。次に、コンタクトプラグ５上以外のチタンを除
去するために、硫酸溶液でウエット処理を行う。次に、
形成されたチタンシリサイドを低抵抗化するために、再
度、ＲＴＡを行い、これによって、低抵抗化層６を形成
する（図４）。このときのＲＴＡ条件は、温度が８００
〜９００℃で、１０〜２０秒間、窒素雰囲気中で行うの
が望ましい。温度が低すぎると、チタンシリサイドの低
抵抗化が不十分で、逆に高すぎると、ＭＯＳトランジス
タへ好ましくない影響を与えるからである。また、この
低抵抗化層６はチタンシリサイドに限定されるものでは
なく、ポリシリコンとバリアメタルとの間の抵抗を低減
でき、かつ、７００℃以上の耐熱性を有していればよ
い。例えば、コバルトシリサイド等を使用することがで
きる。
【００２５】次に、反応性ＤＣマグネトロンスパッタ法
により、タンタルシリコンナイトライド（ＴａＳｉＮ）
膜１０７を全面に１５０ｎｍ堆積する（図５）。
により、タンタルシリコンナイトライド（ＴａＳｉＮ）
膜１０７を全面に１５０ｎｍ堆積する（図５）。
【００２６】次に、ＣＭＰ法により、ＴａＳｉＮ膜１０
７を研磨し、第１の層間絶縁膜４上のＴａＳｉＮ膜を完
全に除去して、バリアメタル層７を形成する（図６）。
ＴａＳｉＮはＴｉＮと比べて優れた耐熱性を有している
ことが見出されている。図１４は、ＴａＳｉＮとＴｉＮ
に対して耐熱性を評価した結果を示したものであり、横
軸は、窒素中での熱処理温度、縦軸は、規格化されたシ
ート抵抗値である。膜厚が同じである場合（この場合１
００ｎｍ）、ＴｉＮは６００℃でシート抵抗の上昇が顕
著で、その値が初期値の２倍近くにまでなっているが、
ＴａＳｉＮの場合は７００℃程度の熱処理においてもシ
ート抵抗の上昇は約２０％とわずかである。このため、
ＴａＳｉＮはＳＢＴの形成温度（７００℃）でも耐える
バリアメタルになり得る。
７を研磨し、第１の層間絶縁膜４上のＴａＳｉＮ膜を完
全に除去して、バリアメタル層７を形成する（図６）。
ＴａＳｉＮはＴｉＮと比べて優れた耐熱性を有している
ことが見出されている。図１４は、ＴａＳｉＮとＴｉＮ
に対して耐熱性を評価した結果を示したものであり、横
軸は、窒素中での熱処理温度、縦軸は、規格化されたシ
ート抵抗値である。膜厚が同じである場合（この場合１
００ｎｍ）、ＴｉＮは６００℃でシート抵抗の上昇が顕
著で、その値が初期値の２倍近くにまでなっているが、
ＴａＳｉＮの場合は７００℃程度の熱処理においてもシ
ート抵抗の上昇は約２０％とわずかである。このため、
ＴａＳｉＮはＳＢＴの形成温度（７００℃）でも耐える
バリアメタルになり得る。
【００２７】次に、公知のプラズマＣＶＤ法により、全
面に窒化シリコン膜１０８を２５０ｎｍ堆積する。窒化
シリコン膜１０８を形成する方法は、上記プラズマＣＶ
Ｄ法に限定されるものではなく、減圧ＣＶＤ法を用いて
もよい。引き続き、常圧ＣＶＤ法により、酸化シリコン
膜１０９を２０ｎｍ堆積する（図７）。
面に窒化シリコン膜１０８を２５０ｎｍ堆積する。窒化
シリコン膜１０８を形成する方法は、上記プラズマＣＶ
Ｄ法に限定されるものではなく、減圧ＣＶＤ法を用いて
もよい。引き続き、常圧ＣＶＤ法により、酸化シリコン
膜１０９を２０ｎｍ堆積する（図７）。
【００２８】次に、フォトリソグラフィ法およびウエッ
トエッチング法により、バリアメタル層７およびその周
辺部上の酸化シリコン膜１０９を除去する。バリアメタ
ル層７およびその周辺部上部分が除去された酸化シリコ
ン膜１０９をマスクとして、窒化シリコン膜１０８を、
１５０℃に熱せられたリン酸を用いて除去し、絶縁膜８
を形成する。また、窒化シリコンが除去された部分は
１．３μｍ角であり、リン酸によるウエットエッチング
であるので、等方的に窒化シリコンは除去されているた
め、その側壁形状は弓状に形成されている。なお、絶縁
膜を除去する方法は、本実施形態に示された方法に限定
されるものではなく、通常のフォトリソグラフィ工程と
ドライエッチング法を用いても、除去部分の側壁部が弓
状或いは擂り鉢状になっていればよい。その後、マスク
酸化シリコン１０９を除去する（図８）。
トエッチング法により、バリアメタル層７およびその周
辺部上の酸化シリコン膜１０９を除去する。バリアメタ
ル層７およびその周辺部上部分が除去された酸化シリコ
ン膜１０９をマスクとして、窒化シリコン膜１０８を、
１５０℃に熱せられたリン酸を用いて除去し、絶縁膜８
を形成する。また、窒化シリコンが除去された部分は
１．３μｍ角であり、リン酸によるウエットエッチング
であるので、等方的に窒化シリコンは除去されているた
め、その側壁形状は弓状に形成されている。なお、絶縁
膜を除去する方法は、本実施形態に示された方法に限定
されるものではなく、通常のフォトリソグラフィ工程と
ドライエッチング法を用いても、除去部分の側壁部が弓
状或いは擂り鉢状になっていればよい。その後、マスク
酸化シリコン１０９を除去する（図８）。
【００２９】次に、全面に、下部電極になるイリジウム
膜１１０をＤＣマグネトロンスパッタ法にて３００ｎｍ
堆積する（図９）。このとき、イリジウム膜１１０は、
窒化シリコンが除去されている部分の側壁が弓状に形成
されているため、側壁部に対しても均一に堆積されてい
る。
膜１１０をＤＣマグネトロンスパッタ法にて３００ｎｍ
堆積する（図９）。このとき、イリジウム膜１１０は、
窒化シリコンが除去されている部分の側壁が弓状に形成
されているため、側壁部に対しても均一に堆積されてい
る。
【００３０】次に、イリジウム膜１１０を、絶縁膜８が
露出し、かつ、それらが同一面になるまでＣＭＰ法を用
いて研磨し、下部電極１０の側壁が絶縁膜８によって被
覆された形状を形成する（図１０）。
露出し、かつ、それらが同一面になるまでＣＭＰ法を用
いて研磨し、下部電極１０の側壁が絶縁膜８によって被
覆された形状を形成する（図１０）。
【００３１】その後、強誘電体膜としてＳＢＴ膜１１１
を形成し、その後、上部電極となるイリジウム膜１１２
をＤＣマグネトロンスパッタ法にて１００ｎｍ形成する
（図１１）。ＳＢＴ膜１１１の形成方法は、以下に示す
通りである。まず、Ｓｒ、Ｔａ、Ｂｉそれぞれの金属元
素を含んだ有機金属溶液をスピンコート法を用いて塗布
・乾燥を行った後、７００℃、３０分の結晶化アニール
を常圧酸素雰囲気中で行い、この処理を、ＳＢＴ膜の膜
厚が所望の厚さになるまで繰り返す。ここで、有機金属
溶液の元素比は、Ｓｒ：Ｂｉ：Ｔａ＝０．８：２．４：
２．０としており、最終的な膜厚は１５０ｎｍである。
を形成し、その後、上部電極となるイリジウム膜１１２
をＤＣマグネトロンスパッタ法にて１００ｎｍ形成する
（図１１）。ＳＢＴ膜１１１の形成方法は、以下に示す
通りである。まず、Ｓｒ、Ｔａ、Ｂｉそれぞれの金属元
素を含んだ有機金属溶液をスピンコート法を用いて塗布
・乾燥を行った後、７００℃、３０分の結晶化アニール
を常圧酸素雰囲気中で行い、この処理を、ＳＢＴ膜の膜
厚が所望の厚さになるまで繰り返す。ここで、有機金属
溶液の元素比は、Ｓｒ：Ｂｉ：Ｔａ＝０．８：２．４：
２．０としており、最終的な膜厚は１５０ｎｍである。
【００３２】その後に、フォトリソグラフィ法およびド
ライエッチング法を用いて、上部電極１２とキャパシタ
強誘電体膜１１をパターニングして形成する（図１
２）。このときの上部電極サイズおよびキャパシタ強誘
電体膜のサイズは、１．７５μｍ角である。キャパシタ
強誘電体膜１１を形成後、７００℃、３０分の電極アニ
ールを常圧酸素雰囲気中で行う。
ライエッチング法を用いて、上部電極１２とキャパシタ
強誘電体膜１１をパターニングして形成する（図１
２）。このときの上部電極サイズおよびキャパシタ強誘
電体膜のサイズは、１．７５μｍ角である。キャパシタ
強誘電体膜１１を形成後、７００℃、３０分の電極アニ
ールを常圧酸素雰囲気中で行う。
【００３３】引き続き、拡散バリア膜として酸化チタン
膜１３と、第２の層間絶縁膜としてＮＳＧ膜１４を順次
堆積する（図１３）。酸化チタン膜１３は、反応性ＤＣ
マグネトロンスパッタ法で、ＮＳＧ膜１４は、常圧ＣＶ
Ｄ法で、それぞれ形成する。
膜１３と、第２の層間絶縁膜としてＮＳＧ膜１４を順次
堆積する（図１３）。酸化チタン膜１３は、反応性ＤＣ
マグネトロンスパッタ法で、ＮＳＧ膜１４は、常圧ＣＶ
Ｄ法で、それぞれ形成する。
【００３４】次に、強誘電体キャパシタの上部電極１２
およびＭＯＳトランジスタの他方の拡散層３に到るコン
タクトホールを、フォトリソグラフィ法およびドライエ
ッチング法にて開口した後、配線工程を行って、ビット
線１５およびプレート線１６を形成して素子の完成とな
る（図１）。
およびＭＯＳトランジスタの他方の拡散層３に到るコン
タクトホールを、フォトリソグラフィ法およびドライエ
ッチング法にて開口した後、配線工程を行って、ビット
線１５およびプレート線１６を形成して素子の完成とな
る（図１）。
【００３５】図１５に、本実施形態の製造方法を用いて
形成された強誘電体キャパシタのヒステリシス特性を示
す。±３Ｖ印加時で強誘電体の性能を表す２Ｐｒで約１
５ｕＣ／ｃｍ2と、比較的良好な特性を示す強誘電体キ
ャパシタを形成することができた。
形成された強誘電体キャパシタのヒステリシス特性を示
す。±３Ｖ印加時で強誘電体の性能を表す２Ｐｒで約１
５ｕＣ／ｃｍ2と、比較的良好な特性を示す強誘電体キ
ャパシタを形成することができた。
【００３６】
【発明の効果】以上、詳細に説明したように、本発明に
よれば、従来技術の問題点を解決できる、極めて有用な
半導体（記憶）装置、並びに、その製造方法を提供する
ことができるものである。
よれば、従来技術の問題点を解決できる、極めて有用な
半導体（記憶）装置、並びに、その製造方法を提供する
ことができるものである。
【００３７】より、具体的に述べれば、本発明によれ
ば、下部電極の形成をドライエッチングを用いずにＣＭ
Ｐ法を用いて行っているため、下部電極サイズが１．３
μｍであり、キャパシタ強誘電体サイズは１．７５μｍ
である微細化された強誘電体キャパシタ構造を構成して
いる。従来技術で示した構造では、下部電極イリジウム
加工時のテーパ角度を４０度とすると、下部電極（膜厚
２５０ｎｍ）の加工寸法は、種々のプロセスマージンを
含めると、最小１．４μｍとなり、キャパシタ強誘電体
サイズは１．８５μｍになる。このことから、本発明の
場合の強誘電体キャパシタ専有面積は、従来技術に対し
て、９０％程度に抑えられ、微細化に対して有効である
ことが示される。また、本発明によれば、バリアメタル
層にＴａＳｉＮを使用しているため、７００℃程度の熱
処理が必要なＳＢＴを使用することができ、低電圧動作
可能で高信頼性を有する強誘電体メモリ素子の形成が可
能である。
ば、下部電極の形成をドライエッチングを用いずにＣＭ
Ｐ法を用いて行っているため、下部電極サイズが１．３
μｍであり、キャパシタ強誘電体サイズは１．７５μｍ
である微細化された強誘電体キャパシタ構造を構成して
いる。従来技術で示した構造では、下部電極イリジウム
加工時のテーパ角度を４０度とすると、下部電極（膜厚
２５０ｎｍ）の加工寸法は、種々のプロセスマージンを
含めると、最小１．４μｍとなり、キャパシタ強誘電体
サイズは１．８５μｍになる。このことから、本発明の
場合の強誘電体キャパシタ専有面積は、従来技術に対し
て、９０％程度に抑えられ、微細化に対して有効である
ことが示される。また、本発明によれば、バリアメタル
層にＴａＳｉＮを使用しているため、７００℃程度の熱
処理が必要なＳＢＴを使用することができ、低電圧動作
可能で高信頼性を有する強誘電体メモリ素子の形成が可
能である。
【図１】本発明の実施形態である半導体記憶装置におけ
るメモリセル部の構成を示す断面図である。
るメモリセル部の構成を示す断面図である。
【図２】本発明の実施形態である半導体記憶装置の製造
工程の第１段階時点における断面構造を示す製造工程断
面図である。
工程の第１段階時点における断面構造を示す製造工程断
面図である。
【図３】本発明の実施形態である半導体記憶装置の製造
工程の第２段階時点における断面構造を示す製造工程断
面図である。
工程の第２段階時点における断面構造を示す製造工程断
面図である。
【図４】本発明の実施形態である半導体記憶装置の製造
工程の第３段階時点における断面構造を示す製造工程断
面図である。
工程の第３段階時点における断面構造を示す製造工程断
面図である。
【図５】本発明の実施形態である半導体記憶装置の製造
工程の第４段階時点における断面構造を示す製造工程断
面図である。
工程の第４段階時点における断面構造を示す製造工程断
面図である。
【図６】本発明の実施形態である半導体記憶装置の製造
工程の第５段階時点における断面構造を示す製造工程断
面図である。
工程の第５段階時点における断面構造を示す製造工程断
面図である。
【図７】本発明の実施形態である半導体記憶装置の製造
工程の第６段階時点における断面構造を示す製造工程断
面図である。
工程の第６段階時点における断面構造を示す製造工程断
面図である。
【図８】本発明の実施形態である半導体記憶装置の製造
工程の第７段階時点における断面構造を示す製造工程断
面図である。
工程の第７段階時点における断面構造を示す製造工程断
面図である。
【図９】本発明の実施形態である半導体記憶装置の製造
工程の第８段階時点における断面構造を示す製造工程断
面図である。
工程の第８段階時点における断面構造を示す製造工程断
面図である。
【図１０】本発明の実施形態である半導体記憶装置の製
造工程の第９段階時点における断面構造を示す製造工程
断面図である。
造工程の第９段階時点における断面構造を示す製造工程
断面図である。
【図１１】本発明の実施形態である半導体記憶装置の製
造工程の第１０段階時点における断面構造を示す製造工
程断面図である。
造工程の第１０段階時点における断面構造を示す製造工
程断面図である。
【図１２】本発明の実施形態である半導体記憶装置の製
造工程の第１１段階時点における断面構造を示す製造工
程断面図である。
造工程の第１１段階時点における断面構造を示す製造工
程断面図である。
【図１３】本発明の実施形態である半導体記憶装置の製
造工程の第１２段階時点における断面構造を示す製造工
程断面図である。
造工程の第１２段階時点における断面構造を示す製造工
程断面図である。
【図１４】ＴａＳｉＮとＴｉＮに対して耐熱性を評価し
た結果を示す図である。
た結果を示す図である。
【図１５】本発明の実施形態における強誘電体キャパシ
タのヒステリシス特性を示す図である。
タのヒステリシス特性を示す図である。
【図１６】従来の半導体記憶装置におけるメモリセル部
の構成を示す断面図である。
の構成を示す断面図である。
１…シリコン基板 ２…ポリシリコンゲート電極 ３…拡散層 ４…第１の層間絶縁膜 ５…コンタクトプラグ ６…低抵抗化層 ７…バリアメタル層 ８…絶縁膜 １０…下部電極 １１…キャパシタ強誘電体膜 １２…上部電極 １３…拡散バリア膜 １４…第２の層間絶縁膜 １５…ビット線 １６…プレート線
Claims (9)
- 【請求項１】 半導体基板上に形成された拡散層と、 前記半導体基板表面を被覆しており、かつ、その表面が
平坦化された層間絶縁膜と、 前記層間絶縁膜に開口されたコンタクトホール内に埋設
された、下方プラグ部材および上方バリア層を含む埋め
込み導電層を介して前記拡散層に接続された下部電極
と、その上に形成された誘電体膜および上部電極から成
る誘電体キャパシタとを有して成る半導体装置におい
て、 前記下部電極が、前記埋め込み導電層側より前記上部誘
電体膜方向に向かって、その断面積が単調増加する、側
壁斜面形状を有して成ることを特徴とする半導体装置。 - 【請求項２】 半導体基板上に形成されたゲート絶縁
膜、ゲート電極および一対の拡散層を有する絶縁ゲート
型電界効果トランジスタと、前記絶縁ゲート型電界効果
トランジスタおよび半導体基板の表面を被覆しており、
かつ、その表面が平坦化された層間絶縁膜と、前記層間
絶縁膜に開口されたコンタクトホール内に埋設された、
下方プラグ部材および上方バリア層を含む埋め込み導電
層を介して、前記絶縁ゲート型電界効果トランジスタの
一方の拡散層と接続された下部電極と、その上に形成さ
れた誘電体膜および上部電極から成る誘電体キャパシタ
とを有して成るメモリセルを有する半導体装置におい
て、 前記下部電極が、前記埋め込み導電層側より前記上部誘
電体膜方向に向かって、その断面積が単調増加する、側
壁斜面形状を有して成ることを特徴とする半導体装置。 - 【請求項３】 前記下部電極の側壁を被覆する第２の絶
縁膜を有し、前記第２の絶縁膜の表面が平坦化されて、
かつ、同表面が前記下部電極の表面と同一面を成してお
り、少なくとも前記下部電極上面全面を覆うように形成
された前記誘電体膜と、その上部に配置された前記上部
電極とを有して成ることを特徴とする、請求項１または
２に記載の半導体装置。 - 【請求項４】 前記上方バリア層が、タンタルシリコン
ナイトライドから成ることを特徴とする、請求項１、２
または３に記載の半導体装置。 - 【請求項５】 前記誘電体膜が強誘電体膜から成ること
を特徴とする、請求項１、２、３または４に記載の半導
体装置。 - 【請求項６】 半導体基板上に拡散層を形成する工程
と、前記半導体基板上に、その表面が平坦化された層間
絶縁膜を形成する工程と、前記層間絶縁膜に、前記拡散
層に到るコンタクトホールを形成する工程と、前記コン
タクトホール内に、下方プラグ部材および上方バリア層
を含む埋め込み導電層を埋設形成する工程と、前記層間
絶縁膜および埋め込み導電層を含む半導体基板表面に第
２の絶縁膜を堆積する工程と、前記埋め込み導電層表面
およびその周辺部が露出するように、その断面積が、前
記第２の絶縁膜表面から前記埋め込み導電層方向に向か
って単調に減少する、その側壁が斜面形状のコンタクト
ホールを、前記第２の絶縁膜に形成する工程と、前記第
２の絶縁膜、前記層間絶縁膜および前記埋め込み導電層
上に下部電極形成用導電体薄膜を形成する工程と、前記
下部電極形成用導電体薄膜を、前記第２の絶縁膜表面が
露出し、かつ、その表面が前記第２の絶縁膜表面と同一
面になるように平坦化して、下部電極を形成する工程
と、前記下部電極および前記第２の絶縁膜上に、キャパ
シタ誘電体膜形成用誘電体薄膜および上部電極形成用導
電体薄膜を順次積層し、キャパシタ誘電体膜が前記下部
電極表面を完全に覆うように、前記上部電極形成用導電
体薄膜およびキャパシタ誘電体膜形成用誘電体薄膜をパ
ターニングして、前記上部電極および前記キャパシタ誘
電体膜を形成する工程とを含むことを特徴とする、請求
項１に記載の半導体装置の製造方法。 - 【請求項７】 半導体基板上に、ゲート絶縁膜、ゲート
電極および一対の拡散層を有する絶縁ゲート型電界効果
トランジスタを形成する工程と、前記絶縁ゲート型電界
効果トランジスタおよび半導体基板上に、その表面が平
坦化された層間絶縁膜を形成する工程と、前記層間絶縁
膜に、前記絶縁ゲート型電界効果トランジスタの一方の
拡散層に到るコンタクトホールを形成する工程と、前記
コンタクトホール内に、下方プラグ部材および上方バリ
ア層を含む埋め込み導電層を埋設形成する工程と、前記
層間絶縁膜および埋め込み導電層を含む半導体基板表面
に第２の絶縁膜を堆積する工程と、前記埋め込み導電層
表面およびその周辺部が露出するように、その断面積
が、前記第２の絶縁膜表面から前記埋め込み導電層方向
に向かって単調に減少する、その側壁が斜面形状のコン
タクトホールを、前記第２の絶縁膜に形成する工程と、
前記第２の絶縁膜、前記層間絶縁膜および前記埋め込み
導電層上に下部電極形成用導電体薄膜を形成する工程
と、前記下部電極形成用導電体薄膜を、前記第２の絶縁
膜表面が露出し、かつ、その表面が前記第２の絶縁膜表
面と同一面になるように平坦化して、下部電極を形成す
る工程と、前記下部電極および前記第２の絶縁膜上に、
キャパシタ誘電体膜形成用誘電体薄膜および上部電極形
成用導電体薄膜を順次積層し、キャパシタ誘電体膜が前
記下部電極表面を完全に覆うように、前記上部電極形成
用導電体薄膜およびキャパシタ誘電体膜形成用誘電体薄
膜をパターニングして、前記上部電極および前記キャパ
シタ誘電体膜を形成する工程とを含むことを特徴とす
る、請求項２に記載の半導体装置の製造方法。 - 【請求項８】 前記埋め込み導電層表面およびその周辺
部上の前記第２の絶縁膜の除去を、ウェットエッチング
法により行うことを特徴とする、請求項６または７に記
載の半導体装置の製造方法。 - 【請求項９】 前記下部電極形成用導電体薄膜を、前記
第２の絶縁膜表面が露出し、かつ、その表面が前記第２
の絶縁膜表面と同一面になるように平坦化して、下部電
極を形成する工程を、化学的機械的研磨法により行うこ
とを特徴とする、請求項６、７または８に記載の半導体
装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000125122A JP2001308287A (ja) | 2000-04-26 | 2000-04-26 | 半導体装置、及びその製造方法 |
| US09/818,672 US6437382B2 (en) | 2000-04-26 | 2001-03-28 | Semiconductor device and manufacturing method thereof |
| KR1020010019547A KR20010098549A (ko) | 2000-04-26 | 2001-04-12 | 반도체장치 및 그의 제조방법 |
| DE10120302A DE10120302B4 (de) | 2000-04-26 | 2001-04-25 | Verfahren zur Herstellung eines Halbleiter-Bauteils |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000125122A JP2001308287A (ja) | 2000-04-26 | 2000-04-26 | 半導体装置、及びその製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2001308287A true JP2001308287A (ja) | 2001-11-02 |
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ID=18635130
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000125122A Pending JP2001308287A (ja) | 2000-04-26 | 2000-04-26 | 半導体装置、及びその製造方法 |
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| Country | Link |
|---|---|
| US (1) | US6437382B2 (ja) |
| JP (1) | JP2001308287A (ja) |
| KR (1) | KR20010098549A (ja) |
| DE (1) | DE10120302B4 (ja) |
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| KR100450684B1 (ko) * | 2002-03-08 | 2004-10-01 | 삼성전자주식회사 | 비아식각저지막을 이용하는 강유전체 메모리 소자 및 그제조방법 |
| JP4316188B2 (ja) * | 2002-05-29 | 2009-08-19 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
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| US10497436B2 (en) | 2017-11-27 | 2019-12-03 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory device and fabrication thereof |
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-
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| DE10120302A1 (de) | 2001-11-08 |
| DE10120302B4 (de) | 2008-04-10 |
| US6437382B2 (en) | 2002-08-20 |
| US20010035550A1 (en) | 2001-11-01 |
| KR20010098549A (ko) | 2001-11-08 |
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| Date | Code | Title | Description |
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| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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