JP2001281704A

JP2001281704A - 半導体装置およびその作製方法

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Publication number: JP2001281704A
Application number: JP2001018600A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎; Jun Koyama; 潤小山
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2000-01-26
Filing date: 2001-01-26
Publication date: 2001-10-10
Anticipated expiration: 2021-01-26
Also published as: JP4485078B2

Abstract

(57)【要約】【課題】マスク数を増加させることなく、ブラックマ
スクを用いずに反射型表示装置の画素開口率を改善す
る。【解決手段】画素間を遮光する箇所は、画素電極１６０
をゲート配線１４３及び島状のソース配線１３９と一部
重なるように配置し、ＴＦＴを遮光する箇所は、対向基
板に設けられたカラーフィルタ（赤または赤と青の積
層）を設けることによって高い画素開口率を実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜トランジスタ
（以下、ＴＦＴという）で構成された回路を有する半導
体装置およびその作製方法に関する。例えば、液晶表示
パネルに代表される電気光学装置およびその様な電気光
学装置を部品として搭載した電子機器に関する。

【０００２】なお、本明細書中において半導体装置と
は、半導体特性を利用することで機能しうる装置全般を
指し、電気光学装置、半導体回路および電子機器は全て
半導体装置である。

【０００３】

【従来の技術】近年、絶縁表面を有する基板上に形成さ
れた半導体薄膜（厚さ数〜数百ｎｍ程度）を用いて薄膜
トランジスタ（ＴＦＴ）を構成する技術が注目されてい
る。薄膜トランジスタはＩＣや電気光学装置のような電
子デバイスに広く応用され、特に液晶表示装置のスイッ
チング素子として開発が急がれている。

【０００４】液晶表示装置において、高品位な画像を得
るために、画素電極をマトリクス状に配置し、画素電極
の各々に接続するスイッチング素子としてＴＦＴを用い
たアクティブマトリクス型液晶表示装置が注目を集めて
いる。

【０００５】アクティブマトリクス型液晶表示装置には
大きく分けて透過型と反射型の二種類のタイプが知られ
ている。

【０００６】特に、反射型の液晶表示装置は、透過型の
液晶表示装置と比較して、バックライトを使用しないた
め、消費電力が少ないといった長所を有しており、モバ
イルコンピュータやビデオカメラ用の直視型表示ディス
プレイとしての需要が高まっている。

【０００７】なお、反射型の液晶表示装置は、液晶の光
学変調作用を利用して、入射光が画素電極で反射して装
置外部に出力される状態と、入射光が装置外部に出力さ
れない状態とを選択し、明と暗の表示を行わせ、さらに
それらを組み合わせることで、画像表示を行うものであ
る。一般に反射型の液晶表示装置における画素電極は、
アルミニウム等の光反射率の高い金属材料からなり、薄
膜トランジスタ等のスイッチング素子に電気的に接続し
ている。

【０００８】従来の反射型の液晶表示装置における画素
構造では、ゲート配線（走査線）とソース配線（信号
線）と容量配線の３本をそれぞれ線状形状にパターニン
グ形成している。また、ソース配線は行方向に、ゲート
配線は列方向にそれぞれ配置され、それぞれの配線同士
を絶縁するため、ゲート配線とソース配線との間には層
間絶縁膜が設けられていた。また、ソース配線とゲート
配線は、一部交差しており、その交差部近傍にＴＦＴが
配置されていることが従来の特徴である。

【０００９】また、従来では、画素電極は、さらにソー
ス配線を覆う層間絶縁膜を設け、その層間絶縁膜上に形
成されていた。この構造にした場合、層数が増加する
と、工程数が増えるためコスト上昇を招いていた。

【００１０】また、従来の他の構造として、ソース配線
と同時に形成し、それぞれのソース配線間に画素電極を
形成することが知られている。この構造にした場合と、
ソース配線と画素電極との間をブラックマトリクスで遮
光する必要があった。

【００１１】また、従来では、クロムなどで形成された
金属膜を所望な形状にパターニングしたブラックマトリ
クスによりＴＦＴの遮光及び画素間の遮光を行ってい
た。しかしながら、ブラックマトリクスで十分に遮光す
るためには、ブラックマトリクスと画素電極との間に層
間絶縁膜を設けて絶縁することが必要となっていた。こ
のように層間絶縁膜の層数が増加すると、工程数が増え
るためコスト上昇を招いていた。また、層間絶縁性を確
保する上で不利となっていた。さらに、従来ではブラッ
クマトリクス自体を形成するための工程及びマスクが増
加してしまっていた。

【００１２】また、表示性能の面から画素には大きな保
持容量を持たせるとともに、高開口率化が求められてい
る。各画素が高い開口率を持つことにより光利用効率が
向上し、表示装置の省電力化および小型化が達成でき
る。

【００１３】近年、画素サイズの微細化が進み、より高
精細な画像が求められている。画素サイズの微細化は１
つの画素に占めるＴＦＴ及び配線の形成面積が大きくな
り画素開口率を低減させている。

【００１４】そこで、規定の画素サイズの中で各画素の
高開口率を得るためには、画素の回路構成に必要な回路
要素を効率よくレイアウトすることが不可欠である。

【００１５】

【発明が解決しようとする課題】以上のように、少ない
マスク数で画素開口率の高い反射型液晶表示装置を実現
するためには、従来にない全く新しい画素構成が求めら
れている。

【００１６】本発明は、そのような要求に答えるもので
あり、マスク数及び工程数を増加させることなく、高い
開口率を実現した画素構造を有する反射型液晶表示装置
を提供することを課題とする。

【００１７】

【課題を解決するための手段】上述した従来技術の課題
を解決するために以下の手段を講じた。

【００１８】本発明は、ブラックマトリクスを用いるこ
となく、ＴＦＴ及び画素間を遮光する画素構造を特徴と
している。画素間を遮光するため、ゲート配線とソース
配線を同じ絶縁膜(第１絶縁膜)上に形成し、絶縁膜（第
２絶縁膜）を間に挟んで画素電極をゲート配線またはソ
ース配線と重ねて配置する。また、ＴＦＴを遮光するた
め、対向基板上に遮光膜としてカラーフィルタ（赤色の
カラーフィルタ、または赤色のカラーフィルタと青色の
カラーフィルタの積層膜）を素子基板のＴＦＴと重ねて
配置する。

【００１９】本明細書で開示する発明の構成は、図１に
その一例を示すように、絶縁表面上に第１の半導体層及
び第２の半導体層と、前記第１の半導体層及び第２の半
導体層上に第１絶縁膜と、前記第１絶縁膜上に前記第１
の半導体層と重なるゲート配線と、前記第２の半導体層
の上方に位置する前記第１絶縁膜上に容量配線と、前記
第１の絶縁膜上に島状のソース配線と、前記ゲート配
線、前記容量配線、及び前記島状のソース配線とを覆う
第２絶縁膜と、前記第２絶縁膜上に前記島状のソース配
線及び前記第１の半導体層と接続された接続電極と、前
記第２絶縁膜上に前記第１の半導体層と接続された画素
電極とを有し、前記画素電極は、前記第２絶縁膜を間に
挟んで前記島状のソース配線と重なっていることを特徴
とする半導体装置である。

【００２０】上記構成において、前記島状のソース配線
は、画素毎に複数配置されており、前記島状のソース配
線は、それぞれ前記接続電極によって接続されてソース
配線を形成していることを特徴としている。また、前記
画素電極は、前記第２絶縁膜を間に挟んで前記ゲート配
線と重なっていることを特徴としている。

【００２１】また、他の発明の構成は、第１の基板と、
第２の基板と、前記第１の基板と前記第２の基板とが貼
り合わされた基板間に液晶を保持している半導体装置で
あって、前記第１の基板上には薄膜トランジスタを有す
る画素部及び駆動回路とが設けられ、前記画素部は、半
導体層と、該半導体層を覆う第１絶縁膜と、該第１絶縁
膜上に配線と、前記配線を覆う第２絶縁膜と、該第２絶
縁膜上に電極とを有し、前記第２の基板上には、前記画
素部の各画素に対応した赤色、青色、及び緑色のカラー
フィルタとを有し、第２の基板上の前記赤色のカラーフ
ィルタと前記青色のカラーフィルタとの積層膜は、第１
の基板上の前記薄膜トランジスタと重なる遮光膜となる
ことを特徴とする半導体装置である。

【００２２】上記構成において、前記配線は、ゲート配
線、島状のソース配線、及び容量配線である。また、前
記第１絶縁膜を間に挟んで前記容量配線と前記半導体層
とが重なっている領域には、前記第１絶縁膜を誘電体と
する保持容量が形成される。また、前記電極は、前記半
導体層に接続された画素電極と、前記島状のソース配線
に接続された接続電極である。

【００２３】また、上記構成において、前記第１の基板
と前記第２の基板との間隔は、前記赤色カラーフィルタ
と前記青色カラーフィルタと前記緑のカラーフィルタと
の積層膜からなるスペーサで保持されていることを特徴
としている。

【００２４】また、他の発明の構成は、図１０にその一
例を示すように、絶縁表面上に第１の半導体層及び第２
の半導体層と、前記第１の半導体層及び第２の半導体層
上に第１絶縁膜と、前記第１絶縁膜上に前記第１の半導
体層と重なる第１の電極と、前記第１絶縁膜上に前記第
２の半導体層と重なる第２の電極と、前記第１絶縁膜上
にソース配線と、前記第１電極と及び前記ソース配線と
を覆う第２絶縁膜と、前記第２絶縁膜上に第１の電極に
接続されたゲート配線と、前記ソース配線及び前記第１
の半導体層と接続された接続電極と、前記第２絶縁膜上
に前記第１の半導体層と接続された画素電極とを有し、
前記画素電極は、前記第２絶縁膜を間に挟んで前記ソー
ス配線と重なっていること特徴とする半導体装置であ
る。

【００２５】上記構成において、前記第１の半導体層と
重なる第１の電極は、ゲート電極である。また、前記第
１絶縁膜を誘電体として、前記画素電極に接続された前
記第２の半導体層と、隣りあう画素のゲート配線と接続
された前記第２の電極とで保持容量を形成している。

【００２６】また、上記構成は、前記第１絶縁膜を誘電
体とした保持容量を用いた例を示したが、本発明は保持
容量の構成に限定されない。

【００２７】他の発明の構成は、絶縁表面上に半導体層
と、前記半導体層を覆う第１絶縁膜と、前記第１絶縁膜
上にソース配線と、前記第１絶縁膜上に第１絶縁膜を間
に挟んで前記半導体層と重なるゲート電極と、前記ゲー
ト電極及び前記ソース配線を覆う第２絶縁膜と、前記第
２絶縁膜上に前記ゲート電極と接続されたゲート配線
と、前記第２絶縁膜上に前記半導体層と接続された画素
電極とを有することを特徴とする半導体装置である。

【００２８】また、上記各構成において、前記ゲート配
線は、一導電型を付与する不純物元素がドープされたｐ
ｏｌｙ−Ｓｉ、Ｗ、ＷＳｉ_X、Ａｌ、Ｃｕ、Ｔａ、Ｃ
ｒ、またはＭｏから選ばれた元素を主成分とする膜、ま
たは合金膜、またはそれらの積層膜からなることを特徴
としている。

【００２９】上記各構成において、寄生容量を低減する
ために、前記第２絶縁膜は、シリコンを主成分とする第
１の絶縁層と、有機樹脂材料から成る第２の絶縁層とか
らなることを特徴としている。

【００３０】また、他の発明の構成は、絶縁表面上に形
成された半導体層と、該半導体層上に形成された絶縁膜
と、該絶縁膜上に形成されたゲート電極とを含むＴＦＴ
を備えた半導体装置において、前記ゲート電極は、端部
がテーパー形状である第１の導電層を下層とし、前記第
１の導電層より狭い幅を有する第２の導電層を上層と
し、前記半導体層は、前記絶縁膜を間に挟んで前記第２
の導電層と重なるチャネル形成領域と、該チャネル形成
領域と接して形成された第３の不純物領域と、該第３の
不純物領域と接して形成された第２の不純物領域と、該
第２の不純物領域と接して形成された第１の不純物領域
とを含むことを特徴とする半導体装置である。

【００３１】また、前記第１の導電層の側斜面が水平面
となす角度（テーパー角とも言う）は、前記第２の導電
層の側斜面が水平面となす角度より小さい。また、本明
細書中では便宜上、テーパー角を有している側斜面をテ
ーパー形状と呼び、テーパー形状を有している部分をテ
ーパー部と呼ぶ。また、このテーパー部は、チャネル形
成領域への光の入射を遮断する効果をも有している。

【００３２】また、上記構成において、前記第３の不純
物領域は、前記絶縁膜を間に挟んで前記第１の導電層と
重なることを特徴としている。この第３の不純物領域
は、テーパー部を端部に有する第１の導電層と、絶縁膜
とを通過させて半導体層に不純物元素を添加するドーピ
ングによって形成される。また、ドーピングにおいて、
半導体層上に位置する材料層の膜厚が厚くなればなるほ
どイオンの注入される深さが浅くなる。従って、テーパ
ー形状となっている導電層の膜厚による影響を受け、半
導体層中に添加される不純物元素の濃度も変化する。第
１の導電層の膜厚が厚くなるに従って半導体層中の不純
物濃度が低減し、薄くなるにつれて濃度が増加する。

【００３３】また、上記構成において、前記第１の不純
物領域は、ソース領域またはドレイン領域であることを
特徴としている。

【００３４】また、上記構成において、前記絶縁膜のう
ち、前記第２の不純物領域と重なる領域はテーパー形状
である部分を含むことを特徴としている。この第２の不
純物領域は、絶縁膜を通過させて半導体層に不純物元素
を添加するドーピングによって形成される。従って、絶
縁膜のうち、テーパー形状である部分の影響を受け、第
２の不純物領域の不純物濃度の分布も変化する。絶縁膜
の膜厚が厚くなるに従って第２の不純物領域中の不純物
濃度が低減し、薄くなるにつれて濃度が増加する。な
お、第２の不純物領域は第３の不純物領域と同一のドー
ピングによって形成されるが、第１の導電層と重なって
いないため、第２の不純物領域の不純物濃度は、第３の
不純物領域の不純物濃度より高い。また、チャネル長方
向における前記第２の不純物領域の幅は、前記第３の不
純物領域の幅と同じ、或いは前記第３の不純物領域の幅
よりも広い。

【００３５】また、上記構成において、前記ＴＦＴはｎ
チャネル型ＴＦＴ、あるいはｐチャネル型ＴＦＴである
ことを特徴としている。また、本発明においてはｎチャ
ネル型ＴＦＴを用いて画素ＴＦＴを形成する。また、こ
れらのｎチャネル型ＴＦＴやｐチャネル型ＴＦＴを用い
たＣＭＯＳ回路を備えた駆動回路を形成する。

【００３６】また、上記構成において、前記半導体装置
は、反射型の液晶表示装置であることを特徴としてい
る。

【００３７】また、上記構造を実現する作製工程におけ
る発明の構成は、絶縁表面上に結晶質半導体膜からなる
第１の半導体層及び第２の半導体層を形成する第１工程
と、前記第１の半導体層及び前記第２の半導体層上に第
１絶縁膜を形成する第２工程と、前記第１絶縁膜上に前
記第１の半導体層と重なるゲート配線と、前記第２の半
導体層の上方に位置する第１絶縁膜上に容量配線と、前
記第１の絶縁膜上に島状のソース配線とを形成する第３
工程と、前記ゲート配線、前記容量配線、及び前記島状
のソース配線を覆う第２絶縁膜を形成する第４工程と、
前記第２絶縁膜上に前記島状のソース配線と前記第１の
半導体層とを接続する接続電極と、前記島状のソース配
線と重なる画素電極とを形成する第５工程とを有するこ
とを特徴とする半導体装置の作製方法である。

【００３８】また、上記構造を実現する作製工程におけ
る他の発明の構成は、一対の基板間に液晶を挟持した半
導体装置の作製方法であって、第１の基板上に結晶質半
導体膜からなる第１の半導体層及び第２の半導体層を形
成する第１工程と、前記第１の半導体層及び前記第２の
半導体層上に第１絶縁膜を形成する第２工程と、前記第
１絶縁膜上に前記第１の半導体層と重なるゲート配線
と、前記第２の半導体層の上方に位置する第１絶縁膜上
に容量配線と、前記第１の絶縁膜上に島状のソース配線
とを形成する第３工程と、前記ゲート配線、前記容量配
線、及び前記島状のソース配線を覆う第２絶縁膜を形成
する第４工程と、前記第２絶縁膜上に前記島状のソース
配線と前記第１の半導体層とを接続する接続電極と、前
記島状のソース配線と重なる画素電極とを形成する第５
工程と、第２の基板に、各画素電極に対応した赤色、青
色、緑色のカラーフィルタを形成すると同時に、少なく
とも前記第１の半導体層と重なるように、前記赤色のカ
ラーフィルタと前記青色カラーフィルタとの積層膜から
なる遮光膜を形成する第６工程と、前記第１の基板と前
記第２の基板とを貼り合わせる第７工程とを有すること
を特徴とする半導体装置の作製方法である。

【００３９】また、上記構造を実現する作製工程におけ
る他の発明の構成は、絶縁表面上に結晶質半導体膜から
なる第１の半導体層及び第２の半導体層を形成する第１
工程と、前記第１の半導体層及び前記第２の半導体層上
に第１絶縁膜を形成する第２工程と、前記第１絶縁膜上
に前記第１の半導体層と重なる第１の電極と、前記第２
の半導体層と重なる第２の電極と、ソース配線とを形成
する第３工程と、前記第１の電極、前記第２の電極、及
び前記ソース配線を覆う第２絶縁膜を形成する第４工程
と、前記第２絶縁膜上に前記第１の電極と接続するゲー
ト配線と、前記第１の半導体層と前記ソース配線とを接
続する接続電極と、前記ソース配線と重なる画素電極と
を形成する第５工程とを有することを特徴とする半導体
装置の作製方法である。

【００４０】上記構成において、前記画素電極と接続さ
れた前記第２の半導体層は、隣りあう画素のゲート配線
と接続された前記第２の電極と前記第１絶縁膜を間に挟
んで重なっていることを特徴としている。

【００４１】また、上記構造を実現する作製工程におけ
る他の発明の構成は、一対の基板間に液晶を挟持した半
導体装置の作製方法であって、第１の基板上に結晶質半
導体膜からなる第１の半導体層及び第２の半導体層を形
成する第１工程と、前記第１の半導体層及び前記第２の
半導体層上に第１絶縁膜を形成する第２工程と、前記第
１絶縁膜上に前記第１の半導体層と重なる第１の電極
と、前記第２の半導体層と重なる第２の電極と、ソース
配線とを形成する第３工程と、前記第１の電極、前記第
２の電極、及び前記ソース配線を覆う第２絶縁膜を形成
する第４工程と、前記第２絶縁膜上に前記第１の電極と
接続するゲート配線と、前記第１の半導体層と前記ソー
ス配線とを接続する接続電極と、前記ソース配線と重な
る画素電極とを形成する第５工程と、第２の基板に、各
画素電極に対応した赤色、青色、緑色のカラーフィルタ
を形成すると同時に、少なくとも前記第１の半導体層と
重なるように、前記赤色のカラーフィルタと前記青色カ
ラーフィルタとの積層膜からなる遮光膜を形成する第６
工程と、前記第１の基板と前記第２の基板とを貼り合わ
せる第７工程とを有することを特徴とする半導体装置の
作製方法である。

【００４２】また、上記構造を実現する作製工程におけ
る他の発明の構成は、絶縁表面上に半導体層を形成する
工程と、前記半導体層上に絶縁膜を形成する工程と、前
記絶縁膜上に第１の導電層と第２の導電層を形成する工
程と、前記第１の導電層と第２の導電層をマスクとして
一導電型を付与する不純物元素を添加して第１の不純物
領域を形成する工程と、前記第１の導電層、前記第２の
導電層をエッチングして、テーパー部を有する第１の導
電層と、第２の導電層を形成する工程と、前記絶縁膜を
通過させて前記半導体層に一導電型を付与する不純物元
素を添加し、第２の不純物領域を形成すると同時に、前
記第１の導電層のテーパ−部を通過させて前記半導体層
に一導電型を付与する不純物元素を添加し、前記半導体
層の端部に向かって不純物濃度が増加する第３の不純物
領域を形成する工程と、を有する半導体装置の作製方法
である。

【００４３】また、上記構造を実現する作製工程におけ
る他の発明の構成は、絶縁表面上に半導体層を形成する
工程と、前記半導体層上に絶縁膜を形成する工程と、前
記絶縁膜上に第１の導電層と第２の導電層を形成する工
程と、前記第１の導電層と第２の導電層をマスクとして
一導電型を付与する不純物元素を添加して第１の不純物
領域を形成する工程と、前記第１の導電層、前記第２の
導電層、前記絶縁膜をエッチングして、テーパー部を有
する第１の導電層と、第２の導電層と、テーパー部を一
部有する前記絶縁膜を形成する工程と、前記テーパー部
を一部有する絶縁膜を通過させて前記半導体層に一導電
型を付与する不純物元素を添加し、第２の不純物領域を
形成すると同時に、前記第１の導電層のテーパ−部を通
過させて前記半導体層に一導電型を付与する不純物元素
を添加し、前記半導体層の端部に向かって不純物濃度が
増加する第３の不純物領域を形成する工程と、を有する
半導体装置の作製方法である。

【００４４】

【発明の実施の形態】本発明の実施形態について、以下
に説明する。

【００４５】本発明の反射型表示装置は、基本的な構成
として、互いに所定の間隙を間に挟んで接着した素子基
板及び対向基板と、前記間隙に保持された電気光学物質
（液晶材料等）とを備えている。

【００４６】〔実施の形態１〕本発明の画素構造の具体
例を図１に示す。

【００４７】素子基板は、図１に示すように、行方向に
配置されたゲート配線１４０及び容量配線１３７と、列
方向に配置されたソース配線と、ゲート配線とソース配
線の交差部近傍の画素ＴＦＴを有する画素部と、ｎチャ
ネル型ＴＦＴやｐチャネル型ＴＦＴを有する駆動回路と
を含む。

【００４８】ただし、図１におけるソース配線は、列方
向に配置された島状のソース配線１３９と接続電極１６
５とが接続したものを指している。なお、島状のソース
配線１３９は、ゲート配線１４０（ゲート電極１３６含
む）及び容量配線１３７と同様にゲート絶縁膜上に接し
て形成されたものである。また、接続電極１６５は画素
電極１６７、１６０と同様に層間絶縁膜上に形成された
ものである。

【００４９】このような構成とすることによって、各画
素間は、主に画素電極１６０の端部を島状のソース配線
１３９やゲート配線１４０と重ねることにより遮光する
ことができる。

【００５０】なお、素子基板上のＴＦＴを遮光するた
め、赤色のカラーフィルタ、または赤色のカラーフィル
タと青色のカラーフィルタの積層膜、または赤色のカラ
ーフィルタと青色のカラーフィルタと緑色のカラーフィ
ルタの積層膜を所定の位置（素子基板のＴＦＴの位置）
にあわせてパターニングしたものを対向基板上に設け
る。

【００５１】このような構成とすることによって、素子
基板のＴＦＴは、主に対向基板に設けられたカラーフィ
ルタ（赤色のカラーフィルタ、または赤色のカラーフィ
ルタと青色のカラーフィルタの積層膜、または赤色のカ
ラーフィルタと青色のカラーフィルタと緑色のカラーフ
ィルタの積層膜）により遮光することができる。

【００５２】また、画素電極１６０の保持容量は、第２
の半導体層２０２を覆う絶縁膜を誘電体とし、画素電極
１６０と接続された第２の半導体層２０２と、容量配線
２０３とで形成している。

【００５３】また、図１に示す画素構造を有する画素部
と駆動回路とを有する素子基板を形成するために必要な
マスク数を５枚とすることができる。即ち、１枚目は、
第１の半導体層２０１及び第２の半導体層２０２をパタ
ーニングするマスク、２枚目は、ゲート配線１４０、２
０４、容量配線１３７、２０３、及び島状のソース配線
１３９、２０６、２０７をパターニングするマスク、３
枚目は、駆動回路のｐチャネル型ＴＦＴを形成するため
にｐ型を付与する不純物元素を添加する際、ｎチャネル
型ＴＦＴを覆うためのマスク、４枚目は、第１の半導体
層と第２の半導体層と島状のソース配線とにそれぞれ達
するコンタクトホールを形成するマスク、５枚目は、接
続電極１６５、２０５及び画素電極１６０、１６７をパ
ターニングするためのマスクである。

【００５４】以上のように、図１に示す画素構造とした
場合、少ないマスク数で画素開口率の高い反射型液晶表
示装置を実現することができる。

【００５５】〔実施の形態２〕本発明の画素構造の具体
例を図１０に示す。

【００５６】素子基板は、図１０に示すように、行方向
に配置されたゲート配線１００２、１０１２と、列方向
に配置されたソース配線１００４と、ゲート配線とソー
ス配線の交差部近傍の画素ＴＦＴを有する画素部と、ｎ
チャネル型ＴＦＴやｐチャネル型ＴＦＴを有する駆動回
路とを含む。

【００５７】ただし、図１０におけるゲート配線は、列
方向に配置された島状のゲート電極１００１と島状の容
量電極１００８が接続したものを指している。なお、島
状のゲート電極１００１は、ソース配線１００４及び容
量電極１００８と同様にゲート絶縁膜上に接して形成さ
れたものである。また、ゲート配線１００２、１０１２
は画素電極１００６、１００７、接続電極１００５と同
様に層間絶縁膜上に形成されたものである。

【００５８】このような構成とすることによって、各画
素間は、主に画素電極１００６の端部をソース配線１０
０４と重ねることにより遮光することができる。

【００５９】また、上記実施の形態１と同様にして、素
子基板のＴＦＴは、主に対向基板に設けられたカラーフ
ィルタ（赤色のカラーフィルタ、または赤色のカラーフ
ィルタと青色のカラーフィルタの積層膜、または赤色の
カラーフィルタと青色のカラーフィルタと緑色のカラー
フィルタの積層膜）により遮光する。また、図１０の画
素構造では、ゲート配線と画素電極の間隙を遮光する必
要があるため、この部分においても同様に対向基板に設
けたカラーフィルタを用いて遮光すればよい。

【００６０】また、画素電極１００６の保持容量は、第
２の半導体層を覆う絶縁膜を誘電体とし、画素電極１０
０６と接続された第２の半導体層と、ゲート配線１０１
２と接続された容量電極１００８とで形成している。

【００６１】また、図１と同様に図１０に示す画素構造
を有する画素部と駆動回路とを有する素子基板を形成す
るために必要なマスク数を５枚とすることができる。即
ち、１枚目は、第１の半導体層及び第２の半導体層をパ
ターニングするマスク、２枚目は、ゲート電極１００
１、容量電極１００８、及びソース配線１００４をパタ
ーニングするマスク、３枚目は、駆動回路のｐチャネル
型ＴＦＴを形成するためにｐ型を付与する不純物元素を
添加する際、ｎチャネル型ＴＦＴを覆うためのマスク、
４枚目は、第１の半導体層と第２の半導体層とゲート電
極と容量電極とソース配線とにそれぞれ達するコンタク
トホールを形成するマスク、５枚目は、接続電極１００
５、ゲート配線１００２、１０１２、及び画素電極１０
０６、１００７をパターニングするためのマスクであ
る。

【００６２】以上のように、図１０に示す画素構造とし
た場合、少ないマスク数で画素開口率の高い反射型液晶
表示装置を実現することができる。

【００６３】以上の構成でなる本発明について、以下に
示す実施例でもってさらに詳細な説明を行うこととす
る。

【００６４】

【実施例】[実施例１]本実施例では同一基板上に画素部
と、画素部の周辺に設ける駆動回路のＴＦＴ（ｎチャネ
ル型ＴＦＴ及びｐチャネル型ＴＦＴ）を同時に作製する
方法について詳細に説明する。

【００６５】まず、図２（Ａ）に示すように、コーニン
グ社の＃７０５９ガラスや＃１７３７ガラスなどに代表
されるバリウムホウケイ酸ガラス、またはアルミノホウ
ケイ酸ガラスなどのガラスから成る基板１００上に酸化
シリコン膜、窒化シリコン膜または酸化窒化シリコン膜
などの絶縁膜から成る下地膜１０１を形成する。例え
ば、プラズマＣＶＤ法でＳｉＨ₄、ＮＨ₃、Ｎ₂Ｏから作
製される酸化窒化シリコン膜１０２ａを１０〜２００nm
（好ましくは５０〜１００nm）形成し、同様にＳｉ
Ｈ₄、Ｎ₂Ｏから作製される酸化窒化水素化シリコン膜１
０１ｂを５０〜２００ｎｍ（好ましくは１００〜１５０
nm）の厚さに積層形成する。本実施例では下地膜１０１
を２層構造として示したが、前記絶縁膜の単層膜または
２層以上積層させた構造として形成しても良い。

【００６６】島状半導体層１０２〜１０６は、非晶質構
造を有する半導体膜をレーザー結晶化法や公知の熱結晶
化法を用いて作製した結晶質半導体膜で形成する。この
島状半導体層１０２〜１０６の厚さは２５〜８０ｎｍ
（好ましくは３０〜６０ｎｍ）の厚さで形成する。結晶
質半導体膜の材料に限定はないが、好ましくはシリコン
またはシリコンゲルマニウム（ＳｉＧｅ）合金などで形
成すると良い。

【００６７】レーザー結晶化法で結晶質半導体膜を作製
するには、パルス発振型または連続発光型のエキシマレ
ーザーやＹＡＧレーザー、ＹＶＯ₄レーザーを用いる。
これらのレーザーを用いる場合には、レーザー発振器か
ら放射されたレーザー光を光学系で線状に集光し半導体
膜に照射する方法を用いると良い。結晶化の条件は実施
者が適宣選択するものであるが、エキシマレーザーを用
いる場合はパルス発振周波数３０Ｈｚとし、レーザーエ
ネルギー密度を１００〜４００mJ/cm²(代表的には２０
０〜３００mJ/cm²)とする。また、ＹＡＧレーザーを用
いる場合にはその第２高調波を用いパルス発振周波数１
〜１０ｋＨｚとし、レーザーエネルギー密度を３００〜
６００mJ/cm²(代表的には３５０〜５００mJ/cm²)とする
と良い。そして幅１００〜１０００μｍ、例えば４００
μｍで線状に集光したレーザー光を基板全面に渡って照
射し、この時の線状レーザー光の重ね合わせ率（オーバ
ーラップ率）を８０〜９８％として行う。

【００６８】次いで、島状半導体層１０２〜１０６を覆
うゲート絶縁膜１０７を形成する。ゲート絶縁膜１０７
はプラズマＣＶＤ法またはスパッタ法を用い、厚さを４
０〜１５０ｎｍとしてシリコンを含む絶縁膜で形成す
る。本実施例では、１２０ｎｍの厚さで酸化窒化シリコ
ン膜で形成する。勿論、ゲート絶縁膜はこのような酸化
窒化シリコン膜に限定されるものでなく、他のシリコン
を含む絶縁膜を単層または積層構造として用いても良
い。例えば、酸化シリコン膜を用いる場合には、プラズ
マＣＶＤ法でＴＥＯＳ（Tetraethyl Orthosilicate）と
Ｏ₂とを混合し、反応圧力４０Pa、基板温度３００〜４
００℃とし、高周波（１３．５６MHz）電力密度０．５
〜０．８W/cm²で放電させて形成することができる。こ
のようにして作製される酸化シリコン膜は、その後４０
０〜５００℃の熱アニールによりゲート絶縁膜として良
好な特性を得ることができる。

【００６９】そして、ゲート絶縁膜１０７上にゲート電
極を形成するための第１の導電膜１０８と第２の導電膜
１０９とを形成する。本実施例では、第１の導電膜１０
８をＴａで５０〜１００ｎｍの厚さに形成し、第２の導
電膜をＷで１００〜３００ｎｍの厚さに形成する。

【００７０】Ｔａ膜はスパッタ法で形成し、Ｔａのター
ゲットをＡｒでスパッタする。この場合、Ａｒに適量の
ＸｅやＫｒを加えると、Ｔａ膜の内部応力を緩和して膜
の剥離を防止することができる。また、α相のＴａ膜の
抵抗率は２０μΩcm程度でありゲート電極に使用するこ
とができるが、β相のＴａ膜の抵抗率は１８０μΩcm程
度でありゲート電極とするには不向きである。α相のＴ
ａ膜を形成するために、Ｔａのα相に近い結晶構造をも
つ窒化タンタルを１０〜５０ｎｍ程度の厚さでＴａの下
地に形成しておくとα相のＴａ膜を容易に得ることがで
きる。

【００７１】Ｗ膜を形成する場合には、Ｗをターゲット
としたスパッタ法で形成する。その他に６フッ化タング
ステン（ＷＦ₆）を用いる熱ＣＶＤ法で形成することも
できる。いずれにしてもゲート電極として使用するため
には低抵抗化を図る必要があり、Ｗ膜の抵抗率は２０μ
Ωｃｍ以下にすることが望ましい。Ｗ膜は結晶粒を大き
くすることで低抵抗率化を図ることができるが、Ｗ中に
酸素などの不純物元素が多い場合には結晶化が阻害され
高抵抗化する。このことより、スパッタ法による場合、
純度９９．９９９９％または９９．９９％のＷターゲッ
トを用い、さらに成膜時に気相中からの不純物の混入が
ないように十分配慮してＷ膜を形成することにより、抵
抗率９〜２０μΩｃｍを実現することができる。

【００７２】なお、本実施例では、第１の導電膜１０８
をＴａ、第２の導電膜をＷとしたが、特に限定されず、
いずれもＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれ
た元素、または前記元素を主成分とする合金材料若しく
は化合物材料で形成してもよい。また、リン等の不純物
元素をドーピングした多結晶シリコン膜に代表される半
導体膜を用いてもよい。本実施例以外の他の組み合わせ
の一例は、第１の導電膜を窒化タンタル（ＴａＮ）で形
成し、第２の導電膜をＷとする組み合わせ、第１の導電
膜を窒化タンタル（ＴａＮ）で形成し、第２の導電膜を
Ａｌとする組み合わせ、第１の導電膜を窒化タンタル
（ＴａＮ）で形成し、第２の導電膜をＣｕとする組み合
わせで形成することが好ましい。

【００７３】次に、レジストによるマスク１１０〜１１
７を形成し、電極及び配線を形成するための第１のエッ
チング処理を行う。本実施例ではＩＣＰ（Inductively
Coupled Plasma：誘導結合型プラズマ）エッチング法を
用い、エッチング用ガスにＣＦ₄とＣｌ₂を混合し、１Pa
の圧力でコイル型の電極に５００WのＲＦ（13.56MHz）
電力を投入してプラズマを生成して行う。基板側（試料
ステージ）にも１００WのＲＦ（13.56MHz）電力を投入
し、実質的に負の自己バイアス電圧を印加する。ＣＦ₄
とＣｌ₂を混合した場合にはＷ膜及びＴａ膜とも同程度
にエッチングされる。

【００７４】上記エッチング条件では、レジストによる
マスクの形状を適したものとすることにより、基板側に
印加するバイアス電圧の効果により第１の導電層及び第
２の導電層の端部がテーパー形状となる。テーパー部の
角度は１５〜４５°となる。ゲート絶縁膜上に残渣を残
すことなくエッチングするためには、１０〜２０％程度
の割合でエッチング時間を増加させると良い。Ｗ膜に対
する酸化窒化シリコン膜の選択比は２〜４（代表的には
３）であるので、オーバーエッチング処理により、酸化
窒化シリコン膜が露出した面は２０〜５０nm程度エッチ
ングされることになる。こうして、第１のエッチング処
理により第１の導電層と第２の導電層から成る第１の形
状の導電層１１９〜１２６（第１の導電層１１９ａ〜１
２６ａと第２の導電層１１９ｂ〜１２６ｂ）を形成す
る。１１８はゲート絶縁膜であり、第１の形状の導電層
１１９〜１２６で覆われない領域は２０〜５０nm程度エ
ッチングされ薄くなった領域が形成される。

【００７５】また、本実施例では１回のエッチングによ
り第１の形状の導電層１１９〜１２６を形成したが、複
数のエッチングによって形成してもよいことは言うまで
もない。

【００７６】そして、第１のドーピング処理を行いｎ型
を付与する不純物元素を添加する。（図２（Ｂ））ドー
ピングの方法はイオンドープ法若しくはイオン注入法で
行えば良い。イオンドープ法の条件はドーズ量を１×１
０¹³〜５×１０¹⁴atoms/cm²とし、加速電圧を６０〜１
００ｋｅＶとして行う。ｎ型を付与する不純物元素とし
て１５族に属する元素、典型的にはリン（Ｐ）または砒
素（Ａｓ）を用いるが、ここではリン（Ｐ）を用いる。
この場合、導電層１１９〜１２３がｎ型を付与する不純
物元素に対するマスクとなり、自己整合的に第１の不純
物領域１２７〜１３１が形成される。第１の不純物領域
１２７〜１３１には１×１０²⁰〜１×１０²¹atomic/cm³
の濃度範囲でｎ型を付与する不純物元素を添加する。

【００７７】次に、図２（Ｃ）に示すように第２のエッ
チング処理を行う。同様にＩＣＰエッチング法を用い、
エッチングガスにＣＦ₄とＣｌ₂とＯ₂を混合して、１Pa
の圧力でコイル型の電極に５００ＷのＲＦ電力(13.56MH
z)を供給し、プラズマを生成して行う。基板側（試料ス
テージ）には５０WのＲＦ（13.56MHz）電力を投入し、
第１のエッチング処理に比べ低い自己バイアス電圧を印
加する。このような条件によりＷ膜を異方性エッチング
し、かつ、それより遅いエッチング速度で第１の導電層
であるＴａを異方性エッチングして第２の形状の導電層
１３３〜１４０（第１の導電層１３３ａ〜１４０ａと第
２の導電層１３３ｂ〜１４０ｂ）を形成する。１３２は
ゲート絶縁膜であり、第２の形状の導電層１３３〜１３
７で覆われない領域はさらに２０〜５０nm程度エッチン
グされ薄くなった領域が形成される。

【００７８】また、本実施例では１回のエッチングによ
り図２（Ｃ）に示した第２の形状の導電層１３３〜１４
０を形成したが、複数のエッチングによって形成しても
よいことは言うまでもない。例えば、ＣＦ₄とＣｌ₂の混
合ガスによるエッチングを行った後、ＣＦ₄とＣｌ₂とＯ
₂の混合ガスによるエッチングを行ってもよい。

【００７９】Ｗ膜やＴａ膜のＣＦ₄とＣｌ₂の混合ガスに
よるエッチング反応は、生成されるラジカルまたはイオ
ン種と反応生成物の蒸気圧から推測することができる。
ＷとＴａのフッ化物と塩化物の蒸気圧を比較すると、Ｗ
のフッ化物であるＷＦ₆が極端に高く、その他のＷＣ
ｌ₅、ＴａＦ₅、ＴａＣｌ₅は同程度である。従って、Ｃ
Ｆ₄とＣｌ₂の混合ガスではＷ膜及びＴａ膜共にエッチン
グされる。しかし、この混合ガスに適量のＯ₂を添加す
るとＣＦ₄とＯ₂が反応してＣＯとＦになり、Ｆラジカル
またはＦイオンが多量に発生する。その結果、フッ化物
の蒸気圧が高いＷ膜のエッチング速度が増大する。一
方、ＴａはＦが増大しても相対的にエッチング速度の増
加は少ない。また、ＴａはＷに比較して酸化されやすい
ので、Ｏ₂を添加することでＴａの表面が酸化される。
Ｔａの酸化物はフッ素や塩素と反応しないためさらにＴ
ａ膜のエッチング速度は低下する。従って、Ｗ膜とＴａ
膜とのエッチング速度に差を作ることが可能となりＷ膜
のエッチング速度をＴａ膜よりも大きくすることが可能
となる。

【００８０】そして、図３（Ａ）に示すように第２のド
ーピング処理を行う。この場合、第１のドーピング処理
よりもドーズ量を下げて高い加速電圧の条件としてｎ型
を付与する不純物元素をドーピングする。例えば、加速
電圧を７０〜１２０ｋｅＶとし、１×１０¹³/cm²のドー
ズ量で行い、図２（Ｂ）で島状半導体層に形成された第
１の不純物領域の内側に新たな不純物領域を形成する。
ドーピングは、第２の導電層１３３ｂ〜１３７ｂを不純
物元素に対するマスクとして用い、第１の導電層１３３
ａ〜１３７ａの下側の領域にも不純物元素が添加される
ようにドーピングする。こうして、第１の導電層１３３
ａ〜１３７ａと重なる第３の不純物領域１４１〜１４５
と、第１の不純物領域と第３の不純物領域との間の第２
の不純物領域１４６〜１５０とを形成する。ｎ型を付与
する不純物元素は、第２の不純物領域で１×１０¹⁷〜１
×１０¹⁹atoms/cm³の濃度となるようにし、第３の不純
物領域で１×１０¹⁶〜１×１０¹⁸atoms/cm³の濃度とな
るようにする。

【００８１】また、ここでは、レジストマスクをそのま
まの状態としたまま、第２のドーピング処理を行った例
を示したが、レジストマスクを除去した後、第２のドー
ピング処理を行ってもよい。

【００８２】そして、図３（Ｂ）に示すように、ｐチャ
ネル型ＴＦＴを形成する島状半導体層１０４に一導電型
とは逆の導電型の不純物元素が添加された第４の不純物
領域１５４〜１５６を形成する。第２の導電層１３４を
不純物元素に対するマスクとして用い、自己整合的に不
純物領域を形成する。このとき、ｎチャネル型ＴＦＴを
形成する島状半導体層１０３、１０５、１０６はレジス
トマスク１５１〜１５３で全面を被覆しておく。不純物
領域１５４〜１５６にはそれぞれ異なる濃度でリンが添
加されているが、ジボラン（Ｂ₂Ｈ₆）を用いたイオンド
ープ法で形成し、そのいずれの領域においても不純物濃
度を２×１０²⁰〜２×１０²¹atoms/cm³となるようにす
る。実際には、第４の不純物領域に含まれるボロンは、
第２のドーピング処理と同様に半導体層上に位置するテ
ーパー形状となっている導電層や絶縁膜の膜厚による影
響を受け、第４の不純物領域中に添加される不純物元素
の濃度は変化している。

【００８３】以上までの工程でそれぞれの島状半導体層
に不純物領域が形成される。島状半導体層と重なる第２
の導電層１３３〜１３６がゲート電極として機能する。
また、１３９は島状のソース配線、１４０はゲート配
線、１３７は容量配線として機能する。

【００８４】こうして導電型の制御を目的として図３
（Ｃ）に示すように、それぞれの島状半導体層に添加さ
れた不純物元素を活性化する工程を行う。この工程はフ
ァーネスアニール炉を用いる熱アニール法で行う。その
他に、レーザーアニール法、またはラピッドサーマルア
ニール法（ＲＴＡ法）を適用することができる。熱アニ
ール法では酸素濃度が１ｐｐｍ以下、好ましくは０．１
ｐｐｍ以下の窒素雰囲気中で４００〜７００℃、代表的
には５００〜６００℃で行うものであり、本実施例では
５００℃で４時間の熱処理を行う。ただし、１３３〜１
４０に用いた配線材料が熱に弱い場合には、配線等を保
護するため層間絶縁膜（シリコンを主成分とする）を形
成した後で活性化を行うことが好ましい。

【００８５】さらに、３〜１００％の水素を含む雰囲気
中で、３００〜４５０℃で１〜１２時間の熱処理を行
い、島状半導体層を水素化する工程を行う。この工程は
熱的に励起された水素により半導体層のダングリングボ
ンドを終端する工程である。水素化の他の手段として、
プラズマ水素化（プラズマにより励起された水素を用い
る）を行っても良い。

【００８６】次いで、第１の層間絶縁膜１５７は酸化窒
化シリコン膜から１００〜２００ｎｍの厚さで形成す
る。その上に有機絶縁物材料から成る第２の層間絶縁膜
１５８を形成する。次いで、コンタクトホールを形成す
るためのエッチング工程を行う。

【００８７】そして、駆動回路４０６において島状半導
体層のソース領域とコンタクトを形成するソース配線１
５９〜１６１、ドレイン領域とコンタクトを形成するド
レイン配線１６２〜１６４を形成する。また、画素部４
０７においては、画素電極１６６、１６７、接続電極１
６５を形成する。（図４）この接続電極１６５により島
状のソース配線１３９は、隣り合う島状のソース配線２
０７及び画素ＴＦＴ４０４と電気的な接続が形成され
る。画素電極１６０は、画素ＴＦＴの活性層に相当する
島状半導体層（図１中における第１の半導体層２０１に
相当）及び保持容量を形成する島状半導体層（図１中に
おける第２の半導体層２０２に相当）とそれぞれ電気的
な接続が形成される。なお、画素電極１６７は隣り合う
画素のものである。

【００８８】以上の様にして、ｎチャネル型ＴＦＴ４０
１、ｐチャネル型ＴＦＴ４０２、ｎチャネル型ＴＦＴ４
０３を有する駆動回路４０６と、画素ＴＦＴ４０４、保
持容量４０５とを有する画素部４０７を同一基板上に形
成することができる。本明細書中ではこのような基板を
便宜上アクティブマトリクス基板と呼ぶ。

【００８９】駆動回路４０６のｎチャネル型ＴＦＴ４０
１はチャネル形成領域１６８、ゲート電極を形成する第
２の導電層１３３と重なる第３の不純物領域１４６（Ｇ
ＯＬＤ領域）、ゲート電極の外側に形成される第２の不
純物領域１４１（ＬＤＤ領域）とソース領域またはドレ
イン領域として機能する第１の不純物領域１２７を有し
ている。ｐチャネル型ＴＦＴ４０２にはチャネル形成領
域１６９、ゲート電極を形成する第２の導電層１３４と
重なる第４の不純物領域１５６、ゲート電極の外側に形
成される第４の不純物領域１５５、ソース領域またはド
レイン領域として機能する第４の不純物領域１５４を有
している。ｎチャネル型ＴＦＴ４０３にはチャネル形成
領域１７０、ゲート電極を形成する第２の導電層１３５
と重なる第３の不純物領域１４８（ＧＯＬＤ領域）、ゲ
ート電極の外側に形成される第２の不純物領域１４３
（ＬＤＤ領域）とソース領域またはドレイン領域として
機能する第１の不純物領域１２９を有している。

【００９０】画素部の画素ＴＦＴ４０４にはチャネル形
成領域１７１、ゲート電極を形成する第２の導電層１３
６と重なる第３の不純物領域１４９（ＧＯＬＤ領域）、
ゲート電極の外側に形成される第２の不純物領域１４４
（ＬＤＤ領域）とソース領域またはドレイン領域として
機能する第１の不純物領域１３０を有している。また、
保持容量４０５の一方の電極として機能する半導体層１
３１には第１の不純物領域と同じ濃度で、半導体層１４
５には第３の不純物領域と同じ濃度で、半導体層１５０
には第２の不純物領域と同じ濃度で、それぞれｎ型を付
与する不純物元素が添加されており、容量配線１３７と
その間の絶縁層（ゲート絶縁膜と同じ層）とで保持容量
を形成している。また、ｎ型を付与する不純物元素が添
加されている。なお、図４で示す保持容量４０５は隣接
する画素の保持容量を示している。

【００９１】本実施例で作製するアクティブマトリクス
基板の画素部の上面図は、図４のＡ−Ａ'は、図１で示
すＡ−Ａ'線に対応している。即ち、図４で示す島状の
ソース配線１３９、接続電極１６５、画素電極１６０、
１６７、ゲート配線１４０、ゲート電極１３６、容量配
線１３７は図１で示す符号と同一のものを用いた。

【００９２】このように、本発明の画素構造を有するア
クティブマトリクス基板は、ソース配線と接続電極を異
なる層で形成し、図１で示すような画素構造とすること
により大きな面積を有する画素電極を配置でき、開口率
を向上させることができる。

【００９３】また、本発明の画素構造は、ブラックマト
リクスを用いることなく、画素電極間の隙間を遮光する
ことができるように、画素電極の端部をソース配線やゲ
ート配線と重なるように配置されている。

【００９４】また、本実施例で示す工程に従えば、アク
ティブマトリクス基板の作製に必要なフォトマスクの数
を５枚（島状半導体層パターン、第１配線パターン（ゲ
ート配線、島状のソース配線、容量配線）、ｎチャネル
領域のマスクパターン、コンタクトホールパターン、第
２配線パターン（画素電極、接続電極含む））とするこ
とができる。その結果、工程を短縮し、製造コストの低
減及び歩留まりの向上に寄与することができる。

【００９５】[実施例２]本実施例では、実施例１で作製
したアクティブマトリクス基板から、アクティブマトリ
クス型液晶表示装置を作製する工程を以下に説明する。
説明には図５を用いる。

【００９６】まず、実施例１に従い、図４の状態のアク
ティブマトリクス基板を得た後、図４のアクティブマト
リクス基板上に配向膜５６７を形成しラビング処理を行
う。

【００９７】一方、対向基板５６９を用意する。対向基
板５６９にはカラーフィルター層５７０、５７１、オー
バーコート層５７３を形成する。カラーフィルター層は
ＴＦＴの上方で赤色のカラーフィルター層５７０と青色
のカラーフィルター層５７１とを重ねて形成し遮光膜を
兼ねる構成とする。実施例１の基板を用いた場合、少な
くともＴＦＴと、接続電極と画素電極との間を遮光する
必要があるため、それらの位置を遮光するように赤色の
カラーフィルタと青色のカラーフィルタを重ねて配置す
ることが好ましい。

【００９８】また、接続電極１６５に合わせて赤色のカ
ラーフィルター層５７０、青色のカラーフィルター層５
７１、緑色のカラーフィルター層５７２とを重ね合わせ
てスペーサを形成する。各色のカラーフィルターはアク
リル樹脂に顔料を混合したもので１〜３μmの厚さで形
成する。これは感光性材料を用い、マスクを用いて所定
のパターンに形成することができる。スペーサの高さは
オーバーコート層の厚さ１〜４μmを考慮することによ
り２〜７μm、好ましくは４〜６μmとすることができ、
この高さによりアクティブマトリクス基板と対向基板と
を貼り合わせた時のギャップを形成する。オーバーコー
ト層は光硬化型または熱硬化型の有機樹脂材料で形成
し、例えば、ポリイミドやアクリル樹脂などを用いる。

【００９９】スペーサの配置は任意に決定すれば良い
が、例えば図５で示すように接続電極上に位置が合うよ
うに対向基板に配置すると良い。また、駆動回路のＴＦ
Ｔ上にその位置を合わせてスペーサを対向基板上に配置
してもよい。このスペーサは駆動回路部の全面に渡って
配置しても良いし、ソース線およびドレイン線を覆うよ
うにして配置しても良い。

【０１００】オーバーコート層５７３を形成した後、対
向電極５７６をパターニング形成し、配向膜５７４を形
成した後ラビング処理を行う。

【０１０１】そして、画素部と駆動回路が形成されたア
クティブマトリクス基板と対向基板とをシール剤５６８
で貼り合わせる。シール剤５６８にはフィラーが混入さ
れていて、このフィラーとスペーサによって均一な間隔
を持って２枚の基板が貼り合わせられる。その後、両基
板の間に液晶材料を注入し、封止剤（図示せず）によっ
て完全に封止する。液晶材料には公知の液晶材料を用い
れば良い。このようにして図５に示すアクティブマトリ
クス型液晶表示装置が完成する。

【０１０２】[実施例３]実施例１では、ゲート配線、島
状のソース配線、容量配線を同時に形成した例を示した
が、本実施例ではマスクを１枚増やしてゲート電極を形
成する工程と、ゲート配線、ソース配線、及び容量配線
を形成する工程とを別々にしてアクティブマトリクス基
板を作製した例を図６及び図７に示す。

【０１０３】実施例１で示すＴＦＴのゲート電極は２層
構造を有している。その第１層目と第２層目とはいずれ
もＴａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕから選ばれた元
素、または前記元素を主成分とする合金材料若しくは化
合物材料で形成している。或いは、第１層目をリン等の
不純物元素をドーピングした多結晶シリコン膜に代表さ
れる半導体膜で形成している。

【０１０４】ゲート電極の第１層目に半導体膜を用いる
場合も同様であるが、Ｔａ、Ｗ、Ｔｉ、Ｍｏから選ばれ
た元素、または前記元素を主成分とする合金材料若しく
は化合物材料は面積抵抗が約１０Ω、またはそれ以上の
値であり、画面サイズが４インチクラスかそれ以上の表
示装置を作製する場合には必ずしも適していない。画面
サイズの大型化に伴って基板上において配線を引回す長
さが必然的に増大し、配線抵抗の影響による信号の遅延
時間の問題を無視することができなくなるためである。
また、配線抵抗を下げる目的で配線の幅を太くすると、
画素部以外の周辺の領域の面積が増大し表示装置の外観
を著しく損ねることになる。

【０１０５】従って、本実施例では、ゲート配線や容量
配線はシート抵抗値を低くするアルミニウム（Ａｌ）や
銅（Ｃｕ）を主成分とする材料で形成する。即ち、本実
施例においては、ゲート配線をゲート電極と別な材料で
形成する。

【０１０６】ゲート配線６０２とゲート電極６０１との
コンタクト部を図６で示すように半導体層の外側に設け
る。Ａｌはエレクトロマイグレーションなどでゲート絶
縁膜中にしみ出すことがあるので、ゲート配線を半導体
層上に設けることは適切でない。このコンタクトはコン
タクトホールを必要とせず、ゲート電極とゲート配線と
を重ね合わせて形成する。

【０１０７】以下に作製工程を簡略に示す。

【０１０８】まず、実施例１に従い、活性化および水素
化処理まで同一の工程を用いる。ただし、実施例１で
は、１３３〜１３７で示した電極および配線を同時に作
製したが、本実施例では各ＴＦＴのゲート電極６０１の
みを形成する。なお、保持容量の一方の電極となる第２
の半導体層６００、６１２には第１の不純物領域と同じ
濃度でｎ型を付与する不純物元素を添加されるようにす
る。

【０１０９】次いで、活性化工程の後、ゲート配線６０
２、６１４、島状のソース配線６０４、６１６、６１
７、容量配線６０３、６１３、駆動回路の配線６０８を
低抵抗の導電性材料で形成する。低抵抗の導電性材料は
ＡｌやＣｕを主成分とするものであり、このような材料
でゲート配線を形成する。本実施例ではＡｌを用いる例
を示し、Ｔｉを０．１〜２重量％含むＡｌ膜を低抵抗導
電層として全面に形成する（図示せず）。厚さは２００
〜４００nm（好ましくは２５０〜３５０nm）で形成す
る。そして、所定のレジストパターンを形成し、エッチ
ング処理して、ゲート配線６０２、６１４、島状のソー
ス配線６０４、６１６、６１７、容量配線６０３、６１
３、駆動回路の配線６０８を形成する。これらの配線の
エッチング処理は、リン酸系のエッチング溶液によるウ
エットエッチングで行うと、下地との選択加工性を保っ
て形成することができる。

【０１１０】次いで、実施例１に従い、第１の層間絶縁
膜、第２の層間絶縁膜を形成する。そして、駆動回路７
０６において島状半導体層のソース領域とコンタクトを
形成するソース配線、ドレイン領域とコンタクトを形成
するドレイン配線を形成する。また、画素部７０７にお
いては、画素電極６０６、６０７、接続電極６０５、６
１５を形成する。（図７）この接続電極６０５により島
状のソース配線６０４は、隣り合う島状のソース配線６
１７及び画素ＴＦＴ７０４と電気的な接続が形成され
る。なお、保持容量７０５、画素電極６０７は隣り合う
画素のものである。また、保持容量７０５の一方の電極
として機能する第２の半導体層６００には第１の不純物
領域と同じ濃度でｎ型を付与する不純物元素が添加され
ており、容量配線６０３とその間の絶縁層（ゲート絶縁
膜と同じ層）とで保持容量を形成している。

【０１１１】以上の様にして、ｎチャネル型ＴＦＴ７０
１、ｐチャネル型ＴＦＴ７０２、ｎチャネル型ＴＦＴ７
０３を有する駆動回路７０６と、画素ＴＦＴ７０４、保
持容量７０５とを有する画素部７０７を同一基板上に形
成することができる。

【０１１２】本実施例で作製するアクティブマトリクス
基板の画素部の上面図は図６であり、図６の点線Ｂ−
Ｂ'で切断した断面図が図７で示すＢ−Ｂ'に対応してい
る。

【０１１３】本実施例によれば、ゲート配線６０２、６
１４、島状のソース配線６０４、６１６、６１７、及び
容量配線６０３、６１３を低抵抗導電材料で形成するこ
とにより、配線抵抗を十分低減でき、実施例２と組み合
わせれば画素部（画面サイズ）が４インチクラス以上の
優れた表示装置を実現することができる。

【０１１４】[実施例４]本実施例では、実施例３とはア
クティブマトリクス基板のＴＦＴ構造が異なる他の例を
図８を用いて説明する。

【０１１５】図８に示すアクティブマトリクス基板は、
第１のｐチャネル型ＴＦＴ８５０と第２のｎチャネル型
ＴＦＴ８５１を有するロジック回路部８５５と第２のｎ
チャネル型ＴＦＴ８５２から成るサンプリング回路部８
５６とを有する駆動回路８５７と、画素ＴＦＴ８５３と
保持容量８５４を有する画素部８５８とが形成されてい
る。駆動回路８５７のロジック回路部８５５のＴＦＴは
シフトレジスタ回路やバッファ回路などを形成し、サン
プリング回路８５６のＴＦＴは基本的にはアナログスイ
ッチで形成する。

【０１１６】これらのＴＦＴは基板８０１に形成した下
地膜８０２上の島状半導体層８０３〜８０６にチャネル
形成領域やソース領域、ドレイン領域及びＬＤＤ領域な
どを設けて形成する。下地膜や島状半導体層は実施例１
と同様にして形成する。ゲート絶縁膜８０８上に形成す
るゲート電極８０９〜８１２は端部がテーパー形状とな
るように形成することに特徴があり、この部分を利用し
てＬＤＤ領域を形成している。このようなテーパー形状
は実施例１と同様に、ＩＣＰエッチング装置を用いたＷ
膜の異方性エッチング技術により形成することができ
る。

【０１１７】テーパー形状の部分を利用して形成される
ＬＤＤ領域はｎチャネル型ＴＦＴの信頼性を向上させる
ために設け、これによりホットキャリア効果によるオン
電流の劣化を防止する。このＬＤＤ領域はイオンドープ
法により当該不純物元素のイオンを電界で加速して、ゲ
ート電極の端部及び該端部の近傍におけるゲート絶縁膜
を通して半導体膜に添加する。

【０１１８】第１のｎチャネル型ＴＦＴ８５１にはチャ
ネル形成領域８３２の外側に第１のＬＤＤ領域８３５、
第２のＬＤＤ領域８３４、ソースまたはドレイン領域８
３３が形成され、第１のＬＤＤ領域８３５はゲート電極
８１０と重なるように形成されている。また、第１のＬ
ＤＤ領域８３５と第２のＬＤＤ領域８３４とに含まれる
ｎ型の不純物元素は、上層のゲート絶縁膜やゲート電極
の膜厚の差により第２のＬＤＤ領域８３４の方が高くな
っている。第２のｎチャネル型ＴＦＴ８５２も同様な構
成とし、チャネル形成領域８３６、ゲート電極と重なる
第１のＬＤＤ領域８３９、第２のＬＤＤ領域８３８、ソ
ースまたはドレイン領域８３７から成っている。一方、
ｐチャネル型ＴＦＴ８５０はシングルドレインの構造で
あり、チャネル形成領域８２８の外側にｐ型不純物が添
加された不純物領域８２９〜８３１が形成されている。

【０１１９】画素部８５８において、ｎチャネル型ＴＦ
Ｔで形成される画素ＴＦＴはオフ電流の低減を目的とし
てマルチゲート構造で形成され、チャネル形成領域８４
０の外側にゲート電極と重なる第１のＬＤＤ領域８４
３、第２のＬＤＤ領域８４２、ソースまたはドレイン領
域８４１が設けられている。また、保持容量８５４は島
状半導体層８０７とゲート絶縁膜８０８と同じ層で形成
される絶縁層と容量配線８１５とから形成されている。
島状半導体層８０７にはｎ型不純物が添加されていて、
抵抗率が低いことにより容量配線に印加する電圧を低く
抑えることができる。

【０１２０】層間絶縁膜は酸化シリコン、窒化シリコ
ン、または酸化窒化シリコンなどの無機材料から成り、
５０〜５００nmの厚さの第１の層間絶縁膜８１６と、ポ
リイミド、アクリル、ポリイミドアミド、ＢＣＢ（ベン
ゾシクロブテン）などの有機絶縁物材料から成る第２の
層間絶縁膜８１７とで形成する。このように、第２の層
間絶縁膜を有機絶縁物材料で形成することにより、表面
を良好に平坦化させることができる。また、有機樹脂材
料は一般に誘電率が低いので、寄生容量を低減するでき
る。しかし、吸湿性があり保護膜としては適さないの
で、第１の層間絶縁膜８１６と組み合わせて形成するこ
とが好ましい。

【０１２１】その後、所定のパターンのレジストマスク
を形成し、それぞれの島状半導体層に形成されたソース
領域またはドレイン領域に達するコンタクトホールを形
成する。コンタクトホールの形成はドライエッチング法
により行う。この場合、エッチングガスにＣＦ₄、Ｏ₂、
Ｈｅの混合ガスを用い有機樹脂材料から成る層間絶縁膜
をまずエッチングし、その後、続いてエッチングガスを
ＣＦ₄、Ｏ₂として保護絶縁膜１４６をエッチングする。
さらに、島状半導体層との選択比を高めるために、エッ
チングガスをＣＨＦ₃に切り替えてゲート絶縁膜をエッ
チングすることにより、良好にコンタクトホールを形成
することができる。

【０１２２】そして、導電性の金属膜をスパッタ法や真
空蒸着法で形成し、レジストマスクパターンを形成し、
エッチングによってソース及びドレイン配線８１８〜８
２３と、画素電極８２６、８２７、接続電極８２５を形
成する。このようにして図１で示すような画素構成の画
素部を有するアクティブマトリクス基板を形成すること
ができる。また、本実施例のアクティブマトリクス基板
を用いても、実施例２で示すアクティブマトリクス型の
液晶表示装置を作製することができる。

【０１２３】[実施例５]本実施例では、実施例３とはア
クティブマトリクス基板のＴＦＴ構造が異なる他の例を
図９を用いて説明する。

【０１２４】図９で示すアクティブマトリクス基板は、
第１のｐチャネル型ＴＦＴ９５０と第２のｎチャネル型
ＴＦＴ９５１を有するロジック回路部９５５と第２のｎ
チャネル型ＴＦＴ９５２から成るサンプリング回路部９
５６とを有する駆動回路９５７と、画素ＴＦＴ９５３と
保持容量９５４を有する画素部９５８とが形成されてい
る。駆動回路９５７のロジック回路部９５５のＴＦＴは
シフトレジスタ回路やバッファ回路などを形成し、サン
プリング回路９５６のＴＦＴは基本的にはアナログスイ
ッチで形成する。

【０１２５】本実施例で示すアクティブマトリクス基板
は、まず、基板９０１上に下地膜９０２を酸化シリコン
膜、酸化窒化シリコン膜などで５０〜２００nmの厚さに
形成する。その後、レーザー結晶化法や熱結晶化法で作
製した結晶質半導体膜から島状半導体層９０３〜９０７
を形成する。その上にゲート絶縁膜９０８を形成する。
そして、ｎチャネル型ＴＦＴを形成する島状半導体層９
０４、９０５と保持容量を形成する島状半導体層９０７
に１×１０¹⁶〜１×１０¹⁹/cm³の濃度でリン（Ｐ）に代
表されるｎ型を付与する不純物元素を選択的に添加す
る。

【０１２６】そして、ＷまたはＴａを成分とする材料で
ゲート電極９０９〜９１２、ゲート配線９１４、容量配
線９１５、及びソース配線９１３を形成する。ゲート配
線、容量配線、ソース配線は実施例３のようにＡｌ等の
抵抗率の低い材料で別途形成しても良い。そして、島状
半導体層９０３〜９０７ゲート電極９０９〜９１２及び
容量配線９１５の外側の領域に１×１０¹⁹〜１×１０²¹
/cm³の濃度でリン（Ｐ）に代表されるｎ型を付与する不
純物元素を選択的に添加する。こうして第１のｎチャネ
ル型ＴＦＴ９５１、第２のｎチャネル型ＴＦＴ９５２に
は、それぞれチャネル形成領域９３１、９３４、ＬＤＤ
領域９３３、９３６、ソースまたはドレイン領域９３
２、９３５が形成される。画素ＴＦＴ９５３のＬＤＤ領
域９３９はゲート電極９１２を用いて自己整合的に形成
するものでチャネル形成領域９３７の外側に形成され、
ソースまたはドレイン領域９３８は。第１及び第２のｎ
チャネル型ＴＦＴと同様にして形成されている。

【０１２７】層間絶縁膜は実施例３と同様に、酸化シリ
コン、窒化シリコン、または酸化窒化シリコンなどの無
機材料から成る第１の層間絶縁膜９１６と、ポリイミ
ド、アクリル、ポリイミドアミド、ＢＣＢ（ベンゾシク
ロブテン）などの有機絶縁物材料から成る第２の層間絶
縁膜９１７とで形成する。その後、所定のパターンのレ
ジストマスクを形成し、それぞれの島状半導体層に形成
されたソース領域またはドレイン領域に達するコンタク
トホールを形成する。そして、導電性の金属膜をスパッ
タ法や真空蒸着法で形成しソース配線及びドレイン配線
９１８〜９２３と、画素電極９２６、９２７、接続電極
９２５を形成する。このようにして図１で示すような画
素構造構成の画素部を有するアクティブマトリクス基板
を形成することができる。また、本実施例のアクティブ
マトリクス基板を用いても、実施例２で示すアクティブ
マトリクス型の液晶表示装置を作製することができる。

【０１２８】ロジック回路９５５の第１のｎチャネル型
ＴＦＴ９５１はドレイン側にゲート電極と重なるＧＯＬ
Ｄ領域が形成された構造としてある。このＧＯＬＤ領域
によりドレイン領域近傍に発生する高電界領域を緩和し
て、ホットキャリアの発生を防ぎ、このＴＦＴの劣化を
防止することができる。このような構造のｎチャネル型
ＴＦＴはバッファ回路やシフトレジスタ回路に適してい
る。一方、サンプリング回路９５６の第２のｎチャネル
型ＴＦＴ９５２はＧＯＬＤ領域とＬＤＤ領域をソース側
及びドレイン側に設けた構造であり、極性反転して動作
するアナログスイッチにおいてホットキャリアによる劣
化を防ぎ、さらにオフ電流を低減することを目的とした
構造となっている。画素ＴＦＴ９５３はＬＤＤ構造を有
し、マルチゲートで形成され、オフ電流の低減を目的と
した構造となっている。一方、ｐチャネル型ＴＦＴはシ
ングルドレイン構造で形成され、チャネル形成領域９２
８の外側にｐ型の不純物元素が添加された不純物領域９
２９、９３０を形成する。

【０１２９】このように、図９で示すアクティブマトリ
クス基板は、画素部及び駆動回路が要求する仕様に応じ
て各回路を構成するＴＦＴを最適化し、各回路の動作特
性と信頼性を向上させることを特に考慮した構成となっ
ている。

【０１３０】[実施例６]本実施例では、アクティブマト
リクス基板の画素構造が異なる他の例を図１０、図１１
を用いて説明する。

【０１３１】本実施例は、実施例１とはマスクパターン
のみを変更することによって、図１０、図１１に示す画
素構造を有するアクティブマトリクス基板を得ることが
できる。

【０１３２】なお、本実施例の作製工程は、実施例１と
ほぼ同一である。

【０１３３】実施例１に従い、図２（Ａ）の状態まで形
成する。次いで、実施例１のマスクを変更し、ゲート電
極１００１、容量電極１００８、及びソース配線１００
４をパターニング形成する。

【０１３４】以降の工程は実施例１に従い、図３（Ａ）
の状態までの処理を行う。次いで、実施例１のマスクを
変更し、駆動回路のｐチャネル型ＴＦＴだけでなく、保
持容量の一方の電極となる半導体層にもｐ型を付与する
不純物元素の添加を行う。

【０１３５】次いで、実施例１に従い、活性化、第１層
間絶縁膜及び第２層間絶縁膜の形成を行う。次いで、実
施例１のマスクを変更し、各コンタクトホールの形成を
行う。次いで、実施例１のマスクを変更し、接続電極１
００５、ゲート配線１００２、１０１２、及び画素電極
１００６、１００７をパターニング形成する。

【０１３６】こうして、図１０に示した画素構造が得ら
れる。図１０におけるゲート配線は、列方向に配置され
た島状のゲート電極１００１と島状の容量電極１００８
が接続したものを指している。また、図１０中の点線Ｃ
−Ｃ’で切断した断面図が図１１中の点線Ｃ−Ｃ’に相
当している。また、図１０中の点線Ｄ−Ｄ’で切断した
断面図が図１１中の点線Ｄ−Ｄ’に相当している。

【０１３７】本実施例は、図１０及び図１１に示したよ
うに、島状のゲート電極１００１が、ソース配線１００
４及び容量電極１００８と同時にゲート絶縁膜上に接し
て形成されたものである。また、ゲート配線１００２、
１０１２は、画素電極１００６、１００７、接続電極１
００５と同様に層間絶縁膜上に形成されたものである。

【０１３８】このような構成とすることによって、各画
素間は、主に画素電極１００６の端部をソース配線１０
０４と重ねることにより遮光することができる。

【０１３９】また、画素電極１００６の保持容量は、第
２の半導体層を覆う絶縁膜を誘電体とし、画素電極１０
０６と接続された第２の半導体層と、ゲート配線１０１
２と接続された容量電極１００８とで形成している。本
実施例は、実施例１のような容量配線を設ける必要がな
く、開口率を上げることができるので、画素サイズの小
さいパネルに特に有効である。

【０１４０】また、このような保持容量を形成する場合
においては、第２の半導体層にｐ型を付与する不純物元
素を添加することが好ましい。

【０１４１】なお、本実施例は実施例２と組み合わせる
ことが可能である。

【０１４２】[実施例７]実施例２を用いて得られたアク
ティブマトリクス型液晶表示装置（図５）の構成を図１
２の上面図を用いて説明する。なお、図５と対応する部
分には同じ符号を用いた。

【０１４３】図１２（Ａ）で示す上面図は、画素部、駆
動回路、ＦＰＣ（フレキシブルプリント配線板：Flexib
le Printed Circuit）を貼り付ける外部入力端子１１０
３、外部入力端子と各回路の入力部までを接続する配線
１１０４などが形成されたアクティブマトリクス基板１
１０１と、カラーフィルタなどが形成された対向基板１
１０２とがシール材５６８を間に挟んで貼り合わされて
いる。

【０１４４】ゲート配線側駆動回路１１０５とソース配
線側駆動回路１１０６の上面には対向基板側に赤色カラ
ーフィルターまたは赤色と青色のカラーフィルタを積層
させた遮光膜１１０７が形成されている。また、画素部
４０７上の対向基板側に形成されたカラーフィルター１
１０８は赤色（Ｒ）、緑色（Ｇ）、青色（Ｂ）の各色の
カラーフィルター層が各画素に対応して設けられてい
る。実際の表示に際しては、赤色（Ｒ）のカラーフィル
タ、緑色（Ｇ）のカラーフィルタ、青色（Ｂ）のカラー
フィルタの３色でカラー表示を形成するが、これら各色
のカラーフィルターの配列は任意なものとする。

【０１４５】図１３は図１２（Ａ）で示す外部入力端子
１１０３のＦ−Ｆ'線に対する断面図を示している。外
部入力端子はアクティブマトリクス基板側に形成され、
層間容量や配線抵抗を低減し、断線による不良を防止す
るために画素電極と同じ層で形成される配線１１０９に
よって層間絶縁膜１１１０を間に挟んでゲート配線と同
じ層で形成される配線１１１１と接続する。

【０１４６】また、外部入力端子にはベースフィルム１
１１２と配線１１１３から成るＦＰＣが異方性導電性樹
脂１１１４で貼り合わされている。さらに補強板１１１
５で機械的強度を高めている。

【０１４７】図１３（Ｂ）はその詳細図を示し、図１３
（Ａ）で示す外部入力端子の断面図を示している。アク
ティブマトリクス基板側に設けられる外部入力端子がゲ
ート配線と同じ層で形成される配線１１１１と、画素電
極と同じ層で形成される配線１１０９とから形成されて
いる。勿論、これは端子部の構成を示す一例であり、ど
ちらか一方の配線のみで形成しても良い。例えば、ゲー
ト配線と同じ層で形成される配線１１１１で形成する場
合にはその上に形成されている層間絶縁膜を除去する必
要がある。画素電極と同じ層で形成される配線１１０９
は、実施例１で示す構成に従えば、Ｔｉ膜１１０９ａ、
Ａｌ膜１１０９ｂ、Ｓｎ膜１１０９ｃの３層構造で形成
されている。ＦＰＣはベースフィルム１１１２と配線１
１１３から形成され、この配線１１１３と画素電極と同
じ層で形成される配線１１０９とは、熱硬化型の接着剤
１１１４とその中に分散している導電性粒子１１１６と
から成る異方性導電性接着剤で貼り合わされ、電気的な
接続構造を形成している。

【０１４８】一方、図１２（Ｂ）は図１２（Ａ）で示す
外部入力端子１１０３のＥ−Ｅ'線に対する断面図を示
している。導電性粒子１１１６の外径は配線１１０９の
ピッチよりも小さので、接着剤１１１４中に分散する量
を適当なものとすると隣接する配線と短絡することなく
対応するＦＰＣ側の配線と電気的な接続を形成すること
ができる。

【０１４９】以上のようにして作製されるアクティブマ
トリクス型の液晶表示装置は各種電子機器の表示部とし
て用いることができる。

【０１５０】なお、本実施例は、実施例３乃至６のいず
れか一と自由に組み合わせることが可能である。

【０１５１】［実施例８］本実施例では、実施例１で示
したアクティブマトリクス基板のＴＦＴの半導体層を形
成する結晶質半導体層の他の作製方法について示す。本
実施例では特開平７−１３０６５２号公報で開示されて
いる触媒元素を用いる結晶化法を適用することもでき
る。以下に、その場合の例を説明する。

【０１５２】実施例１と同様にして、ガラス基板上に下
地膜、非晶質半導体層を２５〜８０nmの厚さで形成す
る。例えば、非晶質シリコン膜を５５nmの厚さで形成す
る。そして、重量換算で１０ｐｐｍの触媒元素を含む水
溶液をスピンコート法で塗布して触媒元素を含有する層
を形成する。触媒元素にはニッケル（Ｎｉ）、ゲルマニ
ウム（Ｇｅ）、鉄（Ｆｅ）、パラジウム（Ｐｄ）、スズ
（Ｓｎ）、鉛（Ｐｂ）、コバルト（Ｃｏ）、白金（Ｐ
ｔ）、銅（Ｃｕ）、金（Ａｕ）などである。この触媒元
素を含有する層１７０は、スピンコート法の他にスパッ
タ法や真空蒸着法によって上記触媒元素の層を１〜５nm
の厚さに形成しても良い。

【０１５３】そして、結晶化の工程では、まず４００〜
５００℃で１時間程度の熱処理を行い、非晶質シリコン
膜の含有水素量を５atom％以下にする。そして、ファー
ネスアニール炉を用い、窒素雰囲気中で５５０〜６００
℃で１〜８時間の熱アニールを行う。以上の工程により
結晶質シリコン膜から成る結晶質半導体層を得ることが
できる。

【０１５４】このうようにして作製された結晶質半導体
層から島状半導体層を作製すれば、実施例１と同様にし
てアクティブマトリクス基板を完成させることができ
る。しかし、結晶化の工程においてシリコンの結晶化を
助長する触媒元素を使用した場合、島状半導体層中には
微量（１×１０¹⁷〜１×１０¹⁹atoms/cm³程度）の触媒
元素が残留する。勿論、そのような状態でもＴＦＴを完
成させることが可能であるが、残留する触媒元素を少な
くともチャネル形成領域から除去する方がより好ましか
った。この触媒元素を除去する手段の一つにリン（Ｐ）
によるゲッタリング作用を利用する手段がある。

【０１５５】この目的におけるリン（Ｐ）によるゲッタ
リング処理は、図３（Ｃ）で説明した活性化工程で同時
に行うことができる。ゲッタリングに必要なリン（Ｐ）
の濃度は高濃度ｎ型不純物領域の不純物濃度と同程度で
よく、活性化工程の熱アニールにより、ｎチャネル型Ｔ
ＦＴおよびｐチャネル型ＴＦＴのチャネル形成領域から
触媒元素をその濃度でリン（Ｐ）を含有する不純物領域
へ偏析させることができる。その結果その不純物領域に
は１×１０¹⁷〜１×１０¹⁹atoms/cm³程度の触媒元素が
偏析した。このようにして作製したＴＦＴはオフ電流値
が下がり、結晶性が良いことから高い電界効果移動度が
得られ、良好な特性を達成することができる。

【０１５６】なお、本実施例は、実施例１乃至７のいず
れか一と自由に組み合わせることが可能である。

【０１５７】[実施例９]本発明を実施して形成されたＣ
ＭＯＳ回路や画素部は様々な電気光学装置（アクティブ
マトリクス型液晶ディスプレイ、アクティブマトリクス
型ＥＣディスプレイ）に用いることができる。即ち、そ
れら電気光学装置を表示部に組み込んだ電子機器全てに
本発明を実施できる。

【０１５８】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、カーナビゲーション、カーステレオ、
パーソナルコンピュータ、携帯情報端末（モバイルコン
ピュータ、携帯電話または電子書籍等）などが挙げられ
る。それらの一例を図１４及び図１５に示す。

【０１５９】図１４（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示部２０
０３、キーボード２００４等を含む。本発明を画像入力
部２００２、表示部２００３やその他の駆動回路に適用
することができる。

【０１６０】図１４（Ｂ）はビデオカメラであり、本体
２１０１、表示部２１０２、音声入力部２１０３、操作
スイッチ２１０４、バッテリー２１０５、受像部２１０
６等を含む。本発明を表示部２１０２やその他の駆動回
路に適用することができる。

【０１６１】図１４（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示部２２０５等を含む。本発明は表示部２２０５やその
他の駆動回路に適用できる。

【０１６２】図１４（Ｄ）は頭部取り付け型のディスプ
レイの一部（右片側）であり、本体２３０１、信号ケー
ブル２３０２、頭部固定バンド２３０３、表示部２３０
４、光学系２３０５、表示装置２３０６等を含む。本発
明は表示装置２３０６に用いることができる。

【０１６３】図１４（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示部２４０２、スピーカ部２４０
３、記録媒体２４０４、操作スイッチ２４０５等を含
む。なお、このプレーヤーは記録媒体としてＤＶＤ（Ｄ
ｉｇｔｉａｌＶｅｒｓａｔｉｌｅＤｉｓｃ）、ＣＤ
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネッ
トを行うことができる。本発明は表示部２４０２やその
他の駆動回路に適用することができる。

【０１６４】図１４（Ｆ）はデジタルカメラであり、本
体２５０１、表示部２５０２、接眼部２５０３、操作ス
イッチ２５０４、受像部（図示しない）等を含む。本発
明を表示部２５０２やその他の駆動回路に適用すること
ができる。

【０１６５】図１５（Ａ）は携帯電話であり、本体２９
０１、音声出力部２９０２、音声入力部２９０３、表示
部２９０４、操作スイッチ２９０５、アンテナ２９０６
等を含む。本発明を表示部２９０４やその他の駆動回路
に適用することができる。

【０１６６】図１５（Ｂ）は携帯書籍（電子書籍）であ
り、本体３００１、表示部３００２、３００３、記憶媒
体３００４、操作スイッチ３００５、アンテナ３００６
等を含む。本発明は表示部３００２、３００３やその他
の駆動回路に適用することができる。

【０１６７】図１５（Ｃ）はディスプレイであり、本体
３１０１、支持台３１０２、表示部３１０３等を含む。
本発明は表示部３１０３に適用することができる。本発
明のディスプレイは特に大画面化した場合において有利
であり、対角１０インチ以上（特に３０インチ以上）の
ディスプレイには有利である。

【０１６８】以上の様に、本発明の適用範囲は極めて広
く、あらゆる分野の電子機器に適用することが可能であ
る。また、本実施例の電子機器は実施例１〜８のどのよ
うな組み合わせからなる構成を用いても実現することが
できる。

【０１６９】[実施例１０]実施例１では、第１の形状の
導電層を形成する第１のエッチング処理を１回のエッチ
ング条件で行ったが、絶縁膜の膜減り及び形状の均一性
を向上させるため、複数回のエッチング条件で行っても
よい。本実施例では第１のエッチング処理を２回のエッ
チング条件で第１の形状の導電層を形成する例を示す。

【０１７０】また、本発明は、ゲート電極の両側にテー
パー形状が形成され、チャネル形成領域の両側にＬＤＤ
領域が形成されるが、本実施例は、作製工程におけるゲ
ート電極近傍の片側の断面拡大図を示す図１６を用いて
説明する。なお、簡略化のため、下地膜と基板は図示し
ていない。

【０１７１】まず、実施例１に従って、図２（Ａ）と同
じ状態を得る。ただし、実施例１では第１の導電膜とし
てＴａを用いたが、本実施例では第１の導電膜として非
常に耐熱性の高いＴａＮを用いた。第１の導電膜は、膜
厚２０〜１００ｎｍとし、第２の導電膜は、膜厚１００
〜４００ｎｍとすればよく、本実施例では、膜厚３０ｎ
ｍのＴａＮからなる第１の導電膜と膜厚３７０ｎｍのＷ
からなる第２の導電膜を積層形成した。

【０１７２】次いで、レジストからなる第１の形状のマ
スク１２０５ａを形成し、ＩＣＰ法によりエッチングを
行って第１の形状の第２の導電層１２０４ａを形成す
る。ここでは、ＴａＮと選択比が高いエッチングガスと
してＣＦ₄とＣｌ₂とＯ₂からなる混合ガスを用いたた
め、図１６（Ａ）に示した状態を得ることができる。表
１に様々なエッチング条件と第２の導電層（Ｗ）のエッ
チングレート、第１の導電層（ＴａＮ）のエッチングレ
ート、または第２の導電層（Ｗ）のテーパー角との関係
を示す。

【０１７３】

【表１】

【０１７４】なお、本明細書においてテーパー角とは、
図１６（Ａ）の右上図に示したように、水平面と材料層
の側面とがなす角を指している。

【０１７５】また、水平面と第２の導電層（Ｗ）の側面
とがなす角（テーパー角α１）は、第１のエッチング条
件を、例えば表１中の条件４〜１５のいずれか一に設定
することで１９度〜７０度の範囲で自由に設定すること
ができる。なお、エッチング時間は実施者が適宜設定す
ればよい。

【０１７６】また、図１６（Ａ）において、１２０１は
半導体層、１２０２は絶縁膜、１２０３は第１の導電膜
である。

【０１７７】次いで、マスク１２０５ａをそのままにし
た状態で、第２のエッチング条件とし、エッチングを行
って、第１の形状の第１の導電層１２０３ａを形成す
る。なお、第２のエッチング条件でのエッチングの際、
絶縁膜１２０２も若干エッチングされて第１の形状の絶
縁膜１２０２ａとなる。ここでは、第２のエッチング条
件のエッチングガスとしてＣＦ₄とＣｌ₂からなる混合ガ
スを用いた。第２のエッチング条件として、例えば、表
１の条件１〜３のいずれか一を用いればよい。このよう
に第１のエッチング処理を２回のエッチング条件で行う
ことによって、絶縁膜１２０２の膜減りを抑えることが
できる。

【０１７８】次いで、第１のドーピング処理を行う。半
導体に一導電型を付与する不純物元素、ここでは、ｎ型
を付与するリンをイオンドーピング法を用い、第１の形
状の第１の導電層１２０３ａ及び第１の形状の第２の導
電層１２０４ａをマスクとして半導体層１２０１に添加
する。（図１６（Ｂ））なお、図１６（Ｂ）では、第２
のエッチング条件のエッチングを行った際、第１の形状
の第２の導電層１２０４ａも若干、エッチングされるが
微小であるため図１６（Ａ）と同一形状として図示し
た。

【０１７９】次いで、マスク１２０５ａをそのままにし
た状態で、第２のエッチング処理を行い、図１６（Ｃ）
に示した状態を得る。本実施例では、第２のエッチング
処理として、ＣＦ₄とＣｌ₂からなる混合ガスを用いた第
１のエッチング条件でエッチングを行った後、さらにＣ
Ｆ₄とＣｌ₂とＯ₂からなる混合ガスを用いた第２のエッ
チング条件でエッチングを行った。これらのエッチング
条件は、表１中のいずれか一条件を用い、エッチング時
間を適宜設定すればよい。また、各導電層のチャネル長
方向の幅もエッチング条件によって自由に設定すること
ができる。この第２のエッチング処理によって、第２の
形状のマスク１２０５ｂ、第２の形状の第１の導電層１
２０３ｂ、第２の形状の第２の導電層１２０４ｂ、及び
第２の形状の絶縁膜１２０２ｂが形成される。

【０１８０】第２の形状の第２の導電層１２０４ｂは、
テーパー角α１よりも大きいテーパー角α２を形成し、
第２の形状の第１の導電層１２０３ｂは非常に小さいテ
ーパー角βを形成する。なお、この第２の形状の第１の
導電層１２０３ｂは、チャネル形成領域への外光の侵入
によるＴＦＴ特性の劣化を防ぐことができる。本実施例
のように、光の大部分は画素電極で反射されるものの、
画素電極間の隙間に照射された光が半導体層にも照射さ
れる恐れのある反射型である場合に、特に有効である。
また、第２の形状の絶縁膜においてもテーパー角γが部
分的に形成される。

【０１８１】次いで、マスク１２０５ｂを除去した後、
第２のドーピング処理を行う。（図１６（Ｄ））第２の
ドーピング処理は、第１のドーピング処理よりも低濃度
のドーピングを行う。ここでは、ｎ型を付与するリンを
イオンドーピング法を用い、第２の形状の第２の導電層
１２０４ｂをマスクとして半導体層１２０１に添加す
る。

【０１８２】この第２のドーピング処理により不純物領
域１２０１ａ〜１２０１ｃが形成される。また、絶縁膜
及び第１の導電層を挟んで第２の導電層と重なる半導体
層は、チャネル形成領域となる。なお、図示しないが、
チャネル形成領域を挟んで両側に不純物領域１２０１ａ
〜１２０１ｃが左右対称に形成される。

【０１８３】また、ドーピングにおいて、半導体層上に
位置する材料層の膜厚が厚くなればなるほどイオンの注
入される深さが浅くなる。従って、絶縁膜を挟んで第１
の導電層と重なる不純物領域１２０１ｃ、即ち第３の不
純物領域（ＧＯＬＤ領域）は、テーパー角βの側面を有
するテーパー形状の部分の影響を受けて、半導体層中に
添加される不純物元素の濃度が変化する。膜厚が厚くな
ればなるほど不純物濃度が低減し、薄くなればなるほど
不純物濃度が増加する。

【０１８４】また、同様に不純物領域１２０１ｂ、即ち
第２の不純物領域（ＬＤＤ領域）は、第２の形状の絶縁
膜１２０２ｂの膜厚による影響を受け、半導体層中に添
加される不純物元素の濃度が変化する。即ち、テーパー
角γの側面を有するテーパー形状となっている部分やそ
の他のテーパー形状となっている部分の膜厚による影響
を受け、半導体層中に添加される不純物元素の濃度が変
化する。なお、第１の導電層と重なっていない不純物領
域１２０１ｂは、不純物領域１２０１ｃより濃度が高
い。また、チャネル長方向における不純物領域１２０１
ｂの幅は、不純物領域１２０１ｃと同程度、もしくは不
純物領域１２０１ｃより広い。

【０１８５】また、不純物領域１２０１ａ、即ち第１の
不純物領域は、第１のドーピング処理により添加された
不純物濃度に加え、さらに第２のドーピング処理により
添加されて高濃度不純物領域となり、ソース領域または
ドレイン領域として機能する。

【０１８６】以降の工程は、実施例１の図３（Ｂ）以降
の工程に従ってアクティブマトリクス基板を作製すれば
よい。

【０１８７】上記方法により画素部のＴＦＴ及び駆動回
路のＴＦＴが形成される。

【０１８８】また、本実施例は、実施例１〜３、６〜９
のいずれか一と自由に組み合わせることができる。

【０１８９】また、本実施例のエッチングガス用ガス
（ＣＦ₄とＣｌ₂の混合ガス）に代えてＳＦ₆とＣｌ₂の混
合ガスを用いた場合、あるいはＣＦ₄とＣｌ₂とＯ₂の混
合ガスに代えてＳＦ₆とＣｌ₂とＯ₂の混合ガスを用いた
場合、絶縁膜１２０２との選択比が非常に高いのでさら
に膜減りを抑えることができる。

【０１９０】

【発明の効果】本発明によりマスク数及び工程数を増加
させることなく、高い開口率を実現した画素構造を有す
る反射型表示装置を実現することができる。

【図面の簡単な説明】

【図１】本発明の画素部上面図を示す図。（実施例
１）

【図２】アクティブマトリクス基板の作製工程を示
す図。（実施例１）

【図３】アクティブマトリクス基板の作製工程を示
す図。（実施例１）

【図４】アクティブマトリクス基板の作製工程を示
す図。（実施例１）

【図５】アクティブマトリクス型液晶表示装置の断
面構造図を示す図。（実施例２）

【図６】本発明の画素部上面図を示す図。（実施例
３）

【図７】アクティブマトリクス基板の断面図を示す
図。（実施例３）

【図８】アクティブマトリクス基板の断面図を示す
図。（実施例４）

【図９】アクティブマトリクス基板の断面図を示す
図。（実施例５）

【図１０】本発明の画素部上面図を示す図。（実施例
６）

【図１１】本発明の画素部断面図を示す図。（実施例
６）

【図１２】アクティブマトリクス型液晶表示装置の上
面図および断面図を示す図。（実施例７）

【図１３】アクティブマトリクス型液晶表示装置の断
面図を示す図。（実施例７）

【図１４】電子機器の一例を示す図。（実施例９）

【図１５】電子機器の一例を示す図。（実施例９）

【図１６】アクティブマトリクス基板の作製工程の断
面拡大図を示す図。

Claims

【特許請求の範囲】

【請求項１】絶縁表面上に第１の半導体層及び第２の半
導体層と、前記第１の半導体層及び第２の半導体層上に第１絶縁膜
と、前記第１絶縁膜上に前記第１の半導体層と重なるゲート
配線と、前記第２の半導体層の上方に位置する前記第１絶縁膜上
に容量配線と、前記第１の絶縁膜上に島状のソース配線と、前記ゲート配線、前記容量配線、及び前記島状のソース
配線とを覆う第２絶縁膜と、前記第２絶縁膜上に前記島状のソース配線及び前記第１
の半導体層と接続された接続電極と、前記第２絶縁膜上に前記第１の半導体層と接続された画
素電極とを有し、前記画素電極は、前記第２絶縁膜を間に挟んで前記島状
のソース配線と重なっていることを特徴とする半導体装
置。
【請求項２】請求項１において、前記島状のソース配線
は、画素毎に複数配置されており、前記島状のソース配
線は、それぞれ前記接続電極によって接続されているこ
とを特徴とする半導体装置。
【請求項３】請求項１または請求項２において、前記画
素電極は、前記第２絶縁膜を間に挟んで前記ゲート配線
と重なっていることを特徴とする半導体装置。
【請求項４】第１の基板と、第２の基板と、前記第１の
基板と前記第２の基板とが貼り合わされた基板間に液晶
を保持している半導体装置であって、前記第１の基板上には薄膜トランジスタを有する画素部
及び駆動回路とが設けられ、前記画素部は、半導体層と、該半導体層を覆う第１絶縁
膜と、該第１絶縁膜上に配線と、前記配線を覆う第２絶
縁膜と、該第２絶縁膜上に電極とを有し、前記第２の基板上には、前記画素部の各画素に対応した
赤色、青色、及び緑色のカラーフィルタとを有し、第２の基板上の前記赤色のカラーフィルタと前記青色の
カラーフィルタとの積層膜は、第１の基板上の前記薄膜
トランジスタと重なる遮光膜となることを特徴とする半
導体装置。
【請求項５】請求項４において、前記配線は、ゲート配
線、島状のソース配線、及び容量配線であることを特徴
とする半導体装置。
【請求項６】請求項５において、前記第１絶縁膜を間に
挟んで前記容量配線と前記半導体層とが重なっている領
域には、前記第１絶縁膜を誘電体とする保持容量が形成
されることを特徴とする半導体装置。
【請求項７】請求項４乃至６のいずれか一において、前
記電極は、前記半導体層に接続された画素電極と、前記
島状のソース配線に接続された接続電極であることを特
徴とする半導体装置。
【請求項８】請求項４乃至７のいずれか一において、前
記第１の基板と前記第２の基板との間隔は、前記赤色カ
ラーフィルタと前記青色カラーフィルタと前記緑のカラ
ーフィルタとの積層膜からなるスペーサで保持されてい
ることを特徴とする半導体装置。
【請求項９】絶縁表面上に第１の半導体層及び第２の半
導体層と、前記第１の半導体層及び第２の半導体層上に第１絶縁膜
と、前記第１絶縁膜上に前記第１の半導体層と重なる第１の
電極と、前記第１絶縁膜上に前記第２の半導体層と重なる第２の
電極と、前記第１絶縁膜上にソース配線と、前記第１電極と及び前記ソース配線とを覆う第２絶縁膜
と、前記第２絶縁膜上に第１の電極に接続されたゲート配線
と、前記ソース配線及び前記第１の半導体層と接続され
た接続電極と、前記第２絶縁膜上に前記第１の半導体層と接続された画
素電極とを有し、前記画素電極は、前記第２絶縁膜を間に挟んで前記ソー
ス配線と重なっていることを特徴とする半導体装置。
【請求項１０】請求項９において、前記第１の半導体層
と重なる第１の電極は、ゲート電極であることを特徴と
する半導体装置。
【請求項１１】請求項９または請求項１０において、前
記第１絶縁膜を誘電体として、前記画素電極に接続され
た前記第２の半導体層と、隣りあう画素のゲート配線と
接続された前記第２の電極とで保持容量を形成している
ことを特徴とする半導体装置。
【請求項１２】請求項９乃至１１のいずれか一におい
て、前記第１の半導体層は、半導体に一導電型を付与す
る不純物元素を含んでおり、前記第２の半導体層は、前
記一導電型とは逆の導電型を半導体に付与する不純物元
素を含んでいることを特徴とする半導体装置。
【請求項１３】請求項１乃至１２のいずれか一におい
て、前記ゲート配線は、一導電型を付与する不純物元素
がドープされたｐｏｌｙ−Ｓｉ、Ｗ、ＷＳｉ_X、Ａｌ、
Ｃｕ、Ｔａ、Ｃｒ、またはＭｏから選ばれた元素を主成
分とする膜またはそれらの積層膜からなることを特徴と
する半導体装置。
【請求項１４】請求項１乃至１３のいずれか一におい
て、前記第２絶縁膜は、シリコンを主成分とする第１の
絶縁層と、有機樹脂材料から成る第２の絶縁層とからな
ることを特徴とする半導体装置。
【請求項１５】絶縁表面上に形成された半導体層と、該
半導体層上に形成された絶縁膜と、該絶縁膜上に形成さ
れたゲート電極とを含むＴＦＴを備えた半導体装置にお
いて、前記ゲート電極は、端部がテーパー形状である第１の導
電層を下層とし、前記第１の導電層より狭い幅を有する
第２の導電層を上層とし、前記半導体層は、前記絶縁膜を間に挟んで前記第２の導
電層と重なるチャネル形成領域と、該チャネル形成領域
と接して形成された第３の不純物領域と、該第３の不純
物領域と接して形成された第２の不純物領域と、該第２
の不純物領域と接して形成された第１の不純物領域とを
含むことを特徴とする半導体装置。
【請求項１６】請求項１５において、前記第３の不純物
領域は、前記絶縁膜を間に挟んで前記第１の導電層と重
なることを特徴とする半導体装置。
【請求項１７】請求項１５または請求項１６において、
前記第１の不純物領域は、ソース領域またはドレイン領
域であることを特徴とする半導体装置。
【請求項１８】請求項１５乃至１７のいずれか一におい
て、前記絶縁膜のうち、前記第２の不純物領域と重なる
領域はテーパー形状である部分を含むことを特徴とする
半導体装置。
【請求項１９】請求項１５乃至１８のいずれか一におい
て、前記ＴＦＴはｎチャネル型ＴＦＴであることを特徴
とする半導体装置。
【請求項２０】請求項１５乃至１８のいずれか一におい
て、前記ＴＦＴはｐチャネル型ＴＦＴであることを特徴
とする半導体装置。
【請求項２１】絶縁表面上に半導体層と、前記半導体層
を覆う第１絶縁膜と、前記第１絶縁膜上にソース配線と、前記第１絶縁膜上に
第１絶縁膜を間に挟んで前記半導体層と重なるゲート電
極と、前記ゲート電極及び前記ソース配線を覆う第２絶縁膜
と、前記第２絶縁膜上に前記ゲート電極と接続されたゲート
配線と、前記第２絶縁膜上に前記半導体層と接続された画素電極
とを有することを特徴とする半導体装置。
【請求項２２】請求項１乃至２１のいずれか一におい
て、前記半導体装置は、反射型の液晶表示装置であるこ
とを特徴とする半導体装置。
【請求項２３】請求項１乃至２１のいずれか一におい
て、前記半導体装置は、パーソナルコンピュータ、ビデ
オカメラ、携帯型情報端末、デジタルカメラ、デジタル
ビデオディスクプレーヤー、または電子遊技機器である
ことを特徴とする半導体装置。
【請求項２４】絶縁表面上に結晶質半導体膜からなる第
１の半導体層及び第２の半導体層を形成する第１工程
と、前記第１の半導体層及び前記第２の半導体層上に第１絶
縁膜を形成する第２工程と、前記第１絶縁膜上に前記第１の半導体層と重なるゲート
配線と、前記第２の半導体層の上方に位置する第１絶縁
膜上に容量配線と、前記第１の絶縁膜上に島状のソース
配線とを形成する第３工程と、前記ゲート配線、前記容量配線、及び前記島状のソース
配線を覆う第２絶縁膜を形成する第４工程と、前記第２絶縁膜上に前記島状のソース配線と前記第１の
半導体層とを接続する接続電極と、前記島状のソース配
線と重なる画素電極とを形成する第５工程とを有するこ
とを特徴とする半導体装置の作製方法。
【請求項２５】一対の基板間に液晶を挟持した半導体装
置の作製方法であって、第１の基板上に結晶質半導体膜からなる第１の半導体層
及び第２の半導体層を形成する第１工程と、前記第１の半導体層及び前記第２の半導体層上に第１絶
縁膜を形成する第２工程と、前記第１絶縁膜上に前記第１の半導体層と重なるゲート
配線と、前記第２の半導体層の上方に位置する第１絶縁
膜上に容量配線と、前記第１の絶縁膜上に島状のソース
配線とを形成する第３工程と、前記ゲート配線、前記容量配線、及び前記島状のソース
配線を覆う第２絶縁膜を形成する第４工程と、前記第２絶縁膜上に前記島状のソース配線と前記第１の
半導体層とを接続する接続電極と、前記島状のソース配
線と重なる画素電極とを形成する第５工程と、第２の基板に、各画素電極に対応した赤色、青色、緑色
のカラーフィルタを形成すると同時に、少なくとも前記
第１の半導体層と重なるように、前記赤色のカラーフィ
ルタと前記青色カラーフィルタとの積層膜からなる遮光
膜を形成する第６工程と、前記第１の基板と前記第２の基板とを貼り合わせる第７
工程とを有することを特徴とする半導体装置の作製方
法。
【請求項２６】絶縁表面上に結晶質半導体膜からなる第
１の半導体層及び第２の半導体層を形成する第１工程
と、前記第１の半導体層及び前記第２の半導体層上に第１絶
縁膜を形成する第２工程と、前記第１絶縁膜上に前記第１の半導体層と重なる第１の
電極と、前記第２の半導体層と重なる第２の電極と、ソ
ース配線とを形成する第３工程と、前記第１の電極、前記第２の電極、及び前記ソース配線
を覆う第２絶縁膜を形成する第４工程と、前記第２絶縁膜上に前記第１の電極と接続するゲート配
線と、前記第１の半導体層と前記ソース配線とを接続す
る接続電極と、前記ソース配線と重なる画素電極とを形
成する第５工程とを有することを特徴とする半導体装置
の作製方法。
【請求項２７】請求項２６において、前記画素電極と接
続された前記第２の半導体層は、隣りあう画素のゲート
配線と接続された前記第２の電極と前記第１絶縁膜を間
に挟んで重なっていることを特徴とする半導体装置の作
製方法。
【請求項２８】一対の基板間に液晶を挟持した半導体装
置の作製方法であって、第１の基板上に結晶質半導体膜からなる第１の半導体層
及び第２の半導体層を形成する第１工程と、前記第１の半導体層及び前記第２の半導体層上に第１絶
縁膜を形成する第２工程と、前記第１絶縁膜上に前記第１の半導体層と重なる第１の
電極と、前記第２の半導体層と重なる第２の電極と、ソ
ース配線とを形成する第３工程と、前記第１の電極、前記第２の電極、及び前記ソース配線
を覆う第２絶縁膜を形成する第４工程と、前記第２絶縁膜上に前記第１の電極と接続するゲート配
線と、前記第１の半導体層と前記ソース配線とを接続す
る接続電極と、前記ソース配線と重なる画素電極とを形
成する第５工程と、第２の基板に、各画素電極に対応した赤色、青色、緑色
のカラーフィルタを形成すると同時に、少なくとも前記
第１の半導体層と重なるように、前記赤色のカラーフィ
ルタと前記青色カラーフィルタとの積層膜からなる遮光
膜を形成する第６工程と、前記第１の基板と前記第２の基板とを貼り合わせる第７
工程とを有することを特徴とする半導体装置の作製方
法。
【請求項２９】請求項２４乃至２８のいずれか一におい
て、前記第２絶縁膜は、シリコンを成分とする第１の絶
縁層と、有機樹脂材料から成る第２の絶縁層との積層膜
からなることを特徴とする半導体装置の作製方法。
【請求項３０】請求項２４乃至２９のいずれか一におい
て、前記第２絶縁膜は、酸化シリコンまたは窒化シリコ
ンまたは酸化窒化シリコンから成る第１の絶縁層と、ポ
リイミドまたはアクリルまたはポリアミドまたはポリイ
ミドアミドまたはベンゾシクロブテンからなる第２の絶
縁層との積層膜であることを特徴とする半導体装置の作
製方法。
【請求項３１】絶縁表面上に半導体層を形成する工程
と、前記半導体層上に絶縁膜を形成する工程と、前記絶縁膜上に第１の導電層と第２の導電層を形成する
工程と、前記第１の導電層と第２の導電層をマスクとして一導電
型を付与する不純物元素を添加して第１の不純物領域を
形成する工程と、前記第１の導電層、前記第２の導電層をエッチングし
て、テーパー部を有する第１の導電層と、第２の導電層
を形成する工程と、前記絶縁膜を通過させて前記半導体層に一導電型を付与
する不純物元素を添加し、第２の不純物領域を形成する
と同時に、前記第１の導電層のテーパ−部を通過させて
前記半導体層に一導電型を付与する不純物元素を添加
し、前記半導体層の端部に向かって不純物濃度が増加す
る第３の不純物領域を形成する工程と、を有する半導体
装置の作製方法。
【請求項３２】絶縁表面上に半導体層を形成する工程
と、前記半導体層上に絶縁膜を形成する工程と、前記絶縁膜上に第１の導電層と第２の導電層を形成する
工程と、前記第１の導電層と第２の導電層をマスクとして一導電
型を付与する不純物元素を添加して第１の不純物領域を
形成する工程と、前記第１の導電層、前記第２の導電層、前記絶縁膜をエ
ッチングして、テーパー部を有する第１の導電層と、第
２の導電層と、テーパー部を一部有する前記絶縁膜を形
成する工程と、前記テーパー部を一部有する絶縁膜を通過させて前記半
導体層に一導電型を付与する不純物元素を添加し、第２
の不純物領域を形成すると同時に、前記第１の導電層の
テーパ−部を通過させて前記半導体層に一導電型を付与
する不純物元素を添加し、前記半導体層の端部に向かっ
て不純物濃度が増加する第３の不純物領域を形成する工
程と、を有する半導体装置の作製方法。