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JP2001267449A - Ｌｓｉパッケ−ジ及びそれに用いる内部接続工法 - Google Patents

Ｌｓｉパッケ−ジ及びそれに用いる内部接続工法

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Publication number
JP2001267449A
JP2001267449A JP2000072048A JP2000072048A JP2001267449A JP 2001267449 A JP2001267449 A JP 2001267449A JP 2000072048 A JP2000072048 A JP 2000072048A JP 2000072048 A JP2000072048 A JP 2000072048A JP 2001267449 A JP2001267449 A JP 2001267449A
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JP
Japan
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bare chip
substrate
input
wiring pattern
output terminal
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Application number
JP2000072048A
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English (en)
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Hitoshi Hoshino
仁志 星野
Tomiji Sato
富治 佐藤
Atsushi Taga
篤 多賀
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NEC Corp
Original Assignee
NEC Corp
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Publication date
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Priority to AU27982/01A priority patent/AU778518B2/en
Priority to US09/805,118 priority patent/US6538310B2/en
Priority to FR0103447A priority patent/FR2808121B1/fr
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Priority to US10/360,730 priority patent/US6653168B2/en
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Abstract

(57)【要約】 【課題】 ベアチップへのはんだバンプ形成・インタポ
−ザへの実装という製造工程を不要とするＬＳＩパッケ
ージを提供する。 【解決手段】 ベアチップ４に設けられたベアチップＩ
／Ｏ（入出力）端子３に接続する配線パタ−ン６を基板
１のビルドアップ層２に形成し、ベアチップ４をＬＳＩ
パッケージに実装する。その際、配線パタ−ン６は基板
１の外部Ｉ／Ｏ端子７に接続するように形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明はＬＳＩパッケ−ジ及
びそれに用いる内部接続工法に関し、特にＬＳＩ（大規
模集積回路）パッケージの内部接続工法に関する。
【０００２】
【従来の技術】近年、半導体パッケージにおいては、小
形軽量化、高速化、高機能化というコンピュータ等の電
子機器の要求に対応するため、新しい形態が次々と開発
され、現在では多くの種類が存在する。
【０００３】現在使用されている典型的なパッケージ構
造としては、ダイパット上にベアチップを配置し、その
ベアチップがボンディングワイヤによって外部回路との
電気的導通を図るためのリードに接続されている。これ
らダイパッド、ベアチップ、リードを含む媒体はパッケ
ージモールドによって封止されている。
【０００４】このような構造を持つＬＳＩパッケージは
各種電子機器のプリント基板上に実装されて使用されて
いる。上記のＬＳＩパッケージについては、特開平５−
１１４７７６号公報や特開平８−２７９５９０号公報に
開示された技術がある。
【０００５】
【発明が解決しようとする課題】上述した従来のベアチ
ップでは、その接続方法として、はんだバンプを設け、
インタポ−ザと称する基板あるいはフィルムにはんだに
よる接続を行う方法を採っているため、微細はんだバン
プの形成が困難である。
【０００６】そこで、本発明の目的は上記の問題点を解
消し、ベアチップへのはんだバンプ形成・インタポ−ザ
への実装という製造工程を不要とすることができるＬＳ
Ｉパッケージ及びそれに用いる内部接続工法を提供する
ことにある。
【０００７】
【課題を解決するための手段】本発明によるＬＳＩパッ
ケージは、ベアチップが実装される基板を含むＬＳＩパ
ッケージであって、前記ベアチップの入出力端子と前記
基板の外部接続入出力端子との間を接続する配線パタ−
ンの生成にビルドアップ工法を使用するようにしてい
る。
【０００８】本発明によるＬＳＩパッケージの内部接続
工法は、ベアチップが実装される基板を含むＬＳＩパッ
ケージの内部接続工法であって、前記ベアチップの入出
力端子と前記基板の外部接続入出力端子との間を接続す
る配線パタ−ンの生成をビルドアップ工法によって行う
工程を備えている。
【０００９】すなわち、本発明のＬＳＩパッケージは、
ベアチップを搭載し、その内部接続工法として、従来の
バンプ接続からビルドアップ工法によるパタ−ン配線に
したことを特徴とする。
【００１０】上記の如く、ベアチップとインタポ−ザと
の接続を、はんだバンプの代わりにビルドアップ工法を
使用することによって、微細はんだバンプ形成によるイ
ンタポ−ザへのはんだ接続を行わずにベアチップ接続を
行うことが可能となるので、ベアチップへのはんだバン
プ形成・インタポ−ザへの実装という製造工程を不要と
することが可能となる。
【００１１】
【発明の実施の形態】次に、本発明の一実施例について
図面を参照して説明する。図１は本発明の一実施例によ
るビルドアップ工法での接続を示す斜視図であり、図２
は本発明の一実施例によるＬＳＩパッケージの断面図で
あり、図３は本発明の一実施例によるベアチップ接続を
示す図である。これら図１〜図３を参照して本発明の実
施例によるベアチップ接続について説明する。
【００１２】ベアチップ４に設けられたベアチップＩ／
Ｏ（入出力）端子３に接続する配線パタ−ン６を基板１
のビルドアップ層２に形成することによって、ベアチッ
プ４をＬＳＩパッケージに実装する。その際、配線パタ
−ン６は基板１の外部Ｉ／Ｏ端子７に接続するように形
成されている。
【００１３】図４は本発明の一実施例によるＬＳＩパッ
ケージの内部接続工法を示す流れ図である。これら図１
〜図４を参照して本発明の一実施例によるＬＳＩパッケ
ージの内部接続工法について説明する。
【００１４】本実施例による工法では、まずベアチップ
ダミ−５ａ，５ｂ、ベアチップ４のベアチップＩ／Ｏ端
子３に樹脂付き銅箔を積層する（図４工程Ｓ１）。続い
て、ベアチップＩ／Ｏ端子３部にレ−ザ穴あけを行う
（図４工程Ｓ２）。
【００１５】この後に、メッキ・露光・現像後エッチン
グ（パタ−ン形成）によって配線パタ−ン６を基板１の
ビルドアップ層２に形成し（図４工程Ｓ３）、ベアチッ
プ４が実装される基板１の外部Ｉ／Ｏ端子７を配線パタ
−ン６に接続するようにして形成する（図４工程Ｓ
４）。
【００１６】このように、ベアチップＩ／Ｏ端子３と外
部Ｉ／Ｏ端子７との間を接続するためのパタ−ン配線６
をビルドアップ層２にビルドアップ工法で形成すること
によって、微細はんだバンプ形成によるインタポ−ザへ
のはんだ接続を行わずに、ベアチップ４の接続を行うこ
とできるので、ベアチップ４へのはんだバンプ形成・イ
ンタポ−ザへの実装という製造工程を不要とすることが
できる。
【００１７】
【発明の効果】以上説明したように本発明によれば、ベ
アチップが実装される基板を含むＬＳＩパッケージにお
いて、ベアチップの入出力端子と基板の外部接続入出力
端子との間を接続する配線パタ−ンの生成をビルドアッ
プ工法によって行うことによって、ベアチップへのはん
だバンプ形成・インタポ−ザへの実装という製造工程を
不要とすることができるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施例によるビルドアップ工法での
接続を示す斜視図である。
【図２】本発明の一実施例によるＬＳＩパッケージの断
面図である。
【図３】本発明の一実施例によるベアチップ接続を示す
図である。
【図４】本発明の一実施例によるＬＳＩパッケージの内
部接続工法を示す流れ図である。
【符号の説明】
１ 基板 ２ ビルドアップ層 ３ ベアチップＩ／Ｏ端子 ４ ベアチップ ５ａ，５ｂ ベアチップダミー ６ 配線パタ−ン ７ 外部Ｉ／Ｏ端子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 多賀 篤 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5E346 CC32 DD22 DD44 EE13 EE32 EE38 FF04 FF07 FF45 GG15 GG28 HH32 5F044 KK02 KK07 KK19 LL15

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 ベアチップが実装される基板を含むＬＳ
    Ｉパッケージであって、前記ベアチップの入出力端子と
    前記基板の外部接続入出力端子との間を接続する配線パ
    タ−ンの生成にビルドアップ工法を使用するようにした
    ことを特徴とするＬＳＩパッケージ。
  2. 【請求項２】 前記配線パタ−ンは、前記基板のビルド
    アップ層において、前記ベアチップの前記基板側に設け
    られた入出力端子と前記基板の前記ベアチップ側の対向
    面に設けられた外部接続入出力端子との間を接続するよ
    うに生成されるようにしたことを特徴とする請求項１記
    載のＬＳＩパッケージ。
  3. 【請求項３】 前記配線パタ−ンは、前記基板のビルド
    アップ層において、前記ベアチップ及び当該ベアチップ
    に隣接されて形成されたベアチップダミーの前記基板側
    に設けられた入出力端子と前記基板の前記ベアチップ側
    の対向面に設けられた外部接続入出力端子との間を接続
    するように生成されるようにしたことを特徴とする請求
    項１記載のＬＳＩパッケージ。
  4. 【請求項４】 ベアチップが実装される基板を含むＬＳ
    Ｉパッケージの内部接続工法であって、前記ベアチップ
    の入出力端子と前記基板の外部接続入出力端子との間を
    接続する配線パタ−ンの生成をビルドアップ工法によっ
    て行う工程を有することを特徴とする内部接続工法。
  5. 【請求項５】 前記配線パタ−ンは、前記基板のビルド
    アップ層において、前記ベアチップの前記基板側に設け
    られた入出力端子と前記基板の前記ベアチップ側の対向
    面に設けられた外部接続入出力端子との間を接続するよ
    うに生成されるようにしたことを特徴とする請求項４記
    載の内部接続工法。
  6. 【請求項６】 前記配線パタ−ンは、前記基板のビルド
    アップ層において、前記ベアチップ及び当該ベアチップ
    に隣接されて形成されたベアチップダミーの前記基板側
    に設けられた入出力端子と前記基板の前記ベアチップ側
    の対向面に設けられた外部接続入出力端子との間を接続
    するように生成されるようにしたことを特徴とする請求
    項４記載の内部接続工法。
  7. 【請求項７】 前記配線パタ−ンの生成する工程は、前
    記ベアチップの入出力端子に樹脂付き銅箔を積層する工
    程と、前記ベアチップの入出力端子部にレ−ザ穴あけを
    行う工程と、メッキ・露光・現像後エッチングによって
    配線パタ−ンを前記基板のビルドアップ層に形成する工
    程と、前記基板の外部入出力端子を配線パタ−ンに接続
    するようにして形成する工程とを含むことを特徴とする
    請求項５または請求項６記載の内部接続工法。
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