JP2001267320A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
- Publication number
- JP2001267320A JP2001267320A JP2000070937A JP2000070937A JP2001267320A JP 2001267320 A JP2001267320 A JP 2001267320A JP 2000070937 A JP2000070937 A JP 2000070937A JP 2000070937 A JP2000070937 A JP 2000070937A JP 2001267320 A JP2001267320 A JP 2001267320A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- film
- semiconductor device
- interlayer insulating
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 99
- 238000004519 manufacturing process Methods 0.000 title claims description 24
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000002184 metal Substances 0.000 claims abstract description 32
- 229910052751 metal Inorganic materials 0.000 claims abstract description 32
- 239000003990 capacitor Substances 0.000 claims abstract description 24
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 15
- 239000010410 layer Substances 0.000 claims description 116
- 239000011229 interlayer Substances 0.000 claims description 84
- 238000000034 method Methods 0.000 claims description 22
- 238000005530 etching Methods 0.000 claims description 15
- 238000000151 deposition Methods 0.000 claims description 11
- 239000004020 conductor Substances 0.000 claims description 9
- 229910010038 TiAl Inorganic materials 0.000 claims description 4
- 239000007769 metal material Substances 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 3
- 230000010354 integration Effects 0.000 abstract description 10
- 230000015572 biosynthetic process Effects 0.000 abstract description 8
- 230000000903 blocking effect Effects 0.000 abstract description 2
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 239000011248 coating agent Substances 0.000 description 19
- 238000000576 coating method Methods 0.000 description 19
- 238000009792 diffusion process Methods 0.000 description 14
- 238000005516 engineering process Methods 0.000 description 10
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 230000008569 process Effects 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 238000009713 electroplating Methods 0.000 description 7
- 238000007747 plating Methods 0.000 description 7
- 150000004767 nitrides Chemical class 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 238000005498 polishing Methods 0.000 description 5
- 238000007796 conventional method Methods 0.000 description 3
- 229910052802 copper Inorganic materials 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 230000006698 induction Effects 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 239000000428 dust Substances 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910000765 intermetallic Inorganic materials 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000005457 optimization Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000005549 size reduction Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】金属埋め込み多層配線の配線層間に受動素子と
そのシールド層を形成し、半導体基板の上面に形成され
る能動素子との間のクロストークを回避する。 【解決手段】多層のＣｕ埋め込み配線を構成する上部配
線層にキャパシタ、抵抗体、及びインダクタ等の受動素
子を形成し、この受動素子の下部配線層に前記受動素子
との電気的及び磁気的結合を遮断するシールド層を形成
することにより、占有面積の大きい前記受動素子の直下
部における半導体基板上に、クロストークを生じること
なくトランジスタ等の能動素子を配置することができる
ので、半導体装置の集積度が大幅に向上する。また、Ｃ
ｕ埋め込み多層配線の形成に際し、ＳｉＯＮ等の反射防
止膜をコンタクトホールと配線溝の開口に共通に用いる
ことにより、コンタクトホール周辺部におけるクラウン
の生成を回避し、高歩留まりで工程数が少ない高信頼性
の半導体装置を提供することが可能になる。
そのシールド層を形成し、半導体基板の上面に形成され
る能動素子との間のクロストークを回避する。 【解決手段】多層のＣｕ埋め込み配線を構成する上部配
線層にキャパシタ、抵抗体、及びインダクタ等の受動素
子を形成し、この受動素子の下部配線層に前記受動素子
との電気的及び磁気的結合を遮断するシールド層を形成
することにより、占有面積の大きい前記受動素子の直下
部における半導体基板上に、クロストークを生じること
なくトランジスタ等の能動素子を配置することができる
ので、半導体装置の集積度が大幅に向上する。また、Ｃ
ｕ埋め込み多層配線の形成に際し、ＳｉＯＮ等の反射防
止膜をコンタクトホールと配線溝の開口に共通に用いる
ことにより、コンタクトホール周辺部におけるクラウン
の生成を回避し、高歩留まりで工程数が少ない高信頼性
の半導体装置を提供することが可能になる。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、通常ダマシン(dam
ascene)配線と呼ばれる半導体装置の金属埋め込み配線
技術に係り、特にキャパシタ、抵抗体、及びインダクタ
等の受動素子、並びにこれらのシールド層が前記金属埋
め込み多層配線の配線層中に組み込まれた半導体装置と
その製造方法に関するものである。
ascene)配線と呼ばれる半導体装置の金属埋め込み配線
技術に係り、特にキャパシタ、抵抗体、及びインダクタ
等の受動素子、並びにこれらのシールド層が前記金属埋
め込み多層配線の配線層中に組み込まれた半導体装置と
その製造方法に関するものである。
【０００２】
【従来の技術】従来、MIM (Metal-Insulator-Metal)型
のキャパシタ、抵抗体、及びインダクタ等の受動素子
は、トランジスタ等の能動素子と共に半導体装置の構成
要素として多く用いられてきた。
のキャパシタ、抵抗体、及びインダクタ等の受動素子
は、トランジスタ等の能動素子と共に半導体装置の構成
要素として多く用いられてきた。
【０００３】しかし、これらの受動素子とトランジスタ
等の能動素子とを同一チップ上に集積して集積密度の向
上を図るとき、これらの受動素子と能動素子との間の電
気的・磁気的カップリングによるクロストークの発生が
問題となっていた。このため受動素子の直下部には能動
素子を配置することができず、半導体装置の集積密度の
向上に対する大きな障害となっていた。
等の能動素子とを同一チップ上に集積して集積密度の向
上を図るとき、これらの受動素子と能動素子との間の電
気的・磁気的カップリングによるクロストークの発生が
問題となっていた。このため受動素子の直下部には能動
素子を配置することができず、半導体装置の集積密度の
向上に対する大きな障害となっていた。
【０００４】特に、通常アナログ回路に用いるインダク
タは、数百ミクロン角の大きさがあり磁気誘導によるク
ロストークが大きいので、その直下部にはシリコン基板
上にトランジスタを配置することができず、このためイ
ンダクタはアナログ回路からなる半導体装置において、
チップサイズ縮小の大きな妨げとなっていた。
タは、数百ミクロン角の大きさがあり磁気誘導によるク
ロストークが大きいので、その直下部にはシリコン基板
上にトランジスタを配置することができず、このためイ
ンダクタはアナログ回路からなる半導体装置において、
チップサイズ縮小の大きな妨げとなっていた。
【０００５】また、従来広く用いられてきたＳＴＩ(Sha
llow Trench Isolation)領域上の導電性ポリシリコンか
らなる抵抗体については、ＳＴＩの面積に起因するポリ
シリコン抵抗体のサイズの制限や、熱工程に起因する抵
抗値のばらつき、及び工程数の増大等が問題となってい
た。
llow Trench Isolation)領域上の導電性ポリシリコンか
らなる抵抗体については、ＳＴＩの面積に起因するポリ
シリコン抵抗体のサイズの制限や、熱工程に起因する抵
抗値のばらつき、及び工程数の増大等が問題となってい
た。
【０００６】半導体装置の集積密度を向上するために
は、平坦性に優れたダマシン配線と呼ばれる金属埋め込
み多層配線技術を導入することが有力な対策とされてい
るが、従来の金属埋め込み多層配線技術には、次に述べ
るような大きな製造技術上の問題点が含まれていた。
は、平坦性に優れたダマシン配線と呼ばれる金属埋め込
み多層配線技術を導入することが有力な対策とされてい
るが、従来の金属埋め込み多層配線技術には、次に述べ
るような大きな製造技術上の問題点が含まれていた。
【０００７】すなわち、コンタクトホールの開口に用い
た塗布形反射防止膜を除去した後に、配線溝のパターン
を開口するのに必要な反射防止膜を再度塗布するという
従来の方法で金属埋め込み多層配線を形成すれば、配線
溝のパターンを形成する際に塗布する反射防止膜が、す
でに開口されたコンタクトホールの内部に入り込むこと
が問題となる。
た塗布形反射防止膜を除去した後に、配線溝のパターン
を開口するのに必要な反射防止膜を再度塗布するという
従来の方法で金属埋め込み多層配線を形成すれば、配線
溝のパターンを形成する際に塗布する反射防止膜が、す
でに開口されたコンタクトホールの内部に入り込むこと
が問題となる。
【０００８】このとき、配線溝形成用のレジスト膜をパ
ターン形成して塗布形反射防止膜の異方性エッチングを
行えば、コンタクトホール周辺における層間絶縁膜の上
面を覆う塗布形反射防止膜を除去することはできるが、
コンタクトホールの側壁を覆う塗布形反射防止膜は、コ
ンタクトホールの深さ方向に沿って十分に除去すること
ができない。
ターン形成して塗布形反射防止膜の異方性エッチングを
行えば、コンタクトホール周辺における層間絶縁膜の上
面を覆う塗布形反射防止膜を除去することはできるが、
コンタクトホールの側壁を覆う塗布形反射防止膜は、コ
ンタクトホールの深さ方向に沿って十分に除去すること
ができない。
【０００９】このような状態で、配線溝を形成するため
の層間絶縁膜の異方性エッチングを行えば、コンタクト
ホール周辺の層間絶縁膜が後退する結果、コンタクトホ
ールの内部側壁を覆う塗布形反射防止膜に接する層間絶
縁膜が残留し、クラウンとよばれる薄い環状の残留物が
形成される。このクラウンの形成は金属材料の埋め込み
に支障を生じるばかりでなくダスト発生の原因にもな
る。図５を用いて従来の金属埋め込み多層配線技術にお
けるクラウン発生の問題を具体的に説明する。
の層間絶縁膜の異方性エッチングを行えば、コンタクト
ホール周辺の層間絶縁膜が後退する結果、コンタクトホ
ールの内部側壁を覆う塗布形反射防止膜に接する層間絶
縁膜が残留し、クラウンとよばれる薄い環状の残留物が
形成される。このクラウンの形成は金属材料の埋め込み
に支障を生じるばかりでなくダスト発生の原因にもな
る。図５を用いて従来の金属埋め込み多層配線技術にお
けるクラウン発生の問題を具体的に説明する。
【００１０】図５（ａ）に示すように、シリコン基板１
の上に例えばＳｉＯ2からなる層間絶縁膜２を形成し、
その上に塗布形反射防止膜３０を形成する。ここでシリ
コン基板１は下層の配線層であっても良い。この塗布形
反射防止膜３０の上にレジスト３１を塗布し、ＲＩＥ(R
eactive Ion Etching)を用いて層間絶縁膜２に形成する
コンタクトホールのパターンを開口する。
の上に例えばＳｉＯ2からなる層間絶縁膜２を形成し、
その上に塗布形反射防止膜３０を形成する。ここでシリ
コン基板１は下層の配線層であっても良い。この塗布形
反射防止膜３０の上にレジスト３１を塗布し、ＲＩＥ(R
eactive Ion Etching)を用いて層間絶縁膜２に形成する
コンタクトホールのパターンを開口する。
【００１１】次に図５（ｂ）に示すように、この開口部
を設けたレジスト膜３１をマスクとして、塗布形反射防
止膜３０と層間絶縁膜２を貫通してシリコン基板１に達
するコンタクトホールをＲＩＥを用いて開口し、その後
図５（ｃ）に示すように、塗布形反射防止膜３０とレジ
スト膜３１を共にアッシングにより除去する。
を設けたレジスト膜３１をマスクとして、塗布形反射防
止膜３０と層間絶縁膜２を貫通してシリコン基板１に達
するコンタクトホールをＲＩＥを用いて開口し、その後
図５（ｃ）に示すように、塗布形反射防止膜３０とレジ
スト膜３１を共にアッシングにより除去する。
【００１２】次に、図５（ｄ）に示すように、コンタク
トホールが開口された層間絶縁膜２の上に配線溝のパタ
ーンを形成するために再度塗布形反射防止膜３０とレジ
スト膜３１を塗布し、このレジスト膜３１に配線溝のパ
ターンをＲＩＥ法を用いて開口する。このとき塗布形反
射防止膜３０は、配線溝を開口するのに必要な層間絶縁
膜の上部表面ばかりでなくコンタクトホールの内壁も覆
うようになる。
トホールが開口された層間絶縁膜２の上に配線溝のパタ
ーンを形成するために再度塗布形反射防止膜３０とレジ
スト膜３１を塗布し、このレジスト膜３１に配線溝のパ
ターンをＲＩＥ法を用いて開口する。このとき塗布形反
射防止膜３０は、配線溝を開口するのに必要な層間絶縁
膜の上部表面ばかりでなくコンタクトホールの内壁も覆
うようになる。
【００１３】次に、図５（ｅ）に示すように、この配線
溝の開口部を設けたレジスト膜３１をマスクとして層間
絶縁膜２を覆う塗布形反射防止膜３０をＲＩＥにより除
去する。このとき、層間絶縁膜２の上部表面を覆う塗布
形反射防止膜３０は除去されるが、コンタクトホールの
内壁を覆う塗布形反射防止膜３０は除去されずに残留す
る。
溝の開口部を設けたレジスト膜３１をマスクとして層間
絶縁膜２を覆う塗布形反射防止膜３０をＲＩＥにより除
去する。このとき、層間絶縁膜２の上部表面を覆う塗布
形反射防止膜３０は除去されるが、コンタクトホールの
内壁を覆う塗布形反射防止膜３０は除去されずに残留す
る。
【００１４】引き続き、配線溝の開口部を設けたレジス
ト膜３１をマスクとしてＲＩＥによる異方性エッチング
を継続すれば、図５（ｆ）に示すように、層間絶縁膜２
は配線溝のパターンに沿って開口されるが、コンタクト
ホールの内壁を覆う塗布形反射防止膜３０は除去されず
筒状に残され、この塗布形反射防止膜３０と接している
層間絶縁膜２がエッチングされずにテーパー状に残留す
る。
ト膜３１をマスクとしてＲＩＥによる異方性エッチング
を継続すれば、図５（ｆ）に示すように、層間絶縁膜２
は配線溝のパターンに沿って開口されるが、コンタクト
ホールの内壁を覆う塗布形反射防止膜３０は除去されず
筒状に残され、この塗布形反射防止膜３０と接している
層間絶縁膜２がエッチングされずにテーパー状に残留す
る。
【００１５】次に、アッシングにより塗布形反射防止膜
３０とレジスト膜３１とを除去すれば、図５（ｇ）に示
すように、配線溝の底部に形成されたコンタクトホール
の開口部の周辺に、クラウンと呼ばれる層間絶縁膜２の
残留物が薄く環状に形成される。
３０とレジスト膜３１とを除去すれば、図５（ｇ）に示
すように、配線溝の底部に形成されたコンタクトホール
の開口部の周辺に、クラウンと呼ばれる層間絶縁膜２の
残留物が薄く環状に形成される。
【００１６】金属埋め込み多層配線技術では、このよう
にして層間絶縁膜２に形成された配線溝とコンタクトホ
ールに電気メッキ法を用いてＣｕ等の金属材料を埋め込
むのであるが、このときあらかじめ配線溝とコンタクト
ホールの内壁に電気メッキの電極となる金属皮膜をスパ
ッタ又は蒸着し、これを被覆しなければならない。
にして層間絶縁膜２に形成された配線溝とコンタクトホ
ールに電気メッキ法を用いてＣｕ等の金属材料を埋め込
むのであるが、このときあらかじめ配線溝とコンタクト
ホールの内壁に電気メッキの電極となる金属皮膜をスパ
ッタ又は蒸着し、これを被覆しなければならない。
【００１７】しかし、上記のようなクラウンと呼ばれる
残留物がコンタクトホールの周辺部に形成されれば、電
気メッキの電極となる金属皮膜がこの部分で遮断される
ため、コンタクトホールの内部にメッキによる埋め込み
金属を十分に形成することができない。
残留物がコンタクトホールの周辺部に形成されれば、電
気メッキの電極となる金属皮膜がこの部分で遮断される
ため、コンタクトホールの内部にメッキによる埋め込み
金属を十分に形成することができない。
【００１８】このため、従来金属埋め込み多層配線を含
む半導体装置を高い歩留まりで製造することは極めて困
難であり、従って金属埋め込み多層配線技術は、半導体
装置の集積密度の向上に対して有望視されながら、実用
的な半導体装置への導入は大幅に遅れているのが現状で
あった。
む半導体装置を高い歩留まりで製造することは極めて困
難であり、従って金属埋め込み多層配線技術は、半導体
装置の集積密度の向上に対して有望視されながら、実用
的な半導体装置への導入は大幅に遅れているのが現状で
あった。
【００１９】
【発明が解決しようとする課題】上記したように、半導
体装置の集積密度の向上を図るために、従来金属埋め込
み多層配線技術を導入することが有望視されながら、現
実には実用的な半導体装置への導入が大幅に遅れてい
た。
体装置の集積密度の向上を図るために、従来金属埋め込
み多層配線技術を導入することが有望視されながら、現
実には実用的な半導体装置への導入が大幅に遅れてい
た。
【００２０】本発明は上記の課題を解決するためになさ
れたもので、金属埋め込み多層配線技術に含まれる製造
プロセス上の問題点を解決して、金属埋め込み多層配線
の配線層間に受動素子を組み込むことを可能にし、か
つ、これらの受動素子と半導体基板上の能動素子との間
のクロストークを回避する手段を備えることにより高集
積密度の半導体装置とその製造方法を提供することを目
的とする。
れたもので、金属埋め込み多層配線技術に含まれる製造
プロセス上の問題点を解決して、金属埋め込み多層配線
の配線層間に受動素子を組み込むことを可能にし、か
つ、これらの受動素子と半導体基板上の能動素子との間
のクロストークを回避する手段を備えることにより高集
積密度の半導体装置とその製造方法を提供することを目
的とする。
【００２１】
【課題を解決するための手段】本発明の半導体装置及び
その製造方法は、金属埋め込み多層配線の配線層間に受
動素子を形成し、受動素子と半導体基板上の能動素子と
の間にシールド層を形成することによりクロストークを
防止し、これらの受動素子の直下部に能動素子を配置す
ることにより高集積密度の半導体装置を実現することを
特徴とする。
その製造方法は、金属埋め込み多層配線の配線層間に受
動素子を形成し、受動素子と半導体基板上の能動素子と
の間にシールド層を形成することによりクロストークを
防止し、これらの受動素子の直下部に能動素子を配置す
ることにより高集積密度の半導体装置を実現することを
特徴とする。
【００２２】また、このように高集積密度の半導体装置
の高歩留まりな製造方法に適した金属埋め込み多層配線
を可能にするため、コンタクトホールと配線溝の開口に
際しＳｉＯＮ等の反射防止膜を共通に使用し、クラウン
の生成を回避することを特徴とする。
の高歩留まりな製造方法に適した金属埋め込み多層配線
を可能にするため、コンタクトホールと配線溝の開口に
際しＳｉＯＮ等の反射防止膜を共通に使用し、クラウン
の生成を回避することを特徴とする。
【００２３】具体的には本発明の半導体装置は、半導体
基板上に形成されたキャパシタ、抵抗体、及びインダク
タからなる受動素子を含む半導体装置において、前記半
導体装置は金属埋め込み多層配線を具備し、前記受動素
子が前記金属埋め込み多層配線の上部配線層に形成さ
れ、前記半導体基板の上面に形成された能動素子と前記
受動素子との間のクロストークを回避するシールド層
が、前記受動素子が形成された前記上部配線層の下部の
配線層に形成されることを特徴とする。
基板上に形成されたキャパシタ、抵抗体、及びインダク
タからなる受動素子を含む半導体装置において、前記半
導体装置は金属埋め込み多層配線を具備し、前記受動素
子が前記金属埋め込み多層配線の上部配線層に形成さ
れ、前記半導体基板の上面に形成された能動素子と前記
受動素子との間のクロストークを回避するシールド層
が、前記受動素子が形成された前記上部配線層の下部の
配線層に形成されることを特徴とする。
【００２４】好ましくは前記半導体装置のキャパシタの
電極と前記抵抗体の皮膜抵抗と前記インダクタのシール
ド層との内、少なくともいづれか２つは、同一の導電材
料からなるひと続きの導電層が分割されてなることを特
徴とする。
電極と前記抵抗体の皮膜抵抗と前記インダクタのシール
ド層との内、少なくともいづれか２つは、同一の導電材
料からなるひと続きの導電層が分割されてなることを特
徴とする。
【００２５】また、好ましくは前記半導体装置におい
て、前記キャパシタと抵抗体のシールド層、及び、前記
インダクタが、前記金属埋め込み多層配線と同様な金属
埋め込み手段により形成されることを特徴とする。ま
た、前記金属埋め込み多層配線における埋め込み金属
は、Ｃｕからなることを特徴とする。
て、前記キャパシタと抵抗体のシールド層、及び、前記
インダクタが、前記金属埋め込み多層配線と同様な金属
埋め込み手段により形成されることを特徴とする。ま
た、前記金属埋め込み多層配線における埋め込み金属
は、Ｃｕからなることを特徴とする。
【００２６】また、好ましくは前記半導体装置のシール
ド層は、前記インダクタの直下部において分割配置され
ることを特徴とする。また、前記シールド層の直下部に
前記半導体装置の能動素子が配置されることを特徴とす
る。
ド層は、前記インダクタの直下部において分割配置され
ることを特徴とする。また、前記シールド層の直下部に
前記半導体装置の能動素子が配置されることを特徴とす
る。
【００２７】また、好ましくは前記半導体装置の金属埋
め込み多層配線において、コンタクトホールを開口する
反射防止膜とこのコンタクトホールの上部に形成される
配線溝を開口する反射防止膜とが同一の反射防止膜から
なることを特徴とする。
め込み多層配線において、コンタクトホールを開口する
反射防止膜とこのコンタクトホールの上部に形成される
配線溝を開口する反射防止膜とが同一の反射防止膜から
なることを特徴とする。
【００２８】さらに好ましくは前記半導体装置におい
て、前記同一の導電材料からなる一続きの導電層は、Ｔ
ａＮ、ＴｉＡｌ、ＴｉＮ、及びＷＮのいづれか１つから
なることを特徴とする。また、前記反射防止膜はＳｉＯ
Ｎからなることを特徴とする。
て、前記同一の導電材料からなる一続きの導電層は、Ｔ
ａＮ、ＴｉＡｌ、ＴｉＮ、及びＷＮのいづれか１つから
なることを特徴とする。また、前記反射防止膜はＳｉＯ
Ｎからなることを特徴とする。
【００２９】本発明の半導体装置の製造方法は、半導体
基板上に第１の層間絶縁膜を形成する工程と、この第１
の層間絶縁膜に第１の金属埋め込み配線を形成する工程
と、前記第１の層間絶縁膜上に第２の層間絶縁膜を堆積
する工程と、この第２の層間絶縁膜に第２の金属埋め込
み配線を形成する工程と、前記第２の層間絶縁膜上に第
３の層間絶縁膜を堆積する工程と、この第３の層間絶縁
膜に第３の金属埋め込み配線を形成する工程とを含む半
導体装置の製造方法において、前記第１の金属埋め込み
配線を形成する工程は、この第１の金属埋め込み配線の
一部をなす金属埋め込みシールド層を形成する工程を含
み、前記第２の金属埋め込み配線を形成する工程は、キ
ャパシタの電極と抵抗体の皮膜抵抗とインダクタのシー
ルド層との内、少なくともいづれか２つを、同一の導電
材料からなる一続きの導電層を分割して形成する工程を
含み、前記第３の金属埋め込み配線を形成する工程は、
この第３の金属埋め込み配線の一部をなす金属埋め込み
インダクタを形成する工程を含むことを特徴とする。
基板上に第１の層間絶縁膜を形成する工程と、この第１
の層間絶縁膜に第１の金属埋め込み配線を形成する工程
と、前記第１の層間絶縁膜上に第２の層間絶縁膜を堆積
する工程と、この第２の層間絶縁膜に第２の金属埋め込
み配線を形成する工程と、前記第２の層間絶縁膜上に第
３の層間絶縁膜を堆積する工程と、この第３の層間絶縁
膜に第３の金属埋め込み配線を形成する工程とを含む半
導体装置の製造方法において、前記第１の金属埋め込み
配線を形成する工程は、この第１の金属埋め込み配線の
一部をなす金属埋め込みシールド層を形成する工程を含
み、前記第２の金属埋め込み配線を形成する工程は、キ
ャパシタの電極と抵抗体の皮膜抵抗とインダクタのシー
ルド層との内、少なくともいづれか２つを、同一の導電
材料からなる一続きの導電層を分割して形成する工程を
含み、前記第３の金属埋め込み配線を形成する工程は、
この第３の金属埋め込み配線の一部をなす金属埋め込み
インダクタを形成する工程を含むことを特徴とする。
【００３０】前記半導体装置の製造方法において、金属
埋め込み配線層を形成する工程は、半導体基板上に層間
絶縁膜を堆積する工程と、この層間絶縁膜上に反射防止
膜を堆積する工程と、この反射防止膜上に第１のレジス
ト膜を塗布する工程と、このレジスト膜にコンタクトホ
ールのパターンを形成する工程と、前記第１のレジスト
膜をマスクとして前記反射防止膜をエッチングする工程
と、前記第１のレジスト膜と前記反射防止膜とをマスク
として前記層間絶縁膜をエッチングする工程と、前記第
１のレジスト膜を除去する工程と、前記半導体基板上に
第２のレジスト膜を塗布する工程と、この第２のレジス
ト膜に配線溝のパターンを形成する工程と、前記第２の
レジスト膜をマスクとして前記反射防止膜をエッチング
する工程と、前記第２のレジスト膜と前記反射防止膜と
をマスクとして前記層間絶縁膜に、この層間絶縁膜の厚
さよりも浅い配線溝を形成するエッチング工程と、前記
第２のレジスト膜を除去する工程と、前記コンタクトホ
ールと前記配線溝とに金属材料を埋め込む工程とを含む
ことを特徴とする。
埋め込み配線層を形成する工程は、半導体基板上に層間
絶縁膜を堆積する工程と、この層間絶縁膜上に反射防止
膜を堆積する工程と、この反射防止膜上に第１のレジス
ト膜を塗布する工程と、このレジスト膜にコンタクトホ
ールのパターンを形成する工程と、前記第１のレジスト
膜をマスクとして前記反射防止膜をエッチングする工程
と、前記第１のレジスト膜と前記反射防止膜とをマスク
として前記層間絶縁膜をエッチングする工程と、前記第
１のレジスト膜を除去する工程と、前記半導体基板上に
第２のレジスト膜を塗布する工程と、この第２のレジス
ト膜に配線溝のパターンを形成する工程と、前記第２の
レジスト膜をマスクとして前記反射防止膜をエッチング
する工程と、前記第２のレジスト膜と前記反射防止膜と
をマスクとして前記層間絶縁膜に、この層間絶縁膜の厚
さよりも浅い配線溝を形成するエッチング工程と、前記
第２のレジスト膜を除去する工程と、前記コンタクトホ
ールと前記配線溝とに金属材料を埋め込む工程とを含む
ことを特徴とする。
【００３１】好ましくは前記半導体装置の製造方法は、
前記層間絶縁膜上に反射防止膜を堆積する工程の替わり
に、前記層間絶縁膜上に反射防止膜を塗布する工程が含
まれることを特徴とする。
前記層間絶縁膜上に反射防止膜を堆積する工程の替わり
に、前記層間絶縁膜上に反射防止膜を塗布する工程が含
まれることを特徴とする。
【００３２】また、好ましくは前記半導体装置の製造方
法は、前記第２のレジスト膜を除去する工程に引き続
き、前記反射防止膜を除去する工程が含まれることを特
徴とする。
法は、前記第２のレジスト膜を除去する工程に引き続
き、前記反射防止膜を除去する工程が含まれることを特
徴とする。
【００３３】
【発明の実施の形態】以下、本発明の実施の形態につき
図面を参照して説明する。図１、図２は本発明の第１の
実施の形態に係る半導体装置の構造とその製造方法を示
す断面図である。はじめに、第１の実施の形態の半導体
装置の構造上の特徴について説明する。
図面を参照して説明する。図１、図２は本発明の第１の
実施の形態に係る半導体装置の構造とその製造方法を示
す断面図である。はじめに、第１の実施の形態の半導体
装置の構造上の特徴について説明する。
【００３４】第１の実施の形態に係る半導体装置の主要
部は、半導体基板上に形成されたＣｕ埋め込み（ダマシ
ン）多層配線と、このＣｕ埋め込み多層配線の第１配線
層に形成されたＣｕ埋め込みシールド層と、このＣｕ埋
め込みシールド層の上部の第２配線層に形成されたＴａ
Ｎ／Ｔａ2Ｏ5／ＴａＮからなるキャパシタ及びＴａＮを
皮膜とする金属皮膜抵抗体と、前記第２配線層に形成さ
れた前記ＴａＮシールド層と、このＴａＮシールド層の
上部の第３配線層に形成されたＣｕ埋め込み配線を用い
て形成されたインダクタと、前記Ｃｕ及びＴａＮからな
る各シールド層の直下部にそれぞれ配置されたトランジ
スタ等の半導体基板上の能動素子から構成される。
部は、半導体基板上に形成されたＣｕ埋め込み（ダマシ
ン）多層配線と、このＣｕ埋め込み多層配線の第１配線
層に形成されたＣｕ埋め込みシールド層と、このＣｕ埋
め込みシールド層の上部の第２配線層に形成されたＴａ
Ｎ／Ｔａ2Ｏ5／ＴａＮからなるキャパシタ及びＴａＮを
皮膜とする金属皮膜抵抗体と、前記第２配線層に形成さ
れた前記ＴａＮシールド層と、このＴａＮシールド層の
上部の第３配線層に形成されたＣｕ埋め込み配線を用い
て形成されたインダクタと、前記Ｃｕ及びＴａＮからな
る各シールド層の直下部にそれぞれ配置されたトランジ
スタ等の半導体基板上の能動素子から構成される。
【００３５】次に図１、図２に示す断面図を用いて第１
の実施の形態に係る半導体装置の構成を製造工程順に詳
細に説明する。図１（ａ）に示すように、トランジスタ
等の能動素子（図示せず）が形成されたシリコン基板１
を覆う第１層間絶縁膜２の上の第１配線層に、本発明の
Ｃｕ埋め込み多層配線技術を適用して、Ｃｕ埋め込みシ
ールド層３を形成する。本発明のＣｕ埋め込み多層配線
技術については第２の実施の形態において詳細に説明す
る。
の実施の形態に係る半導体装置の構成を製造工程順に詳
細に説明する。図１（ａ）に示すように、トランジスタ
等の能動素子（図示せず）が形成されたシリコン基板１
を覆う第１層間絶縁膜２の上の第１配線層に、本発明の
Ｃｕ埋め込み多層配線技術を適用して、Ｃｕ埋め込みシ
ールド層３を形成する。本発明のＣｕ埋め込み多層配線
技術については第２の実施の形態において詳細に説明す
る。
【００３６】前記Ｃｕ埋め込みシールド層を覆うように
第２層間絶縁膜４を形成し、再び本発明のＣｕ埋め込み
多層配線技術を用いてこの第２層間絶縁膜４の上の第２
配線層に第１、及び第２配線層を接続するコンタクトホ
ール５と、Ｃｕ埋め込みパッド６と、Ｃｕ埋め込み配線
７を形成し、その表面をＣＭＰ研磨(Chemical Mechanic
al polishing)により平坦化する。ここでＣｕ埋め込み
パッドとは、半導体基板に対して垂直方向にコンタクト
ホール間を直接接続するためのパッドであって、例えば
図１（ａ）に示すＣｕ埋め込み配線７のように紙面に対
して垂直方向に伸びる配線とは異なるものである。
第２層間絶縁膜４を形成し、再び本発明のＣｕ埋め込み
多層配線技術を用いてこの第２層間絶縁膜４の上の第２
配線層に第１、及び第２配線層を接続するコンタクトホ
ール５と、Ｃｕ埋め込みパッド６と、Ｃｕ埋め込み配線
７を形成し、その表面をＣＭＰ研磨(Chemical Mechanic
al polishing)により平坦化する。ここでＣｕ埋め込み
パッドとは、半導体基板に対して垂直方向にコンタクト
ホール間を直接接続するためのパッドであって、例えば
図１（ａ）に示すＣｕ埋め込み配線７のように紙面に対
して垂直方向に伸びる配線とは異なるものである。
【００３７】次に図１（ｂ）に示すように、ＴａＮ膜を
スパッタ法により堆積し、パターニングすることにより
キャパシタの一方の電極をなすＴａＮ電極８をＣｕ埋め
込み配線７と接続するように形成する。引き続きスパッ
タ法を用いて図１（ｃ）に示すように、ＴａＮ電極８を
覆うようにキャパシタの誘電体膜となるＴａ2Ｏ5膜９と
ＴａＮ膜１０とを積層して堆積する。
スパッタ法により堆積し、パターニングすることにより
キャパシタの一方の電極をなすＴａＮ電極８をＣｕ埋め
込み配線７と接続するように形成する。引き続きスパッ
タ法を用いて図１（ｃ）に示すように、ＴａＮ電極８を
覆うようにキャパシタの誘電体膜となるＴａ2Ｏ5膜９と
ＴａＮ膜１０とを積層して堆積する。
【００３８】次に図２（ｄ）に示すように、第２層間絶
縁膜４の上面に堆積されたＴａ2Ｏ5膜９／ＴａＮ膜１０
からなる積層膜をパターニングすることにより、この積
層膜をキャパシタの形成領域におけるＴａ2Ｏ5膜９ａ／
ＴａＮ膜１０ａと、ＴａＮ抵抗体の形成領域におけるＴ
ａ2Ｏ5膜９ｂ／ＴａＮ膜１０ｂと、図２（ｅ）に示すイ
ンダクタをなすＣｕ埋め込み配線１４とシリコン基板１
との間を遮蔽するＴａＮシールド層の形成領域における
Ｔａ2Ｏ5膜９ｃ／ＴａＮ膜１０ｃとの３つの領域に分割
する。
縁膜４の上面に堆積されたＴａ2Ｏ5膜９／ＴａＮ膜１０
からなる積層膜をパターニングすることにより、この積
層膜をキャパシタの形成領域におけるＴａ2Ｏ5膜９ａ／
ＴａＮ膜１０ａと、ＴａＮ抵抗体の形成領域におけるＴ
ａ2Ｏ5膜９ｂ／ＴａＮ膜１０ｂと、図２（ｅ）に示すイ
ンダクタをなすＣｕ埋め込み配線１４とシリコン基板１
との間を遮蔽するＴａＮシールド層の形成領域における
Ｔａ2Ｏ5膜９ｃ／ＴａＮ膜１０ｃとの３つの領域に分割
する。
【００３９】引き続き、これらの３分割されたＴａＮ膜
１０ａ、１０ｂ、１０ｃを覆うように窒化膜１１と第３
層間絶縁膜１２とを積層し、ＣＭＰ研磨により表面を平
坦化する。
１０ａ、１０ｂ、１０ｃを覆うように窒化膜１１と第３
層間絶縁膜１２とを積層し、ＣＭＰ研磨により表面を平
坦化する。
【００４０】次に、窒化膜１１と第３層間絶縁膜１２と
を貫通するＣｕ埋め込みコンタクトホールを介して、前
記第２配線層上に形成されたＴａＮ膜１０ａ、１０ｂ、
１０ｃに接続された第３配線層のＣｕ埋め込みパッドや
Ｃｕ埋め込み配線を形成する。ここで、第３層のＣｕ埋
め込み配線には、図２（ｅ）の断面図とその上部の部分
的な平面図に示されるように、Ｃｕ埋め込み配線１４か
らなるインダクタが含まれる。
を貫通するＣｕ埋め込みコンタクトホールを介して、前
記第２配線層上に形成されたＴａＮ膜１０ａ、１０ｂ、
１０ｃに接続された第３配線層のＣｕ埋め込みパッドや
Ｃｕ埋め込み配線を形成する。ここで、第３層のＣｕ埋
め込み配線には、図２（ｅ）の断面図とその上部の部分
的な平面図に示されるように、Ｃｕ埋め込み配線１４か
らなるインダクタが含まれる。
【００４１】このようにインダクタを含む第３層間絶縁
膜１２をＣＭＰ研磨し、その上に第４層間絶縁膜１３を
堆積し、第３層間絶縁膜１２に形成されたＣｕ埋め込み
コンタクトホールを介して、第３配線層のＣｕ埋め込み
パッド及びＣｕ埋め込み配線と、第４層間絶縁膜１３の
上面に形成された第４配線層のＣｕ埋め込みパッド及び
Ｃｕ埋め込み配線とが接続される。このとき、前記Ｃｕ
埋め込み配線１４からなるインダクタのＣｕ埋め込みリ
ード線１５、１６がインダクタに接続される。
膜１２をＣＭＰ研磨し、その上に第４層間絶縁膜１３を
堆積し、第３層間絶縁膜１２に形成されたＣｕ埋め込み
コンタクトホールを介して、第３配線層のＣｕ埋め込み
パッド及びＣｕ埋め込み配線と、第４層間絶縁膜１３の
上面に形成された第４配線層のＣｕ埋め込みパッド及び
Ｃｕ埋め込み配線とが接続される。このとき、前記Ｃｕ
埋め込み配線１４からなるインダクタのＣｕ埋め込みリ
ード線１５、１６がインダクタに接続される。
【００４２】以上述べた製造工程において、図２（ｅ）
に示すように、第１層間絶縁膜２の上の第１配線層に形
成されたＣｕ埋め込みシールド層は、Ｃｕ埋め込みコン
タクトホール５とＣｕ埋め込みパッド６とを順に上部に
直接接続するダイレクトコンタクトを形成し、第４層間
絶縁膜１３の上面に引き出され接地される。
に示すように、第１層間絶縁膜２の上の第１配線層に形
成されたＣｕ埋め込みシールド層は、Ｃｕ埋め込みコン
タクトホール５とＣｕ埋め込みパッド６とを順に上部に
直接接続するダイレクトコンタクトを形成し、第４層間
絶縁膜１３の上面に引き出され接地される。
【００４３】同様に第２層間絶縁膜４の上の第２配線層
上に形成されたＴａＮシールド層１０ｃは、窒化膜１１
を貫通してこのＴａＮシールド層１０ｃに接続されたＣ
ｕ埋め込みコンタクトホールとＣｕ埋め込みパッドとか
らなるダイレクトコンタクトを介して第４層間絶縁膜１
３の上面に引き出され接地される。なお、第４層間絶縁
膜１３の上面に形成される第４配線層は、窒化膜等から
なるパッシベーション膜（図示せず）で被覆される。
上に形成されたＴａＮシールド層１０ｃは、窒化膜１１
を貫通してこのＴａＮシールド層１０ｃに接続されたＣ
ｕ埋め込みコンタクトホールとＣｕ埋め込みパッドとか
らなるダイレクトコンタクトを介して第４層間絶縁膜１
３の上面に引き出され接地される。なお、第４層間絶縁
膜１３の上面に形成される第４配線層は、窒化膜等から
なるパッシベーション膜（図示せず）で被覆される。
【００４４】図２（ｅ）に示す第１の実施の形態の半導
体装置は、多層配線とコンタクトホールが安価で導電性
に優れたＣｕ埋め込み多層配線を用いて形成されるこ
と、キャパシタ及び抵抗体と半導体基板上に形成される
トランジスタ(図示せず）との間をシールドするＣｕ埋
め込みシールド層３が、第１配線層におけるＣｕ埋め込
み配線技術を用いて形成されることに特徴がある。
体装置は、多層配線とコンタクトホールが安価で導電性
に優れたＣｕ埋め込み多層配線を用いて形成されるこ
と、キャパシタ及び抵抗体と半導体基板上に形成される
トランジスタ(図示せず）との間をシールドするＣｕ埋
め込みシールド層３が、第１配線層におけるＣｕ埋め込
み配線技術を用いて形成されることに特徴がある。
【００４５】また、キャパシタの電極と抵抗体の導電性
皮膜がＴａＮで形成されることにより、ＳｉＯ2等の絶
縁膜中における拡散係数の大きいＣｕの拡散によるトラ
ンジスタ等のリーク電流の発生が、ＴａＮ拡散防止膜で
抑制されるので、信頼性の高い半導体装置を得ることが
できる。
皮膜がＴａＮで形成されることにより、ＳｉＯ2等の絶
縁膜中における拡散係数の大きいＣｕの拡散によるトラ
ンジスタ等のリーク電流の発生が、ＴａＮ拡散防止膜で
抑制されるので、信頼性の高い半導体装置を得ることが
できる。
【００４６】また、従来のＳＴＩ領域上の導電性ポリシ
リコンからなる抵抗体では、ＳＴＩの面積に起因するポ
リシリコン抵抗体のサイズの制限や、熱工程に起因する
抵抗値のばらつき、及び工程数の増大等が問題となって
いたが、キャパシタの一方の電極をなすＴａＮを抵抗体
の導電性皮膜とすることにより、これらの問題点を全て
解決することができる。
リコンからなる抵抗体では、ＳＴＩの面積に起因するポ
リシリコン抵抗体のサイズの制限や、熱工程に起因する
抵抗値のばらつき、及び工程数の増大等が問題となって
いたが、キャパシタの一方の電極をなすＴａＮを抵抗体
の導電性皮膜とすることにより、これらの問題点を全て
解決することができる。
【００４７】例えば抵抗体のサイズの制限に関し、キャ
パシタと隣り合う抵抗体のＴａＮ導電性皮膜の面積を十
分大きくすることにより、これをパターニングし、トリ
ミングすることにより、高精度な抵抗値の調整をするこ
とができる。また、従来用いられてきた導電性ポリシリ
コンに比べて、抵抗値の温度係数が小さいことも大きな
利点である。
パシタと隣り合う抵抗体のＴａＮ導電性皮膜の面積を十
分大きくすることにより、これをパターニングし、トリ
ミングすることにより、高精度な抵抗値の調整をするこ
とができる。また、従来用いられてきた導電性ポリシリ
コンに比べて、抵抗値の温度係数が小さいことも大きな
利点である。
【００４８】図２（ｅ）に示す第１の実施の形態の半導
体装置は、さらにキャパシタの一方の電極１０ａと、抵
抗体の導電性皮膜１０ｂをなすＴａＮ膜の一部が、イン
ダクタと半導体基板上のトランジスタとの間のＴａＮシ
ールド層１０ｃとして用いられることに特徴がある。
体装置は、さらにキャパシタの一方の電極１０ａと、抵
抗体の導電性皮膜１０ｂをなすＴａＮ膜の一部が、イン
ダクタと半導体基板上のトランジスタとの間のＴａＮシ
ールド層１０ｃとして用いられることに特徴がある。
【００４９】なお、これらのＴａＮ膜１０ａ、１０ｂ、
１０ｃは、Ｃｕ埋め込み配線からのＣｕ拡散を防止する
ためさらに窒化膜１１で被覆され、窒化膜１１を覆う層
間絶縁膜１２の上にＣｕ埋め込み配線１４からなるイン
ダクタが形成される。
１０ｃは、Ｃｕ埋め込み配線からのＣｕ拡散を防止する
ためさらに窒化膜１１で被覆され、窒化膜１１を覆う層
間絶縁膜１２の上にＣｕ埋め込み配線１４からなるイン
ダクタが形成される。
【００５０】インダクタをなすＣｕ埋め込み配線１４を
流れる電流は、磁気誘導によりＴａＮシールド層１０ｃ
にイメージ電流を発生させ、このイメージ電流による損
失がインダクタのＱ値を小さくするので、これを回避す
るため前記イメージ電流を妨げるようにＴａＮシールド
層１０ｃをパターニングして分割するか、スリット等を
設けてＴａＮシールド層１０ｃのパターン形状を最適化
すれば、インダクタ１４のＱ値を低下させることなく十
分なシールド効果を得ることができる。
流れる電流は、磁気誘導によりＴａＮシールド層１０ｃ
にイメージ電流を発生させ、このイメージ電流による損
失がインダクタのＱ値を小さくするので、これを回避す
るため前記イメージ電流を妨げるようにＴａＮシールド
層１０ｃをパターニングして分割するか、スリット等を
設けてＴａＮシールド層１０ｃのパターン形状を最適化
すれば、インダクタ１４のＱ値を低下させることなく十
分なシールド効果を得ることができる。
【００５１】なお、前記Ｃｕ埋め込みシールド層３、及
びＴａＮシールド層１０ｃ共に受動素子との間の結合容
量が小さいことが望ましいので、上記のようにシールド
層を分割最適化するに当り、結合容量の最小化について
も同時に考慮しなければならない。
びＴａＮシールド層１０ｃ共に受動素子との間の結合容
量が小さいことが望ましいので、上記のようにシールド
層を分割最適化するに当り、結合容量の最小化について
も同時に考慮しなければならない。
【００５２】このように、キャパシタの一方の電極１０
ａと、抵抗体の導電性皮膜１０ｂとＴａＮシールド層１
０ｃとに対して共通に用いる導電膜としては、高い電気
伝導度を有し、Ｃｕに対する拡散防止の作用があり、か
つ温度係数が小さいことが要求されるが、これらの要求
条件を満たす導電膜として、ＴａＮのほかＴｉＡｌ、Ｔ
ｉＮ、ＷＮ等の金属間化合物からなる膜を用いることが
できる。
ａと、抵抗体の導電性皮膜１０ｂとＴａＮシールド層１
０ｃとに対して共通に用いる導電膜としては、高い電気
伝導度を有し、Ｃｕに対する拡散防止の作用があり、か
つ温度係数が小さいことが要求されるが、これらの要求
条件を満たす導電膜として、ＴａＮのほかＴｉＡｌ、Ｔ
ｉＮ、ＷＮ等の金属間化合物からなる膜を用いることが
できる。
【００５３】なお、通常アナログ回路に用いられるイン
ダクタは１００ミクロン角程度の大きさがあり、アナロ
グ回路においてチップサイズ縮小の妨げとなってきた。
しかし、アナログ回路に比べてより多くの配線層を備え
たロジック回路を含むアナログ・ディジタル混載型の半
導体装置を形成する際、インダクタ下部の空いている配
線層に前記ＴａＮシールド層１０ｃを設ければ、クロス
トークが回避され、大型のインダクタの直下部の半導体
基板上に多数のトランジスタ等の能動素子を配置するこ
とができるので、半導体装置の集積密度を大幅に向上す
ることができる。
ダクタは１００ミクロン角程度の大きさがあり、アナロ
グ回路においてチップサイズ縮小の妨げとなってきた。
しかし、アナログ回路に比べてより多くの配線層を備え
たロジック回路を含むアナログ・ディジタル混載型の半
導体装置を形成する際、インダクタ下部の空いている配
線層に前記ＴａＮシールド層１０ｃを設ければ、クロス
トークが回避され、大型のインダクタの直下部の半導体
基板上に多数のトランジスタ等の能動素子を配置するこ
とができるので、半導体装置の集積密度を大幅に向上す
ることができる。
【００５４】図３は、図２（ｅ）に示す第１の実施の形
態の半導体装置において、Ｃｕ埋め込み配線技術（ダマ
シン配線）がどのように用いられるかについて、わかり
やすく説明するための断面図である。図３に示すよう
に、半導体基板１に例えばトランジスタのソース／ドレ
イン領域のいづれか１つとなる高不純物濃度の拡散層１
ａが形成され、この拡散層１ａにＣｕ埋め込み多層配線
を接続する場合について説明する。
態の半導体装置において、Ｃｕ埋め込み配線技術（ダマ
シン配線）がどのように用いられるかについて、わかり
やすく説明するための断面図である。図３に示すよう
に、半導体基板１に例えばトランジスタのソース／ドレ
イン領域のいづれか１つとなる高不純物濃度の拡散層１
ａが形成され、この拡散層１ａにＣｕ埋め込み多層配線
を接続する場合について説明する。
【００５５】半導体基板１の上面に第１層間絶縁膜２を
堆積し、例えばＣｕ埋め込みパッド６の凹部を形成す
る。また、このＣｕ埋め込みパッド６の凹部の底に前記
拡散層１ａに達するコンタクトホール５を開口する。次
にＣｕ埋め込みメッキ工程においてメッキ電極となるよ
うに、前記Ｃｕ埋め込みパッド６の凹部及びコンタクト
ホール５の内面と、第１層間絶縁膜２の表面とを覆うよ
うに、例えばＴａＮ膜を薄くスパッタする。
堆積し、例えばＣｕ埋め込みパッド６の凹部を形成す
る。また、このＣｕ埋め込みパッド６の凹部の底に前記
拡散層１ａに達するコンタクトホール５を開口する。次
にＣｕ埋め込みメッキ工程においてメッキ電極となるよ
うに、前記Ｃｕ埋め込みパッド６の凹部及びコンタクト
ホール５の内面と、第１層間絶縁膜２の表面とを覆うよ
うに、例えばＴａＮ膜を薄くスパッタする。
【００５６】次に、このＴａＮ膜を陰極としてＣｕ埋め
込みメッキ工程を行えば、前記コンタクトホール５と凹
部６とがＣｕで埋め込まれ、同時に第１層間絶縁膜２の
上部表面にＣｕが堆積する。ＣＭＰ研磨により第１層間
絶縁膜２の表面上のＣｕを除去し、表面を平坦化すれば
第１層間絶縁膜２の上部の第１Ｃｕ埋め込み配線層に形
成されたＣｕ埋め込みパッド６と、半導体基板上の拡散
層１ａとが、Ｃｕ埋め込みコンタクトホールを介して接
続される。
込みメッキ工程を行えば、前記コンタクトホール５と凹
部６とがＣｕで埋め込まれ、同時に第１層間絶縁膜２の
上部表面にＣｕが堆積する。ＣＭＰ研磨により第１層間
絶縁膜２の表面上のＣｕを除去し、表面を平坦化すれば
第１層間絶縁膜２の上部の第１Ｃｕ埋め込み配線層に形
成されたＣｕ埋め込みパッド６と、半導体基板上の拡散
層１ａとが、Ｃｕ埋め込みコンタクトホールを介して接
続される。
【００５７】次に、第２層間絶縁膜４の上の第２Ｃｕ埋
め込み配線層形成領域に配線溝１４（配線溝の縦断面が
示されている)を開口し、その一端の底部に前記Ｃｕ埋
め込みパッド６につながるコンタクトホールを開口す
る。引き続き、前記と同様に電気メッキ法によりＣｕを
埋め込み、ＣＭＰ研磨して表面を平坦化する。
め込み配線層形成領域に配線溝１４（配線溝の縦断面が
示されている)を開口し、その一端の底部に前記Ｃｕ埋
め込みパッド６につながるコンタクトホールを開口す
る。引き続き、前記と同様に電気メッキ法によりＣｕを
埋め込み、ＣＭＰ研磨して表面を平坦化する。
【００５８】次に、第３層間絶縁膜１２の上の第３Ｃｕ
埋め込み配線層形成領域に配線溝１５（配線溝の横断面
が示されている）を開口し、その一端の底部にＣｕ埋め
込み配線１４の他端につながるコンタクトホール５を開
口する。引き続き前記と同様に電気メッキ法によりＣｕ
を埋め込み、ＣＭＰ研磨して表面を平坦化する。以上の
操作を繰り返して、半導体基板上の能動素子に接続され
るＣｕ埋め込み多層配線を形成することができる。
埋め込み配線層形成領域に配線溝１５（配線溝の横断面
が示されている）を開口し、その一端の底部にＣｕ埋め
込み配線１４の他端につながるコンタクトホール５を開
口する。引き続き前記と同様に電気メッキ法によりＣｕ
を埋め込み、ＣＭＰ研磨して表面を平坦化する。以上の
操作を繰り返して、半導体基板上の能動素子に接続され
るＣｕ埋め込み多層配線を形成することができる。
【００５９】図３において、半導体基板上の拡散層１ａ
の上にＣｕ埋め込みパッド６を含むダイレクトコンタク
トを形成する場合について説明したが、Ｃｕ埋め込みパ
ッドがＣｕ埋め込み配線に置き換えられても同様に実施
することができる。
の上にＣｕ埋め込みパッド６を含むダイレクトコンタク
トを形成する場合について説明したが、Ｃｕ埋め込みパ
ッドがＣｕ埋め込み配線に置き換えられても同様に実施
することができる。
【００６０】図２（ｅ）に示す第１の実施の形態の半導
体装置において、図３に示すようなＣｕ埋め込み多層配
線が全面的に用いられる。すなわち、第１Ｃｕ埋め込み
配線層の一部としてＣｕ埋め込みシールド層が形成さ
れ、第２Ｃｕ埋め込み配線層の形成工程において、第２
層間絶縁膜の平坦化の後、キャパシタと抵抗体とインダ
クタのシールド層を形成するＴａＮ膜とＴａ2Ｏ5膜の積
層工程が含まれ、また、第３Ｃｕ埋め込み配線層の一部
としてＣｕ埋め込みインダクタが形成される。
体装置において、図３に示すようなＣｕ埋め込み多層配
線が全面的に用いられる。すなわち、第１Ｃｕ埋め込み
配線層の一部としてＣｕ埋め込みシールド層が形成さ
れ、第２Ｃｕ埋め込み配線層の形成工程において、第２
層間絶縁膜の平坦化の後、キャパシタと抵抗体とインダ
クタのシールド層を形成するＴａＮ膜とＴａ2Ｏ5膜の積
層工程が含まれ、また、第３Ｃｕ埋め込み配線層の一部
としてＣｕ埋め込みインダクタが形成される。
【００６１】なお、半導体装置の受動素子とシールド層
がＣｕ埋め込み多層配線に組み込まれるように形成され
るので、工程数を増加することなく、例えばインダクタ
のシールド層を第２Ｃｕ埋め込み配線層の一部として形
成することも可能である。
がＣｕ埋め込み多層配線に組み込まれるように形成され
るので、工程数を増加することなく、例えばインダクタ
のシールド層を第２Ｃｕ埋め込み配線層の一部として形
成することも可能である。
【００６２】このように、全面的にＣｕ埋め込み多層配
線を用いた半導体装置において、多数のＣｕ埋め込みコ
ンタクトホールによるＣｕ埋め込み配線層間の接続に
は、極めて高い信頼性が要求される。
線を用いた半導体装置において、多数のＣｕ埋め込みコ
ンタクトホールによるＣｕ埋め込み配線層間の接続に
は、極めて高い信頼性が要求される。
【００６３】先に述べたように、従来Ｃｕ埋め込み配線
とＣｕ埋め込みコンタクトホールとの接続点にクラウン
と呼ばれる残留物が形成されるため、Ｃｕ埋め込み多層
配線を含む半導体装置を高い歩留まりで製造することは
できなかった。
とＣｕ埋め込みコンタクトホールとの接続点にクラウン
と呼ばれる残留物が形成されるため、Ｃｕ埋め込み多層
配線を含む半導体装置を高い歩留まりで製造することは
できなかった。
【００６４】次に、図４を用いて本発明の第２の実施の
形態に係る半導体装置の製造方法について説明する。第
２の実施の形態では、第１の実施の形態で説明した半導
体装置を高い歩留まりで提供するクラウン生成の問題が
除去されたＣｕ埋め込み配線技術について説明する。図
４に示すＣｕ埋め込み配線技術は、先に図５を用いて説
明した塗布形反射防止膜の替わりに反射防止膜としての
機能を持つＳｉＯＮ膜を用いることに特徴がある。
形態に係る半導体装置の製造方法について説明する。第
２の実施の形態では、第１の実施の形態で説明した半導
体装置を高い歩留まりで提供するクラウン生成の問題が
除去されたＣｕ埋め込み配線技術について説明する。図
４に示すＣｕ埋め込み配線技術は、先に図５を用いて説
明した塗布形反射防止膜の替わりに反射防止膜としての
機能を持つＳｉＯＮ膜を用いることに特徴がある。
【００６５】図４（ａ）に示すように、シリコン基板１
の上に層間絶縁膜２を形成し、その上にＳｉＯＮ反射防
止膜２０を堆積する。このＳｉＯＮ反射防止膜２０の上
にレジスト膜２１を塗布し、コンタクトホールの開口部
を形成する。ここでシリコン基板１は下層の配線層であ
っても良い。
の上に層間絶縁膜２を形成し、その上にＳｉＯＮ反射防
止膜２０を堆積する。このＳｉＯＮ反射防止膜２０の上
にレジスト膜２１を塗布し、コンタクトホールの開口部
を形成する。ここでシリコン基板１は下層の配線層であ
っても良い。
【００６６】次に、図４（ｂ）に示すように、レジスト
膜２１をマスクとしてＳｉＯＮ反射防止膜２０と層間絶
縁膜２とをシリコン基板１に達するまでＲＩＥを用いて
異方性エッチングし、レジスト膜２１を除去する。
膜２１をマスクとしてＳｉＯＮ反射防止膜２０と層間絶
縁膜２とをシリコン基板１に達するまでＲＩＥを用いて
異方性エッチングし、レジスト膜２１を除去する。
【００６７】先に図５（ｃ）で説明した従来のレジスト
膜３１の除去工程では、反射防止膜３０は、レジスト膜
３１の除去工程で同時に除去されるが、第２の実施の形
態におけるレジスト膜２１の除去工程では、反射防止膜
２０がＳｉＯＮ膜からなるため除去されずに図４（ｃ）
に示すように残留する。
膜３１の除去工程では、反射防止膜３０は、レジスト膜
３１の除去工程で同時に除去されるが、第２の実施の形
態におけるレジスト膜２１の除去工程では、反射防止膜
２０がＳｉＯＮ膜からなるため除去されずに図４（ｃ）
に示すように残留する。
【００６８】次に、図４（ｄ）に示すように、コンタク
トホールが開口された層間絶縁膜２とＳｉＯＮ反射防止
膜２０の上に、再度レジスト膜２１を塗布し、配線溝の
形成領域を開口する。この工程でコンタクトホールに埋
めこまれたレジスト膜は除去される。
トホールが開口された層間絶縁膜２とＳｉＯＮ反射防止
膜２０の上に、再度レジスト膜２１を塗布し、配線溝の
形成領域を開口する。この工程でコンタクトホールに埋
めこまれたレジスト膜は除去される。
【００６９】次に、ＳｉＯＮ反射防止膜２０に対するエ
ッチング条件でＲＩＥによる異方性エッチングを行え
ば、図４（ｅ）に示すように、層間絶縁膜２の上面を覆
うＳｉＯＮ反射防止膜２０が除去される。引き続きＳｉ
Ｏ2に対するエッチング条件に切り替えてＲＩＥによる
異方性エッチングを行えば、層間絶縁膜２に配線溝を形
成することができる。
ッチング条件でＲＩＥによる異方性エッチングを行え
ば、図４（ｅ）に示すように、層間絶縁膜２の上面を覆
うＳｉＯＮ反射防止膜２０が除去される。引き続きＳｉ
Ｏ2に対するエッチング条件に切り替えてＲＩＥによる
異方性エッチングを行えば、層間絶縁膜２に配線溝を形
成することができる。
【００７０】この配線溝の形成工程で、従来は図５
（ｆ）に示すように、コンタクトホールの内壁に残され
た塗布形の反射防止膜がクラウンを生成させる原因とな
っていたが、第２の実施の形態における配線溝の形成工
程では、コンタクトホールの内壁に反射防止膜が存在し
ないので、クラウンは生成されない。
（ｆ）に示すように、コンタクトホールの内壁に残され
た塗布形の反射防止膜がクラウンを生成させる原因とな
っていたが、第２の実施の形態における配線溝の形成工
程では、コンタクトホールの内壁に反射防止膜が存在し
ないので、クラウンは生成されない。
【００７１】次に、図４（ｇ）に示すように、レジスト
膜２０を除去すれば配線溝の底部にクラウンを生じるこ
となくコンタクトホールが開口された構造を層間絶縁膜
２に形成することができる。引き続き例えばＴａＮから
なるメッキ電極を全面にスパッタし、電気メッキにより
Ｃｕを埋め込み層間絶縁膜２の上面に堆積したＣｕをＣ
ＭＰで除去すれば、所要のＣｕ埋め込み２重溝配線(Dua
l Damascene)の配線構造を形成することができる。
膜２０を除去すれば配線溝の底部にクラウンを生じるこ
となくコンタクトホールが開口された構造を層間絶縁膜
２に形成することができる。引き続き例えばＴａＮから
なるメッキ電極を全面にスパッタし、電気メッキにより
Ｃｕを埋め込み層間絶縁膜２の上面に堆積したＣｕをＣ
ＭＰで除去すれば、所要のＣｕ埋め込み２重溝配線(Dua
l Damascene)の配線構造を形成することができる。
【００７２】このようにＣＭＰ研磨で平坦化されたＣｕ
埋め込み２重溝配線の上に層間絶縁膜を堆積し、同様の
工程を繰り返せば容易に配線層を多層化することができ
る。
埋め込み２重溝配線の上に層間絶縁膜を堆積し、同様の
工程を繰り返せば容易に配線層を多層化することができ
る。
【００７３】このように形成されたＣｕ埋め込み多層配
線は、各配線層間を接続するコンタクトホールの周辺に
クラウンが存在せず、コンタクトホールと配線溝とが完
全に一体化された状態で電気メッキによるＣｕ埋め込み
がなされるので、各配線層間を接続するコンタクトホー
ルの接続の信頼性は極めて高い。
線は、各配線層間を接続するコンタクトホールの周辺に
クラウンが存在せず、コンタクトホールと配線溝とが完
全に一体化された状態で電気メッキによるＣｕ埋め込み
がなされるので、各配線層間を接続するコンタクトホー
ルの接続の信頼性は極めて高い。
【００７４】また、配線溝は任意の平面形状にパターニ
ングすることができるので、これを用いて図２（ｅ）に
示すＣｕ埋め込みシールド層３やインダクタをなすＣｕ
埋め込み配線１４を、何等の追加工程を要することな
く、対応する配線層のＣｕ埋め込み配線と同時に形成す
ることができる。
ングすることができるので、これを用いて図２（ｅ）に
示すＣｕ埋め込みシールド層３やインダクタをなすＣｕ
埋め込み配線１４を、何等の追加工程を要することな
く、対応する配線層のＣｕ埋め込み配線と同時に形成す
ることができる。
【００７５】なお、本発明は上記の実施の形態に限定さ
れるものではない。例えば第１の実施の形態において、
第１配線層にＣｕ埋め込みシールド層を形成し、第２配
線層にキャパシタと抵抗体とＴａＮシールド層とを形成
し、第３配線層にインダクタを形成する場合について説
明したが、シールド層が受動素子の下層に形成されれ
ば、他の異なる配線層の組み合わせに対して同様に実施
することができる。
れるものではない。例えば第１の実施の形態において、
第１配線層にＣｕ埋め込みシールド層を形成し、第２配
線層にキャパシタと抵抗体とＴａＮシールド層とを形成
し、第３配線層にインダクタを形成する場合について説
明したが、シールド層が受動素子の下層に形成されれ
ば、他の異なる配線層の組み合わせに対して同様に実施
することができる。
【００７６】また、第２の実施の形態において、コンタ
クトホール開口後も層間絶縁膜の上面に残留させる反射
防止膜としてＳｉＯＮ膜を用いたが、塗布形の反射防止
膜であっても、コンタクトホールの開口過程で用いたレ
ジスト膜の除去工程において、材質の劣化を生じること
なく層間絶縁膜の上面に残留する反射防止膜であれば、
ＳｉＯＮ膜と同様に用いることができる。その他本発明
の要旨を逸脱しない範囲で、種々変形して実施すること
ができる。
クトホール開口後も層間絶縁膜の上面に残留させる反射
防止膜としてＳｉＯＮ膜を用いたが、塗布形の反射防止
膜であっても、コンタクトホールの開口過程で用いたレ
ジスト膜の除去工程において、材質の劣化を生じること
なく層間絶縁膜の上面に残留する反射防止膜であれば、
ＳｉＯＮ膜と同様に用いることができる。その他本発明
の要旨を逸脱しない範囲で、種々変形して実施すること
ができる。
【００７７】
【発明の効果】以上詳述したように本発明によれば、 （１）Ｃｕ埋め込み多層配線を構成する上部配線層にキ
ャパシタ、抵抗体、及びインダクタ等の受動素子を形成
し、かつ前記受動素子の下部配線層に電気的及び磁気的
結合を遮断するシールド層を形成することにより、占有
面積の大きい前記受動素子の直下部の半導体基板上に、
クロストークを生じることなくトランジスタ等の能動素
子を配置することができるので、アナログ回路及びアナ
ログ・デジタル混載回路からなる半導体装置の集積度を
大幅に向上させることができる。
ャパシタ、抵抗体、及びインダクタ等の受動素子を形成
し、かつ前記受動素子の下部配線層に電気的及び磁気的
結合を遮断するシールド層を形成することにより、占有
面積の大きい前記受動素子の直下部の半導体基板上に、
クロストークを生じることなくトランジスタ等の能動素
子を配置することができるので、アナログ回路及びアナ
ログ・デジタル混載回路からなる半導体装置の集積度を
大幅に向上させることができる。
【００７８】（２）インダクタ及びシールド層がＣｕ埋
め込み多層配線技術を用いて形成されるので、何等の追
加工程を要することなく前記インダクタ及びシールド層
をＣｕ埋め込み多層配線の配線層の中に組み込むことが
できる。
め込み多層配線技術を用いて形成されるので、何等の追
加工程を要することなく前記インダクタ及びシールド層
をＣｕ埋め込み多層配線の配線層の中に組み込むことが
できる。
【００７９】（３）キャパシタの電極、抵抗体の抵抗皮
膜、及びシールド層を構成する導電材料として、例えば
ＴａＮ、ＴｉＡｌ、ＴｉＮ、ＷＮ等のように、層間絶縁
膜中のＣｕ拡散に対するバリア効果のあるものを用いる
ので、工程数の削減と同時に、Ｃｕ拡散による半導体装
置の受動素子及び能動素子におけるリーク電流の発生を
回避し、Ｃｕ埋め込み配線からなる半導体装置の信頼性
を大幅に向上させることができる。
膜、及びシールド層を構成する導電材料として、例えば
ＴａＮ、ＴｉＡｌ、ＴｉＮ、ＷＮ等のように、層間絶縁
膜中のＣｕ拡散に対するバリア効果のあるものを用いる
ので、工程数の削減と同時に、Ｃｕ拡散による半導体装
置の受動素子及び能動素子におけるリーク電流の発生を
回避し、Ｃｕ埋め込み配線からなる半導体装置の信頼性
を大幅に向上させることができる。
【００８０】（４）これらの導電材料を抵抗体の皮膜抵
抗として用いることにより、抵抗値の温度係数が小さ
く、熱工程による抵抗値のバラツキや工程数の増加も軽
減することができる。また、導電性ポリシリコンからな
る抵抗体をＳＴＩ領域上に設ける従来の方法に比べて、
抵抗体を層間絶縁膜の間における任意の配線層に形成す
ることができるので、抵抗体のサイズと形状を自由に選
択することで抵抗値を精度良く制御することができる。
抗として用いることにより、抵抗値の温度係数が小さ
く、熱工程による抵抗値のバラツキや工程数の増加も軽
減することができる。また、導電性ポリシリコンからな
る抵抗体をＳＴＩ領域上に設ける従来の方法に比べて、
抵抗体を層間絶縁膜の間における任意の配線層に形成す
ることができるので、抵抗体のサイズと形状を自由に選
択することで抵抗値を精度良く制御することができる。
【００８１】（５）これらの導電性材料をインダクタの
シールド層として用いる場合、イメージ電流による損失
を軽減するように、スリットによりシールド層を分割す
る等の形状の最適化を行えば、半導体基板上の能動素子
へのクロストークを回避すると同時にインダクタのＱ値
を高くすることができる。このようなシールド層の形状
の最適化は、例えばＣｕ埋め込みシールド層をインダク
タのシールド層として用いる場合にも同様に実施するこ
とができる。
シールド層として用いる場合、イメージ電流による損失
を軽減するように、スリットによりシールド層を分割す
る等の形状の最適化を行えば、半導体基板上の能動素子
へのクロストークを回避すると同時にインダクタのＱ値
を高くすることができる。このようなシールド層の形状
の最適化は、例えばＣｕ埋め込みシールド層をインダク
タのシールド層として用いる場合にも同様に実施するこ
とができる。
【００８２】（６）本発明の半導体装置に用いるＣｕ埋
め込み多層配線の形成に際し、層間絶縁膜にコンタクト
ホールを形成するのに用いたＳｉＯＮ反射防止膜を、そ
のまま配線溝の形成にも用いることにより、コンタクト
ホール周辺部におけるクラウンの生成を回避し、Ｃｕ埋
め込みメッキ電極となるＴａＮ等の皮膜を前記コンタク
トホール及び配線溝の開口部の内面に一様にスパッタす
ることができるので、前記コンタクトホール及び配線溝
へのＣｕ埋め込みを一体化すると同時に、前記ＴａＮ皮
膜にはＣｕ拡散のバリア効果があるので、高歩留まりで
工程数が少なく、かつ、信頼性の高い半導体装置を提供
することが可能になる。
め込み多層配線の形成に際し、層間絶縁膜にコンタクト
ホールを形成するのに用いたＳｉＯＮ反射防止膜を、そ
のまま配線溝の形成にも用いることにより、コンタクト
ホール周辺部におけるクラウンの生成を回避し、Ｃｕ埋
め込みメッキ電極となるＴａＮ等の皮膜を前記コンタク
トホール及び配線溝の開口部の内面に一様にスパッタす
ることができるので、前記コンタクトホール及び配線溝
へのＣｕ埋め込みを一体化すると同時に、前記ＴａＮ皮
膜にはＣｕ拡散のバリア効果があるので、高歩留まりで
工程数が少なく、かつ、信頼性の高い半導体装置を提供
することが可能になる。
【図１】第１の実施の形態に係る半導体装置の構造と製
造工程を示す断面図。
造工程を示す断面図。
【図２】第１の実施の形態に係る半導体装置の構造と製
造工程の続きを示す断面図。
造工程の続きを示す断面図。
【図３】第１の実施の形態に係る半導体装置の多層Ｃｕ
埋め込み配線の断面図。
埋め込み配線の断面図。
【図４】第２の実施の形態のコンタクトホールと配線溝
の形成方法を示す断面図。
の形成方法を示す断面図。
【図５】従来のコンタクトホールと配線溝の形成方法を
示す断面図。
示す断面図。
１…シリコン基板 ２、４，１２，１３…層間絶縁膜 ３…Ｃｕ埋め込みシールド層 ５…Ｃｕ埋め込みコンタクトホール ６…Ｃｕ埋め込みパッド ７、１４…Ｃｕ埋め込み配線 ８…ＴａＮ電極 ９、９ａ、９ｂ、９ｃ…Ｔａ2Ｏ5膜 １０、１０ａ、１０ｂ、１０ｃ…ＴａＮ膜 １１…窒化膜 １５、１６…インダクタのＣｕ埋め込みリード線 ２０…ＳｉＯＮ反射防止膜 ２１、３１…レジスト膜 ３０…塗布型反射防止膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/04 Ｐ (72)発明者 猪原 正弘 神奈川県横浜市磯子区新杉田町８番地 株 式会社東芝横浜事業所内 Ｆターム(参考） 5F033 HH11 HH32 JJ11 JJ32 KK11 KK32 MM01 NN01 NN37 NN38 NN39 PP15 PP27 QQ04 QQ13 QQ37 QQ48 RR06 RR08 SS21 TT01 VV03 VV08 VV09 VV10 XX23 5F038 AC05 AC09 AC14 AC15 AR06 AR07 AR19 AR25 AZ04 BH10 BH19 CD18 DF12 EZ20
Claims (13)
- 【請求項１】 半導体基板上に形成されたキャパシタ、
抵抗体、及びインダクタからなる受動素子を含む半導体
装置において、 前記半導体装置は金属埋め込み多層配線を具備し、 前記受動素子が前記金属埋め込み多層配線の上部配線層
に形成され、 前記半導体基板の上面に形成された能動素子と前記受動
素子との間のクロストークを回避するシールド層が、前
記受動素子が形成された前記上部配線層の下部の配線層
に形成されることを特徴とする半導体装置。 - 【請求項２】 前記キャパシタの電極と前記抵抗体の皮
膜抵抗と前記インダクタのシールド層との内、少なくと
もいづれか２つは、同一の導電材料からなるひと続きの
導電層が分割されてなることを特徴とする請求項１記載
の半導体装置。 - 【請求項３】 前記キャパシタと抵抗体のシールド層、
及び、前記インダクタが、前記金属埋め込み多層配線と
同様な金属埋め込み手段により形成されることを特徴と
する請求項１記載の半導体装置。 - 【請求項４】 前記金属埋め込み多層配線における埋め
込み金属は、Ｃｕからなることを特徴とする請求項１記
載の半導体装置。 - 【請求項５】 前記インダクタのシールド層は、前記イ
ンダクタの直下部において分割配置されることを特徴と
する請求項１記載の半導体装置。 - 【請求項６】 前記シールド層の直下部に、前記半導体
装置の能動素子が配置されることを特徴とする請求項１
記載の半導体装置。 - 【請求項７】 前記金属埋め込み多層配線において、コ
ンタクトホールを開口する反射防止膜とこのコンタクト
ホールの上部に形成される配線溝を開口する反射防止膜
とが同一の反射防止膜からなることを特徴とする請求項
１記載の半導体装置。 - 【請求項８】 前記同一の導電材料からなる一続きの導
電層は、ＴａＮ、ＴｉＡｌ、ＴｉＮ、及びＷＮのいづれ
か１つからなることを特徴とする請求項２記載の半導体
装置。 - 【請求項９】 前記反射防止膜は、ＳｉＯＮからなるこ
とを特徴とする請求項７記載の半導体装置。 - 【請求項１０】 半導体基板上に第１の層間絶縁膜を形
成する工程と、 この第１の層間絶縁膜に第１の金属埋め込み配線を形成
する工程と、 前記第１の層間絶縁膜上に第２の層間絶縁膜を堆積する
工程と、 この第２の層間絶縁膜に第２の金属埋め込み配線を形成
する工程と、 前記第２の層間絶縁膜上に第３の層間絶縁膜を堆積する
工程と、 この第３の層間絶縁膜に第３の金属埋め込み配線を形成
する工程と、 を含む半導体装置の製造方法において、 前記第１の金属埋め込み配線を形成する工程は、この第
１の金属埋め込み配線の一部をなす金属埋め込みシール
ド層を形成する工程を含み、 前記第２の金属埋め込み配線を形成する工程は、キャパ
シタの電極と抵抗体の皮膜抵抗とインダクタのシールド
層との内、少なくともいづれか２つを、同一の導電材料
からなる一続きの導電層を分割して形成する工程を含
み、 前記第３の金属埋め込み配線を形成する工程は、この第
３の金属埋め込み配線の一部をなす金属埋め込みインダ
クタを形成する工程を含むことを特徴とする半導体装置
の製造方法。 - 【請求項１１】 前記半導体装置の製造方法において、
金属埋め込み配線層を形成する工程は、 半導体基板上に層間絶縁膜を堆積する工程と、 この層間絶縁膜上に反射防止膜を堆積する工程と、 この反射防止膜上に第１のレジスト膜を塗布する工程
と、 このレジスト膜にコンタクトホールのパターンを形成す
る工程と、 前記第１のレジスト膜をマスクとして前記反射防止膜を
エッチングする工程と、 前記第１のレジスト膜と前記反射防止膜とをマスクとし
て前記層間絶縁膜をエッチングする工程と、 前記第１のレジスト膜を除去する工程と、 前記半導体基板上に第２のレジスト膜を塗布する工程
と、 この第２のレジスト膜に配線溝のパターンを形成する工
程と、 前記第２のレジスト膜をマスクとして前記反射防止膜を
エッチングする工程と、 前記第２のレジスト膜と前記前記反射防止膜とをマスク
として前記層間絶縁膜に、この層間絶縁膜の厚さよりも
浅い配線溝を形成するエッチング工程と、 前記第２のレジスト膜を除去する工程と、 前記コンタクトホールと前記配線溝とに金属材料を埋め
込む工程と、を含むことを特徴とする請求項１０記載の
半導体装置の製造方法。 - 【請求項１２】 前記層間絶縁膜上に反射防止膜を堆積
する工程の替わりに、前記層間絶縁膜上に反射防止膜を
塗布する工程が含まれることを特徴とする請求項１１記
載の半導体装置の製造方法。 - 【請求項１３】 前記第２のレジスト膜を除去する工程
に引き続き、前記反射防止膜を除去する工程が含まれる
ことを特徴とする請求項１１記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000070937A JP3715502B2 (ja) | 2000-03-14 | 2000-03-14 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000070937A JP3715502B2 (ja) | 2000-03-14 | 2000-03-14 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001267320A true JP2001267320A (ja) | 2001-09-28 |
| JP3715502B2 JP3715502B2 (ja) | 2005-11-09 |
Family
ID=18589597
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000070937A Expired - Fee Related JP3715502B2 (ja) | 2000-03-14 | 2000-03-14 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3715502B2 (ja) |
Cited By (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002184945A (ja) * | 2000-12-11 | 2002-06-28 | Fuji Electric Co Ltd | 磁気素子一体型半導体デバイス |
| WO2003061010A3 (en) * | 2002-01-11 | 2004-01-22 | Microtune San Diego Inc | Integrated ground shield |
| JP2004207602A (ja) * | 2002-12-26 | 2004-07-22 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| JP2005129947A (ja) * | 2003-10-24 | 2005-05-19 | Infineon Technologies Ag | 薄膜抵抗器を含むモノリシック集積回路およびその製造方法 |
| JP2005524993A (ja) * | 2002-05-07 | 2005-08-18 | エステーミクロエレクトロニクス ソシエテ アノニム | コンデンサと少なくとも１つの半導体素子を有する電子回路、およびこのような回路を設計する方法 |
| JP2005286255A (ja) * | 2004-03-30 | 2005-10-13 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US7002201B2 (en) | 2002-03-08 | 2006-02-21 | Fujitsu Limited | Semiconductor device and manufacturing method thereof |
| KR100606947B1 (ko) * | 2003-03-17 | 2006-08-01 | 세이코 엡슨 가부시키가이샤 | 콘택트 홀 형성 방법, 배선 형성 기판의 제조 방법, 반도체 장치의 제조 방법, 및 전자 디바이스의 제조 방법 |
| US7091576B2 (en) | 2002-06-18 | 2006-08-15 | Nec Electronics Corporation | Inductor for semiconductor integrated circuit and method of fabricating the same |
| US7154158B2 (en) | 2003-10-17 | 2006-12-26 | Nec Electronics Corporation | Semiconductor device having MIM structure resistor |
| US7227214B2 (en) | 2001-10-03 | 2007-06-05 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| JP2007251203A (ja) * | 2003-10-17 | 2007-09-27 | Nec Electronics Corp | Ｍｉｍ構造抵抗体を搭載した半導体装置 |
| JP2007537604A (ja) * | 2004-05-13 | 2007-12-20 | シリコン ラボラトリーズ インコーポレーテッド | 金属メッシュ構造を含む半導体集積回路 |
| WO2008078731A1 (ja) * | 2006-12-27 | 2008-07-03 | Nec Corporation | 半導体装置及びその製造方法 |
| US7405134B2 (en) | 2004-03-04 | 2008-07-29 | Seiko Epson Corporation | Method of manufacturing a semiconductor device and electronic equipment |
| JP2008530820A (ja) * | 2005-02-16 | 2008-08-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 電流密度増強層（ｃｄｅｌ）を有する薄膜抵抗器 |
| JP2008283212A (ja) * | 2008-07-14 | 2008-11-20 | Nec Electronics Corp | 半導体集積回路用インダクタ及びその製造方法 |
| US7671381B2 (en) | 2002-09-27 | 2010-03-02 | Renesas Eastern Japan Semiconductor, Inc. | Semiconductor device and manufacturing the same |
| KR101005961B1 (ko) | 2002-07-04 | 2011-01-05 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체 장치 및 반도체 장치의 제조 방법 |
| EP2869343A2 (en) | 2013-10-30 | 2015-05-06 | Renesas Electronics Corporation | Integrated metal resistor |
| JP2016122771A (ja) * | 2014-12-25 | 2016-07-07 | ローム株式会社 | チップ部品 |
| TWI552174B (zh) * | 2014-01-02 | 2016-10-01 | 矽品精密工業股份有限公司 | 線路結構 |
| WO2019198613A1 (ja) * | 2018-04-11 | 2019-10-17 | 株式会社デンソー | 半導体装置およびその製造方法 |
-
2000
- 2000-03-14 JP JP2000070937A patent/JP3715502B2/ja not_active Expired - Fee Related
Cited By (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002184945A (ja) * | 2000-12-11 | 2002-06-28 | Fuji Electric Co Ltd | 磁気素子一体型半導体デバイス |
| US7227214B2 (en) | 2001-10-03 | 2007-06-05 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| WO2003061010A3 (en) * | 2002-01-11 | 2004-01-22 | Microtune San Diego Inc | Integrated ground shield |
| US6744129B2 (en) | 2002-01-11 | 2004-06-01 | Microtune (San Diego), Inc. | Integrated ground shield |
| US7002201B2 (en) | 2002-03-08 | 2006-02-21 | Fujitsu Limited | Semiconductor device and manufacturing method thereof |
| KR100793475B1 (ko) * | 2002-03-08 | 2008-01-14 | 후지쯔 가부시끼가이샤 | 반도체 장치 |
| JP2005524993A (ja) * | 2002-05-07 | 2005-08-18 | エステーミクロエレクトロニクス ソシエテ アノニム | コンデンサと少なくとも１つの半導体素子を有する電子回路、およびこのような回路を設計する方法 |
| US7091576B2 (en) | 2002-06-18 | 2006-08-15 | Nec Electronics Corporation | Inductor for semiconductor integrated circuit and method of fabricating the same |
| KR101005961B1 (ko) | 2002-07-04 | 2011-01-05 | 후지쯔 세미컨덕터 가부시키가이샤 | 반도체 장치 및 반도체 장치의 제조 방법 |
| US7741656B2 (en) | 2002-09-27 | 2010-06-22 | Renesas Technology Corporation | Semiconductor device and manufacturing the same |
| US7671381B2 (en) | 2002-09-27 | 2010-03-02 | Renesas Eastern Japan Semiconductor, Inc. | Semiconductor device and manufacturing the same |
| US8080831B2 (en) | 2002-09-27 | 2011-12-20 | Renesas Electronics Corporation | Semiconductor device and manufacturing the same |
| JP2004207602A (ja) * | 2002-12-26 | 2004-07-22 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| KR100606947B1 (ko) * | 2003-03-17 | 2006-08-01 | 세이코 엡슨 가부시키가이샤 | 콘택트 홀 형성 방법, 배선 형성 기판의 제조 방법, 반도체 장치의 제조 방법, 및 전자 디바이스의 제조 방법 |
| US7179733B2 (en) | 2003-03-17 | 2007-02-20 | Seiko Epson Corporation | Method of forming contact holes and electronic device formed thereby |
| US7154158B2 (en) | 2003-10-17 | 2006-12-26 | Nec Electronics Corporation | Semiconductor device having MIM structure resistor |
| JP2007251203A (ja) * | 2003-10-17 | 2007-09-27 | Nec Electronics Corp | Ｍｉｍ構造抵抗体を搭載した半導体装置 |
| JP2005129947A (ja) * | 2003-10-24 | 2005-05-19 | Infineon Technologies Ag | 薄膜抵抗器を含むモノリシック集積回路およびその製造方法 |
| US7405134B2 (en) | 2004-03-04 | 2008-07-29 | Seiko Epson Corporation | Method of manufacturing a semiconductor device and electronic equipment |
| JP2005286255A (ja) * | 2004-03-30 | 2005-10-13 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2007537604A (ja) * | 2004-05-13 | 2007-12-20 | シリコン ラボラトリーズ インコーポレーテッド | 金属メッシュ構造を含む半導体集積回路 |
| JP2008530820A (ja) * | 2005-02-16 | 2008-08-07 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 電流密度増強層（ｃｄｅｌ）を有する薄膜抵抗器 |
| WO2008078731A1 (ja) * | 2006-12-27 | 2008-07-03 | Nec Corporation | 半導体装置及びその製造方法 |
| JP5059784B2 (ja) * | 2006-12-27 | 2012-10-31 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| US8629529B2 (en) | 2006-12-27 | 2014-01-14 | Nec Corporation | Semiconductor device and its manufacturing method |
| JP2008283212A (ja) * | 2008-07-14 | 2008-11-20 | Nec Electronics Corp | 半導体集積回路用インダクタ及びその製造方法 |
| EP2869343A2 (en) | 2013-10-30 | 2015-05-06 | Renesas Electronics Corporation | Integrated metal resistor |
| US9881868B2 (en) | 2013-10-30 | 2018-01-30 | Renesas Electronics Corporation | Semiconductor device |
| TWI552174B (zh) * | 2014-01-02 | 2016-10-01 | 矽品精密工業股份有限公司 | 線路結構 |
| JP2016122771A (ja) * | 2014-12-25 | 2016-07-07 | ローム株式会社 | チップ部品 |
| US10586774B2 (en) | 2014-12-25 | 2020-03-10 | Rohm Co., Ltd. | Structure comprising an inductor and resistor |
| WO2019198613A1 (ja) * | 2018-04-11 | 2019-10-17 | 株式会社デンソー | 半導体装置およびその製造方法 |
| JP2019186407A (ja) * | 2018-04-11 | 2019-10-24 | 株式会社デンソー | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3715502B2 (ja) | 2005-11-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3715502B2 (ja) | 半導体装置及びその製造方法 | |
| US6730573B1 (en) | MIM and metal resistor formation at CU beol using only one extra mask | |
| US6670237B1 (en) | Method for an advanced MIM capacitor | |
| KR100429122B1 (ko) | Ｍｉｍ 캐패시터 | |
| JP3778487B2 (ja) | 金属キャパシタの形成方法 | |
| JP3790469B2 (ja) | 半導体装置 | |
| US7517763B2 (en) | Semiconductor device having fuse and capacitor at the same level and method of fabricating the same | |
| JP3895126B2 (ja) | 半導体装置の製造方法 | |
| JP2007221161A (ja) | 半導体デバイスで用いられるキャパシタとその製造方法 | |
| JP4289668B2 (ja) | Ｍｉｍｃａｐ（金属・絶縁体・金属キャパシタ）と抵抗器を同一レベルに形成する方法 | |
| US7160772B2 (en) | Structure and method for integrating MIM capacitor in BEOL wiring levels | |
| KR20020018603A (ko) | 평행한 커패시터들에 대한 스택형 구조 및 제조 방법 | |
| US7227214B2 (en) | Semiconductor device and method of manufacturing the same | |
| US20020047218A1 (en) | Bond pad of semiconductor device and method of fabricating the same | |
| KR100549787B1 (ko) | 반도체장치 및 그 제조방법 | |
| US6828222B2 (en) | Method for manufacturing multilayer wiring structure semiconductor device | |
| KR100553679B1 (ko) | 아날로그 커패시터를 갖는 반도체 소자 및 그 제조방법 | |
| JP4034482B2 (ja) | 多層配線構造体及び半導体装置の製造方法 | |
| JP2000164812A (ja) | 半導体装置及びその製造方法 | |
| US20170194246A1 (en) | Mimcap structure in a semiconductor device package | |
| US20050082589A1 (en) | Semiconductor device and manufacturing method of the same | |
| JPH11274428A (ja) | 半導体装置及びその製造方法 | |
| JP3403052B2 (ja) | 半導体装置及びその製造方法 | |
| JPH1126576A (ja) | 半導体装置及びその製造方法 | |
| TW202133378A (zh) | 具有複合鈍化結構的半導體元件及其製備方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040524 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050524 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050725 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050823 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050825 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080902 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090902 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090902 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100902 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110902 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110902 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120902 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120902 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130902 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |