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JP2001258269A - ソフトスイッチングｄｃ−ｄｃコンバータ - Google Patents

ソフトスイッチングｄｃ−ｄｃコンバータ

Info

Publication number
JP2001258269A
JP2001258269A JP2000071660A JP2000071660A JP2001258269A JP 2001258269 A JP2001258269 A JP 2001258269A JP 2000071660 A JP2000071660 A JP 2000071660A JP 2000071660 A JP2000071660 A JP 2000071660A JP 2001258269 A JP2001258269 A JP 2001258269A
Authority
JP
Japan
Prior art keywords
dead time
switching
converter
voltage
time
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000071660A
Other languages
English (en)
Inventor
Yuki Narita
祐樹 成田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
JFE Steel Corp
Original Assignee
Kawasaki Steel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kawasaki Steel Corp filed Critical Kawasaki Steel Corp
Priority to JP2000071660A priority Critical patent/JP2001258269A/ja
Priority to US09/805,936 priority patent/US6614208B2/en
Publication of JP2001258269A publication Critical patent/JP2001258269A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H02M3/02—Conversion of DC power input into DC power output without intermediate conversion into AC
    • H02M3/04—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters
    • H02M3/10—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H02M3/158—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load
    • H02M3/1588—Conversion of DC power input into DC power output without intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators including plural semiconductor devices as final control devices for a single load comprising at least one synchronous rectifier element
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
    • Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Dc-Dc Converters (AREA)
  • Inverter Devices (AREA)

Abstract

(57)【要約】 【課題】デッドタイムの期間の異常を容易に検出するこ
とができ、デッドタイムを理想的な期間に調整すること
ができるソフトスイッチングＤＣ−ＤＣコンバータを提
供する。 【解決手段】微分回路により、ＤＣ−ＤＣコンバータの
出力電圧の時間微分信号を出力し、デッドタイム調整回
路により、微分回路から与えられる時間微分信号に基づ
いて、２つのスイッチ素子のオンオフを切り換える際、
これら２つのスイッチ素子の両方をオフするデッドタイ
ム期間を調整することにより、上記課題を解決する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、２つのスイッチ素
子により構成されたハーフブリッジ型のソフトスイッチ
ングＤＣ−ＤＣコンバータに関するものである。
【０００２】
【従来の技術】ＤＣ−ＤＣコンバータは、例えば電源回
路等で所望の直流電圧を得るために使用されるものであ
る。ＤＣ−ＤＣコンバータでは、スイッチのターンオ
ン、ターンオフ時にノイズ、損失が発生するので、これ
らを低減する手段の１つとして、従来よりソフトスイッ
チング技術が知られている。また、このソフトスイッチ
ングを実現する１つの手段として、共振型ＤＣ−ＤＣコ
ンバータ、インダクタ転流回路等が提案されている。
【０００３】例えば、特開平７−４６８５３号公報に
は、ハーフブリッジ型のソフトスイッチング式インバー
タ制御方法及びその装置が開示されている。同公報に開
示のインバータ制御装置６４は、図１０に示すように、
電圧＋Ｅ０および電圧−Ｅ０の２つの直流電圧の間に直
列に接続された２つのスイッチ素子Ｑ１，Ｑ２により構
成され、その出力ノードａには出力フィルタ２２が接続
され、出力フィルタ２２の出力ノードｂには負荷
（ＺL ）２４が接続されている。
【０００４】なお、同図に示すように、２つのスイッチ
素子Ｑ１，Ｑ２の両端には、それぞれキャパシタＣ１，
Ｃ２およびダイオードＤ１，Ｄ２が各々のスイッチ素子
Ｑ１，Ｑ２と並列に接続されている。また、出力フィル
タ２２は、出力ノードａと出力ノードｂとの間に接続さ
れたインダクタＬF と、出力ノードｂとグランドとの間
に接続されたキャパシタＣF から構成されている。ま
た、負荷２４は出力ノードｂとグランドとの間に接続さ
れている。
【０００５】図示例のインバータ制御装置６４において
は、スイッチ素子Ｑ１，Ｑ２を時間的に切り換えること
により、出力電圧として、＋Ｅ０〜−Ｅ０の間の任意の
直流電圧を出力することができる。しかし、例えばスイ
ッチ素子Ｑ１，Ｑ２の両方がオンすると、＋Ｅ０から−
Ｅ０に対して直流電流が流れてしまい、非常に損失が大
きくなるし、スイッチ素子Ｑ１，Ｑ２にも悪影響を及ぼ
すという問題がある。
【０００６】これに対して、図示例のインバータ制御装
置６４において、スイッチ素子Ｑ１，Ｑ２のオンオフを
切り換える時に、これらスイッチ素子Ｑ１，Ｑ２の両方
をオフさせたデッドタイムを設けることが一般的な損失
低減策として知られている。
【０００７】デッドタイムが理想的な場合のインバータ
制御装置６４の出力ノードａの電圧は、例えば図５に示
すように、スイッチ素子Ｑ１，Ｑ２のスイッチングおよ
びインダクタＬF 、キャパシタＣF の共振によって変化
する。デッドタイム期間の出力ノードａの電圧の変化
は、２つのスイッチ素子Ｑ１，Ｑ２のそれぞれに並列に
接続されているキャパシタＣ１，Ｃ２の充放電に伴って
変化するが、この変化はスイッチ素子Ｑ１またはＱ２が
オンしている期間の変化に比べると非常に急激である。
【０００８】ここで、図６に示すように、デッドタイム
が理想的な期間よりも短く、スイッチ素子Ｑ１が早めに
オンすると、出力ノードａは急激にプルアップされ、そ
の結果、スイッチ素子Ｑ１に瞬間的に過大な電流が流れ
る。これとは逆に、図７に示すように、デッドタイムが
理想的な期間よりも長く、スイッチ素子Ｑ１がオフした
ままだと、出力ノードａは一旦電源電圧よりも高電位と
なり、その後、スイッチ素子Ｑ１がオンした時に急激に
プルダウンされ、その結果、スイッチ素子Ｑ１に瞬間的
に過大な電流が流れる。
【０００９】また、図８，９に示すように、同様の現象
はスイッチ素子Ｑ２についても発生する。これに対し、
特開平７−４６８５３号公報では、出力ノードａの電圧
が、ある設定した基準電圧と等しくなるタイミングでス
イッチ素子Ｑ１またはＱ２をオンすることにより、零電
圧スイッチングを行い、スイッチングノイズやスイッチ
ング損失を低減することができるとしている。しかし、
図６〜９にスイッチ素子Ｑ１，Ｑ２を流れる電流値とし
ても表される急激なプルアップや、急激なプルダウン
は、出力ノードａの電圧値から判別するのは非常に困難
である。従って、出力電圧の電圧測定に高精度が要求さ
れるし、これらは非常に短期間での変化であるために電
圧測定に高速性も求められ、現実的には実現するのが非
常に困難であるという問題点があった。
【００１０】
【発明が解決しようとする課題】本発明の目的は、前記
従来技術に基づく問題点を解消し、デッドタイムの期間
の異常を容易に検出することができ、デッドタイムを理
想的な期間に調整することができるソフトスイッチング
ＤＣ−ＤＣコンバータを提供することにある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、第１基準電圧と第２基準電圧との間に２
つのスイッチ素子を直列接続して構成されたハーフブリ
ッジ型のＤＣ−ＤＣコンバータであって、当該ＤＣ−Ｄ
Ｃコンバータの出力電圧の時間微分信号を出力する微分
回路と、前記時間微分信号に基づいて、前記２つのスイ
ッチ素子のオンオフを切り換える際、これら２つのスイ
ッチ素子の両方をオフするデッドタイム期間を調整する
デッドタイム調整回路とを備えていることを特徴とする
ソフトスイッチングＤＣ−ＤＣコンバータを提供するも
のである。
【００１２】
【発明の実施の形態】以下に、添付の図面に示す好適実
施例に基づいて、本発明のソフトスイッチングＤＣ−Ｄ
Ｃコンバータを詳細に説明する。
【００１３】図１は、本発明のソフトスイッチングＤＣ
−ＤＣコンバータの一実施例の構成概略図である。同図
に示すソフトスイッチングＤＣ−ＤＣコンバータ（以
下、単にコンバータという）１０は、第１および第２の
基準電圧の間の任意の直流電圧を発生するもので、基本
的に、スイッチング回路１２と、誤差増幅器１４と、Ｐ
ＷＭ（パルス幅変調器）１６と、微分回路１８と、デッ
ドタイム調整回路２０とを備えている。
【００１４】まず、スイッチング回路１２は、図示例で
は、第１の基準電圧となる電源と第２の基準電圧となる
グランドとの間に２つのスイッチ素子Ｑ１，Ｑ２を直列
に接続して構成されたハーフブリッジ型のものである。
スイッチ素子Ｑ１，Ｑ２は、図示例では、Ｐ型ＭＯＳト
ランジスタ（ＰＭＯＳ）およびＮ型ＭＯＳトランジスタ
（ＮＭＯＳ）である。これらスイッチ素子Ｑ１，Ｑ２の
両端には、それぞれキャパシタＣ１，Ｃ２が並列に接続
されている。
【００１５】なお、スイッチ素子Ｑ１，Ｑ２は、図示例
のＭＯＳトランジスタに限定されず、従来公知のスイッ
チ素子はいずれも利用可能である。本実施例では、スイ
ッチング回路１２の出力ノードをＳX とし、その出力電
圧をＶSXとする。同じく、出力フィルタ２２の出力ノー
ドをＳY とし、その出力電圧をＶSYとする。また、同図
には、インダクタＬF およびキャパシタＣF からなる出
力フィルタ２２、負荷（ＺL ）２４も合わせて示してあ
る。
【００１６】誤差増幅器１４は、出力フィルタ２２の出
力ノードＳY の電圧ＶSYと基準電圧ＶREF とを比較し
て、例えば出力ノードＳY の電圧ＶSYが基準電圧ＶREF
よりも小さい場合にはハイレベル、大きい場合にはロー
レベルを出力する。ＰＷＭ１６は、誤差増幅器１４から
与えられる比較結果に応じて、出力パルスのパルス幅を
調整するもので、例えばハイレベルが与えられると出力
パルスのパルス幅を長くし、逆にローレベルが与えられ
るとパルス幅を短くする。
【００１７】なお、上記スイッチング回路１２、誤差増
幅器１４、ＰＷＭ１６は、従来公知のＤＣ−ＤＣコンバ
ータを構成する基本的な要素であり、従来公知のものが
いずれも利用可能である。
【００１８】続いて、微分回路１８は、スイッチング回
路１２の出力ノードＳX の電圧ＶSXを時間微分した時間
微分信号（時間変化量）ｄＶSX／ｄｔを出力する。微分
回路１８としては、例えばオペアンプや抵抗素子等によ
って構成される従来公知のものが利用できる。微分回路
１８から出力される時間微分信号ｄＶSX／ｄｔは、例え
ば図５に示すように、デッドタイムの期間が正常な状態
に調整されている場合、スパイクの存在しない波形とな
る。
【００１９】これに対し、図６に示すように、スイッチ
素子Ｑ２をオフしてからスイッチ素子Ｑ１をオンするま
でのデッドタイムＡの期間が短い場合、時間微分信号ｄ
ＶSX／ｄｔには、スイッチ素子Ｑ１をオンした瞬間に過
電流が流れるタイミングで高電位のスパイクが発生す
る。また、デッドタイムＡの期間が長い場合、図７に示
すように、時間微分信号ｄＶSX／ｄｔには、スイッチ素
子Ｑ１をオンした瞬間に過電流が流れるタイミングで低
電位のスパイクが発生する。
【００２０】同じく、図８に示すように、スイッチ素子
Ｑ１をオフしてからスイッチ素子Ｑ２をオンするまでの
デッドタイムＢの期間が短い場合、時間微分信号ｄＶSX
／ｄｔには、スイッチ素子Ｑ２をオンした瞬間に過電流
が流れるタイミングで低電位のスパイクが発生する。ま
た、デッドタイムＢの期間が長い場合、図９に示すよう
に、時間微分信号ｄＶSX／ｄｔには、スイッチ素子Ｑ２
をオンした瞬間に過電流が流れるタイミングで高電位の
スパイクが発生する。
【００２１】このように、スイッチング回路１２の出力
ノードＳX の電圧ＶSXの時間微分信号ｄＶSX／ｄｔに
は、デッドタイムＡ，Ｂの期間が最適化されていない場
合に、スイッチ素子Ｑ１，Ｑ２に過電流が流れるタイミ
ングでスパイクが現れるので、次に述べるデッドタイム
調整回路２０により、時間微分信号ｄＶSX／ｄｔに現れ
るスパイクを容易に検出することができ、デッドタイム
Ａ，Ｂの期間を調整するために効果的に利用することが
できる。
【００２２】最後に、デッドタイム調整回路２０は、ス
イッチ素子Ｑ１，Ｑ２のオンオフを切り換える際、時間
微分信号ｄＶSX／ｄｔに基づいて、デッドタイム、すな
わち、スイッチ素子Ｑ１，Ｑ２が共にオフする期間を最
適値に調整する。より詳細には、上述したように、デッ
ドタイムＡ，Ｂの期間が最適化されていない場合に、時
間微分信号ｄＶSX／ｄｔに現れるスパイクを検出して、
デッドタイムＡ，Ｂの期間を最適化する。
【００２３】ここで、デッドタイム調整回路２０につい
て具体例を挙げて説明する。図２は、デッドタイム調整
回路の一実施例の構成回路図である。デッドタイム調整
回路２０は、同図に示すように、コンパレータ２６，２
８，３０，３２と、ＡＮＤゲート３４，３６，３８，４
０と、インバータ４２，４４と、カウンタ４６，４８
と、遅延回路５０，５２と、ＮＡＮＤゲート５４と、Ａ
ＮＤゲート５６とを備えている。
【００２４】コンパレータ２６，３２の＋端子およびコ
ンパレータ２８，３０の−端子には微分回路１８から、
スイッチング回路１２の出力ノードＳX の電圧ＶSXの時
間微分信号ｄＶSX／ｄｔが入力されている。また、コン
パレータ２６の−端子には基準電圧ＶTAが入力され、コ
ンパレータ３０の＋端子には基準電圧ＶTBが入力されて
いる。コンパレータ２８の＋端子およびコンパレータ３
２の−端子はグランドに接続されている。
【００２５】コンパレータ２６，２８，３０，３２から
の出力信号はそれぞれＡＮＤゲート３４，３６，３８，
４０の一方の入力端子に入力されている。ＡＮＤゲート
３４，３６の他方の入力端子にはＰＷＭ１６からの出力
パルスが入力され、ＡＮＤゲート３８，４０の他方の入
力端子には、インバータ４２により反転されたＰＷＭ１
６からの出力パルスが入力され、その出力信号は、それ
ぞれカウンタ４６，４８のＵＰ端子およびＤＯＷＮ端子
に入力されている。
【００２６】遅延回路５０，５２は、それぞれレジスタ
５８と、複数のキャパシタ６０と、複数のＮＭＯＳ６２
とを備えている。レジスタ５８は、遅延回路５０，５２
の入力端子と出力端子との間に接続されている。また、
各々のキャパシタ６０およびＮＭＯＳ６２の組は、出力
端子とグランドとの間に直列に接続され、遅延回路５
０，５２のＮＭＯＳ６２のゲートには、それぞれカウン
タ４６，４８からの出力信号が入力されている。
【００２７】そして、ＮＡＮＤゲート５４の一方の入力
端子にはＰＷＭ１６からの出力パルスが入力され、その
他方の入力端子には、遅延回路５０により遅延されたＰ
ＷＭ１６からの出力パルスが入力され、ＮＡＮＤゲート
５４からは、スイッチング回路１２のスイッチ素子Ｑ
１、本実施例では、ＰＭＯＳのゲートに入力される出力
パルスが出力されている。
【００２８】同じく、ＡＮＤゲート５６の一方の入力端
子には、インバータ４４により反転されたＰＷＭ１６か
らの出力パルスが入力され、その他方の入力端子には、
インバータ４４により反転され、遅延回路５２により遅
延されたＰＷＭ１６からの出力パルスが入力されてい
る。そして、ＡＮＤゲート５６からは、スイッチング回
路１２のスイッチ素子Ｑ２、本実施例では、ＮＭＯＳの
ゲートに入力される出力パルスが出力されている。
【００２９】デッドタイム調整回路２０において、ま
ず、コンパレータ２６，２８，３０，３２は、微分回路
１８から与えられる時間微分信号ｄＶSX／ｄｔと各々対
応する基準信号とを比較する。
【００３０】コンパレータ２６は、図３および図６に示
すように、スイッチ素子Ｑ２がオフしてからスイッチ素
子Ｑ１がオンするまでのデッドタイムＡの期間が、図５
に示す正常な期間よりも短い場合に、時間微分信号ｄＶ
SX／ｄｔに発生する高電位のスパイクを検出する。言い
換えると、コンパレータ２６は、時間微分信号ｄＶSX／
ｄｔの電位が基準電圧ＶTAよりも大きければハイレベル
となり、小さければローレベルとなる。
【００３１】これに対し、コンパレータ２８は、図３お
よび図７に示すように、スイッチ素子Ｑ２がオフしてか
らスイッチ素子Ｑ１がオンするまでのデッドタイムＡの
期間が、図５に示す正常な期間よりも長い場合に、時間
微分信号ｄＶSX／ｄｔに発生する低電位のスパイクを検
出する。言い換えると、コンパレータ２８は、時間微分
信号ｄＶSX／ｄｔの電圧が基準電圧であるグランドより
も小さければハイレベルとなり、大きければローレベル
となる。
【００３２】また、コンパレータ３０は、図３および図
８に示すように、スイッチ素子Ｑ１がオフしてからスイ
ッチ素子Ｑ２がオンするまでのデッドタイムＢの期間
が、図５に示す正常な期間よりも短い場合に、時間微分
信号ｄＶSX／ｄｔに発生する低電位のスパイクを検出す
る。言い換えると、コンパレータ３０は、時間微分信号
ｄＶSX／ｄｔの電圧が、基準電圧ＶTBよりも小さければ
ハイレベルとなり、大きければローレベルとなる。
【００３３】これに対し、コンパレータ３２は、図３お
よび図９に示すように、スイッチ素子Ｑ１がオフしてか
らスイッチ素子Ｑ２がオンするまでのデッドタイムＢの
期間が、図５に示す正常な期間よりも長い場合に、時間
微分信号ｄＶSX／ｄｔに発生する高電位のスパイクを検
出する。言い換えると、コンパレータ３２は、時間微分
信号ｄＶSX／ｄｔの電圧が、基準電圧であるグランドよ
りも大きければハイレベルとなり、小さければローレベ
ルとなる。
【００３４】なお、基準電圧ＶTAは、スパイクとして検
出したい、図５に示す正常な場合のデッドタイムＡの期
間の時間微分信号ｄＶSX／ｄｔの電位よりも高い値に設
定する。同じく、基準電圧ＶTBは、スパイクとして検出
したい、図５に示す正常な場合のデッドタイムＢの期間
の時間微分信号ｄＶSX／ｄｔの電位よりも低い値に設定
する。これらの基準電圧ＶTA，ＶTBやグランドに設定し
た他の２つの基準電圧の値を変更して、スパイクの検出
精度を適宜調整することができる。
【００３５】コンパレータ２６，２８からの出力信号
は、それぞれＡＮＤゲート３４，３６を介してＰＷＭ１
６からの出力パルスがハイレベルの期間、すなわち、デ
ッドタイムＡの期間にのみカウンタ４６に供給される。
また、コンパレータ３０，３２からの出力信号は、それ
ぞれＡＮＤゲート３８，４０を介してＰＷＭ１６からの
出力パルスがローレベルの期間、すなわち、デッドタイ
ムＢの期間にのみカウンタ４８に与えられる。
【００３６】カウンタ４６，４８は、ＵＰ端子にハイレ
ベルが与えられるとカウントアップし、ＤＯＷＮ端子に
ハイレベルが与えられるとカウントダウンする。また、
ＵＰ端子およびＤＯＷＮ端子の両方がローレベルの場
合、すなわち、デッドタイムＡ，Ｂの期間が正常な場合
は現状のカウント値を保持する。
【００３７】図２に示すデッドタイム調整回路２０で
は、時間微分信号ｄＶSX／ｄｔの電圧と４つの基準電圧
とを比較することにより、ＰＷＭ１６からの出力パルス
がハイレベルの間、すなわち、デッドタイムＡの期間が
短いことをコンパレータ２６によって検出し、カウンタ
４６をカウントアップする。これに対して、同デッドタ
イムＡの期間が長いことをコンパレータ２８により検出
し、カウンタ４６をカウントダウンする。
【００３８】また、ＰＷＭ１６からの出力パルスがロー
レベルの間、すなわち、デッドタイムＢの期間が短いこ
とをコンパレータ３０により検出し、カウンタ４８をカ
ウントアップする。これに対して、同デッドタイムＢの
期間が長いことをコンパレータ３２により検出し、カウ
ンタ４８をカウントダウンする。
【００３９】遅延回路５０，５２では、カウンタ４６，
４８のカウント値に対応する個数のＮＭＯＳ６２がオン
し、レジスタ５８の抵抗値とオンしたＮＭＯＳ６２に対
応するキャパシタ６０の合計の容量値とによって決定さ
れるＲＣ遅延に応じて、ＰＷＭ１６からの出力パルスお
よびこれをインバータ４４により反転した信号が遅延さ
れる。
【００４０】これにより、ＮＡＮＤゲート５４からは、
カウンタ４６のカウント値に応じて、ＰＷＭ１６からの
出力パルスのハイレベルの立ち上がりタイミング（スイ
ッチ素子Ｑ１をオンするタイミング）を遅延したパルス
の反転信号が出力される。また、ＡＮＤゲート５６から
は、カウンタ４８のカウント値に応じて、ＰＷＭ１６か
らの出力パルスのローレベルのたち下がりタイミング
（スイッチ素子Ｑ２をオンするタイミング）を遅延した
パルスが出力される。デッドタイム調整回路２０の以上
の動作は図４の表にまとめてある。
【００４１】図１のコンバータ１０においては、誤差増
幅器１４により出力ノードＳY の電圧ＶSYと基準電圧Ｖ
REF とが比較され、これに応じて、２つのスイッチ素子
Ｑ１，Ｑ２を制御する元信号となるＰＷＭ１６からの出
力パルスのパルス幅が調整される。これにより、出力ノ
ードＳY の電圧ＶSYが基準電圧ＶREF よりも低い場合に
は、スイッチ素子Ｑ１のオン時間が長くなるよう制御さ
れ、逆に高い場合には、スイッチ素子Ｑ２のオン時間が
長くなるよう制御される。
【００４２】ＰＷＭ１６からの出力パルスは、前述のよ
うに、デッドタイム調整回路２０により、微分回路１８
から与えられる時間微分信号ｄＶsx／ｄｔに基づいて、
スイッチ素子Ｑ１，Ｑ２の両方をオフさせたデッドタイ
ムの期間が調整される。そして、このデッドタイムが微
調整された出力パルスにより、２つのスイッチ素子Ｑ
１，Ｑ２のオンオフが前述のように制御される。デッド
タイムは、以上の動作が繰り返し行われる間に最終的に
最適な期間に調整される。
【００４３】本発明のソフトスイッチングＤＣ−ＤＣコ
ンバータは、基本的に以上のようなものである。以上、
本発明のソフトスイッチングＤＣ−ＤＣコンバータにつ
いて詳細に説明したが、本発明は上記実施例に限定され
ず、本発明の主旨を逸脱しない範囲において、種々の改
良や変更をしてもよいのはもちろんである。
【００４４】
【発明の効果】以上詳細に説明した様に、本発明のソフ
トスイッチングＤＣ−ＤＣコンバータは、その出力電圧
を時間微分した信号に基づいて、２つのスイッチ素子の
オンオフを切り換える際、これら２つのスイッチ素子の
両方をオフするデッドタイム期間を調整するものであ
る。本発明のソフトスイッチングＤＣ−ＤＣコンバータ
によれば、デッドタイムの期間を最適値に調整できるた
め、確実にソフトスイッチングを行うことができ、スイ
ッチングノイズおよびスイッチング損失を低減すること
ができる。また、本発明のソフトスイッチングＤＣ−Ｄ
Ｃコンバータによれば、零電圧スイッチングを実現しな
がら、ＰＷＭにより出力電圧をコントロールすることが
できる。
【図面の簡単な説明】
【図１】 本発明のソフトスイッチングＤＣ−ＤＣコン
バータの一実施例の構成概略図である。
【図２】 デッドタイム調整回路の一実施例の構成回路
図である。
【図３】 デッドタイム調整回路の動作を表す一実施例
のタイミングチャートである。
【図４】 デッドタイム調整回路の動作を表す一実施例
の表である。成回路図である。
【図５】 デッドタイムＡ，Ｂの期間が正常な場合のコ
ンバータの動作を表す一実施例のタイミングチャートで
ある。
【図６】 デッドタイムＡの期間が短い場合のコンバー
タの動作を表す一実施例のタイミングチャートである。
【図７】 デッドタイムＡの期間が長い場合のコンバー
タの動作を表す一実施例のタイミングチャートである。
【図８】 デッドタイムＢの期間が短い場合のコンバー
タの動作を表す一実施例のタイミングチャートである。
【図９】 デッドタイムＢの期間が長い場合のコンバー
タの動作を表す一実施例のタイミングチャートである。
【図１０】 従来のインバータ制御装置の一例の構成概
略図である。
【符号の説明】
１０ ソフトスイッチングＤＣ−ＤＣコンバータ １２ スイッチング回路 １４ 誤差増幅器 １６ ＰＷＭ １８ 微分回路 ２０ デッドタイム調整回路 ２２ 出力フィルタ ２４ 負荷 ２６，２８，３０，３２ コンパレータ ３４，３６，３８，４０，５６ ＡＮＤゲート ４２，４４ インバータ ４６，４８ カウンタ ５０，５２ 遅延回路 ５４ ＮＡＮＤゲート ５８ レジスタ ６０ キャパシタ ６２ Ｎ型ＭＯＳトランジスタ ６４ インバータ制御装置 Ｑ１，Ｑ２ スイッチ素子 Ｃ１，Ｃ２，ＣF キャパシタ Ｄ１，Ｄ２ ダイオード ＬF インダクタ

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】第１基準電圧と第２基準電圧との間に２つ
    のスイッチ素子を直列接続して構成されたハーフブリッ
    ジ型のＤＣ−ＤＣコンバータであって、 前記２つのスイッチ素子の接続点の電圧の時間微分信号
    を出力する微分回路と、前記時間微分信号に基づいて、
    前記２つのスイッチ素子のオンオフを切り換える際、こ
    れら２つのスイッチ素子の両方をオフするデッドタイム
    期間を調整するデッドタイム調整回路とを備えているこ
    とを特徴とするソフトスイッチングＤＣ−ＤＣコンバー
    タ。
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