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JP2001257415A - Optical semiconductor device - Google Patents

Optical semiconductor device

Info

Publication number
JP2001257415A
JP2001257415A JP2000073991A JP2000073991A JP2001257415A JP 2001257415 A JP2001257415 A JP 2001257415A JP 2000073991 A JP2000073991 A JP 2000073991A JP 2000073991 A JP2000073991 A JP 2000073991A JP 2001257415 A JP2001257415 A JP 2001257415A
Authority
JP
Japan
Prior art keywords
optical semiconductor
input
semiconductor device
electrode
board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000073991A
Other languages
Japanese (ja)
Inventor
Toshishige Yamamoto
利重 山本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Metal SMI Electronics Device Inc
Original Assignee
Sumitomo Metal SMI Electronics Device Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Metal SMI Electronics Device Inc filed Critical Sumitomo Metal SMI Electronics Device Inc
Priority to JP2000073991A priority Critical patent/JP2001257415A/en
Publication of JP2001257415A publication Critical patent/JP2001257415A/en
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191Disposition
    • H01L2924/19101Disposition of discrete passive components
    • H01L2924/19107Disposition of discrete passive components off-chip wires
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30Technical effects
    • H01L2924/301Electrical effects
    • H01L2924/3011Impedance

Landscapes

  • Semiconductor Lasers (AREA)
  • Light Receiving Elements (AREA)

Abstract

PROBLEM TO BE SOLVED: To improve high frequency transfer characteristic of an optical semiconductor device. SOLUTION: In a field through part 28 which is engaged and bonded to an aperture part 29 of a metal vessel 21 of an optical semiconductor device, an I/O board 32 and a U-shaped surrounding wall 33 are collectively formed of ceramic like alumina. The surrounding wall 33 is formed in a U-shape so as to surround the outer periphery of a part in the I/O board 32 which part protrudes outside the metal vessel 21. An internal electrode 34 for connection with an optical semiconductor element 22 is formed on an upper surface of a part in the I/O board 32 which part is exposed in the metal vessel 21. An external electrode 37 for connection with a mother board 36 is formed on a lower surface of a part in the I/O board 32 which part protrudes outside the metal vessel 21. The external electrode 37 and the internal electrode 34 are connected with a viahole conductor 38 penetrating the I/O board 32. The external electrode 37 is connected with a connection electrode 40 of the mother board 36 via a bump 39.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、光通信等に用いら
れる光半導体装置に関し、特に外部の回路基板との接続
構造を改良した光半導体装置に関するものである。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an optical semiconductor device used for optical communication and the like, and more particularly to an optical semiconductor device having an improved connection structure with an external circuit board.

【0002】[0002]

【従来の技術】従来の光半導体装置の一例を図6〜図9
に基づいて説明する。光半導体装置の金属容器1は、そ
の内部に収容するレーザダイオードやフォトダイオード
等の光半導体素子2の発熱を効率良く放熱させるため
に、CuW等の高放熱性金属により形成された金属底板
3、金属容器本体4、上部金属枠5及び金属キャップ6
を接合して構成されている。金属容器1内に収容した回
路基板7の上面に光半導体素子2が実装され、該回路基
板7の下面にペルチェ素子8が実装され、このペルチェ
素子8の冷却(吸熱)作用によって光半導体素子2が安
定動作温度範囲内に冷却される。そして、このペルチェ
素子8の放熱面を金属底板3に接合することで、放熱性
を高めると共に、ペルチェ素子8によって回路基板7を
金属底板3上に固定している。金属容器本体4の正面部
には、光ファイバ(図示せず)を導入するための光ファ
イバ導入孔9が形成され、この光ファイバ導入孔9の中
心の高さ位置が光半導体素子2の中心の高さ位置と一致
している。
2. Description of the Related Art An example of a conventional optical semiconductor device is shown in FIGS.
It will be described based on. The metal container 1 of the optical semiconductor device has a metal bottom plate 3 made of a highly heat-dissipating metal such as CuW in order to efficiently radiate heat generated by the optical semiconductor element 2 such as a laser diode or a photodiode housed therein. Metal container body 4, upper metal frame 5, and metal cap 6
Are joined. The optical semiconductor element 2 is mounted on the upper surface of the circuit board 7 housed in the metal container 1, and the Peltier element 8 is mounted on the lower surface of the circuit board 7, and the optical semiconductor element 2 is cooled (heat-absorbed) by the Peltier element 8. Is cooled within the stable operating temperature range. Then, the heat dissipation surface of the Peltier element 8 is joined to the metal bottom plate 3 to enhance heat dissipation, and the circuit board 7 is fixed on the metal bottom plate 3 by the Peltier element 8. An optical fiber introduction hole 9 for introducing an optical fiber (not shown) is formed in the front part of the metal container body 4, and the height of the center of the optical fiber introduction hole 9 is set at the center of the optical semiconductor element 2. Height position.

【0003】また、金属容器本体4の両側面部に形成し
た開口部10(図8参照)には、セラミック等の絶縁体
で形成された凸型のフィールドスルー部11が嵌め込ま
れて接合されている。このフィールドスルー部11のう
ちの金属容器1内に露出する部分の上面に、光半導体素
子2と接続するための内部電極12(図9参照)が形成
され、該フィールドスルー部11のうちの金属容器1の
外部に突出する部分の上面に外部電極13(図9参照)
が形成され、この外部電極13に、外部の回路基板16
(マザー基板)と接続するためのリード14が接合され
ている。図9に示すように、フィールドスルー部11の
内部電極12と外部電極13との間は中間配線パターン
15によって接続されている。
[0005] A convex field through portion 11 made of an insulator such as ceramic is fitted into and joined to openings 10 (see FIG. 8) formed on both side surfaces of the metal container body 4. . An internal electrode 12 (see FIG. 9) for connecting to the optical semiconductor element 2 is formed on an upper surface of a portion of the field through portion 11 exposed in the metal container 1. An external electrode 13 (see FIG. 9) is provided on the upper surface of the portion protruding outside the container 1.
Are formed on the external electrodes 13 and external circuit boards 16.
The lead 14 for connecting to the (mother board) is joined. As shown in FIG. 9, the internal electrode 12 and the external electrode 13 of the field through portion 11 are connected by an intermediate wiring pattern 15.

【0004】フィールドスルー部11が凸型に形成され
ている理由は、内部電極12と外部電極13との間を接
続する中間配線パターン15が上部金属枠5に接触しな
いように中間配線パターン15を上部絶縁層11aで覆
うためである。また、フィールドスルー部11の上部絶
縁層11aの上面は、研磨によって高さ調節にも利用さ
れている。
The reason why the field through portion 11 is formed in a convex shape is that the intermediate wiring pattern 15 connecting the internal electrode 12 and the external electrode 13 does not come into contact with the upper metal frame 5. This is for covering with the upper insulating layer 11a. The upper surface of the upper insulating layer 11a of the field through portion 11 is also used for height adjustment by polishing.

【0005】このフィールドスルー部11のうちの金属
容器1と接合する部分には、気密封止のためのメタライ
ズ層(図示せず)が形成され、このメタライズ層が中間
配線パターン15の外周囲を取り囲んだ状態となってい
る。このメタライズ層の電位は通常のグランド電位であ
るため、フィールドスルー部11上面に露出した内部電
極12と外部電極13はマイクロストリップラインとな
り、上部絶縁層11aで覆われた中間配線パターン15
はストリップラインとなる。上部絶縁層11aで覆われ
た中間配線パターン15の線幅は、その両端につながる
電極12,13の線幅に比べて細くなっているが、この
理由はインピーダンス整合を図るためである。
[0005] A metallized layer (not shown) for hermetic sealing is formed in a portion of the field through portion 11 which joins with the metal container 1, and this metallized layer extends around the intermediate wiring pattern 15. It is in a surrounding state. Since the potential of this metallization layer is a normal ground potential, the internal electrode 12 and the external electrode 13 exposed on the upper surface of the field through portion 11 become microstrip lines, and the intermediate wiring pattern 15 covered with the upper insulating layer 11a is formed.
Becomes a strip line. The line width of the intermediate wiring pattern 15 covered with the upper insulating layer 11a is smaller than the line width of the electrodes 12 and 13 connected to both ends thereof, for the purpose of achieving impedance matching.

【0006】[0006]

【発明が解決しようとする課題】しかし、上記従来の構
成では、外部端子であるリード14が高周波伝達特性を
劣化させる大きな原因となっていた。すなわち、リード
14は、フィールドスルー部11の配線12,13,1
5とは伝送線路構造が異なっているため、特性インピー
ダンスが変化し、高周波伝達特性が劣化する。もし、リ
ード14の長さを短くできれば、その影響は軽減される
が、フィールドスルー部11上面の外部電極13と外部
の回路基板16上面の電極とに跨がってリード14が橋
渡しする構造であるため、リード14の全長は長くなら
ざるを得ない。つまり、フィールドスルー部11や外部
の回路基板16に対するリード14の両側の接合部の接
合強度を確保するために、リード14の両側部の接合長
さはそれぞれ最低でも1mm程度は必要であり、また、
フィールドスルー部11と外部の回路基板16とのギャ
ップも、製造時の寸法ばらつきを考慮して、最低でも
0.5mm程度は必要であるから、リード14の長さ
は、最低でも2.5mm程度は必要となり、リード14
の全長が長くなる。このため、リード14による特性イ
ンピーダンスの不整合が無視できず、リード14が高周
波伝達特性を劣化させる原因になる。
However, in the above-described conventional configuration, the lead 14 as an external terminal is a major cause of deteriorating high-frequency transmission characteristics. That is, the lead 14 is connected to the wirings 12, 13, 1 of the field through portion 11.
Since the transmission line structure is different from that of No. 5, the characteristic impedance changes and the high-frequency transmission characteristics deteriorate. If the length of the lead 14 can be reduced, the effect is reduced, but the lead 14 bridges the external electrode 13 on the upper surface of the field through portion 11 and the electrode on the upper surface of the external circuit board 16. For this reason, the entire length of the lead 14 must be increased. That is, in order to secure the bonding strength of the bonding portions on both sides of the lead 14 with respect to the field through portion 11 and the external circuit board 16, the bonding length of both sides of the lead 14 is required to be at least about 1 mm, respectively. ,
The gap between the field-through portion 11 and the external circuit board 16 also needs to be at least about 0.5 mm in consideration of dimensional variations at the time of manufacturing. Therefore, the length of the lead 14 is at least about 2.5 mm. Is required and lead 14
The total length becomes longer. For this reason, the mismatch of the characteristic impedance due to the lead 14 cannot be ignored, and the lead 14 causes deterioration of the high-frequency transmission characteristics.

【0007】また、図9に示すように、従来のフィール
ドスルー部11は、上部絶縁層11aで覆われた中間配
線パターン15の線幅を両電極12,13の線幅よりも
細くすることで、インピーダンス整合を図るようにして
いるが、このようにすると、伝送線路構造が部分的に変
化して、特性インピーダンスを完全に整合させることは
不可能である。この特性インピーダンスの不整合も、リ
ード14と同じく、高周波伝達特性を劣化させる原因に
なる。
As shown in FIG. 9, in the conventional field through portion 11, the line width of the intermediate wiring pattern 15 covered with the upper insulating layer 11a is made smaller than the line width of both electrodes 12, 13. In this case, the transmission line structure is partially changed, and it is impossible to completely match the characteristic impedance. This mismatch in characteristic impedance also causes deterioration of high-frequency transmission characteristics, as in the case of the lead 14.

【0008】この特性インピーダンスの不整合は、線幅
の細い中間配線パターン15(ストリップライン)の長
さが、使用周波数の波長に対して無視できるくらいに短
ければ問題にならないが、中間配線パターン15の長さ
は上部絶縁層11aの厚みで決まり、上部絶縁層11a
の厚みは、金属容器1との接合強度を確保する必要があ
るため最低でも1mm程度は必要であるから、中間配線
パターン15の長さは最低でも1mm程度は必要とな
る。このため、10GHz以上の高周波数域では、中間
配線パターン15(ストリップライン)による特性イン
ピーダンスの不整合が無視できず、このストリップライ
ン構造も、リード14と同じく、高周波伝達特性を劣化
させる原因になる。
[0008] This mismatch of characteristic impedance is not a problem if the length of the intermediate wiring pattern 15 (strip line) having a small line width is negligibly short with respect to the wavelength of the operating frequency. Is determined by the thickness of the upper insulating layer 11a.
The thickness of the intermediate wiring pattern 15 is required to be at least about 1 mm because the thickness of the intermediate wiring pattern 15 is required to be at least about 1 mm because it is necessary to secure the bonding strength to the metal container 1. For this reason, in the high frequency range of 10 GHz or more, the mismatch of the characteristic impedance due to the intermediate wiring pattern 15 (strip line) cannot be ignored, and this strip line structure also causes the deterioration of the high-frequency transfer characteristic, like the lead 14. .

【0009】本発明はこのような事情を考慮してなされ
たものであり、従ってその目的は、高周波伝達特性を向
上できる光半導体装置を提供することにある。
SUMMARY OF THE INVENTION The present invention has been made in view of such circumstances, and an object thereof is to provide an optical semiconductor device capable of improving high-frequency transmission characteristics.

【0010】[0010]

【課題を解決するための手段】上記目的を達成するため
に、本発明の請求項1の光半導体装置は、金属容器内に
少なくとも光半導体素子を収容すると共に、前記金属容
器の側面部に形成された開口部に、前記光半導体素子と
外部の回路基板とを接続するための配線を形成した入出
力基板を嵌着した構造において、前記入出力基板のうち
の前記金属容器内に露出する部分の上面に、前記光半導
体素子と接続するための内部電極を形成すると共に、該
入出力基板のうちの前記金属容器の外部に突出する部分
の下面に、前記外部の回路基板と接続するための外部電
極を形成し、この外部電極と前記内部電極とを該入出力
基板に形成したビアホール導体によって接続した構成と
したものである。
According to a first aspect of the present invention, there is provided an optical semiconductor device having at least an optical semiconductor element housed in a metal container and formed on a side surface of the metal container. A portion of the input / output board exposed in the metal container in a structure in which an input / output board formed with wiring for connecting the optical semiconductor element and an external circuit board is fitted into the opened opening. An internal electrode for connecting to the optical semiconductor element is formed on an upper surface of the optical semiconductor element, and a lower surface of a portion of the input / output substrate protruding outside the metal container is connected to the external circuit board. An external electrode is formed, and the external electrode and the internal electrode are connected by a via-hole conductor formed on the input / output substrate.

【0011】この構成によれば、入出力基板下面の外部
電極を外部の回路基板上面の接続電極と対向させて表面
実装方式で両電極を接続することができ、リードが不要
となる。これにより、電極間の接続長を0.1〜0.2
mm程度まで短くすることができ、電極間の接続部によ
る特性インピーダンスの不整合(高周波伝達特性の劣
化)がほとんど無視できるようになる。
According to this configuration, the external electrodes on the lower surface of the input / output board can be connected to the connection electrodes on the upper surface of the external circuit board by the surface mounting method, thereby eliminating the need for leads. Thereby, the connection length between the electrodes is set to 0.1 to 0.2.
mm, and the characteristic impedance mismatch (deterioration of high-frequency transfer characteristics) due to the connection between the electrodes can be almost ignored.

【0012】この構成では、光半導体素子と接続するた
めの内部電極は、入出力基板の上面に形成されるため、
基板上面の内部電極と基板下面の外部電極とを接続する
には、入出力基板を貫通するビアホール導体を用いる必
要があり、このビアホール導体が伝送線路の不連続部分
(ストリップライン部)となるが、ビアホール導体が貫
通する入出力基板の厚みを薄くすることで、伝送線路の
不連続部分(ビアホール導体)の長さを短くすることが
できる。一般に、入出力基板の厚みは、強度を考慮して
も、0.5mm以下とすることができ、従来の凸型フィ
ールドスルー部のストリップライン部の長さ(約1m
m)と比べてその半分以下とすることができ、伝送線路
の不連続部分(ビアホール導体)による特性インピーダ
ンスの不整合(高周波伝達特性の劣化)を十分に少なく
することができる。
In this configuration, since the internal electrodes for connecting to the optical semiconductor element are formed on the upper surface of the input / output substrate,
In order to connect the internal electrode on the upper surface of the substrate and the external electrode on the lower surface of the substrate, it is necessary to use a via-hole conductor penetrating the input / output substrate, and this via-hole conductor becomes a discontinuous portion (strip line portion) of the transmission line. By reducing the thickness of the input / output substrate through which the via-hole conductor penetrates, the length of the discontinuous portion (via-hole conductor) of the transmission line can be reduced. In general, the thickness of the input / output substrate can be set to 0.5 mm or less even when the strength is considered, and the length of the strip line portion of the conventional convex field through portion (about 1 m
m), which can be reduced to half or less of that of m), and mismatching of characteristic impedance (deterioration of high-frequency transmission characteristics) due to discontinuous portions (via-hole conductors) of the transmission line can be sufficiently reduced.

【0013】この場合、請求項2のように、入出力基板
のうちの金属容器の外部に突出する部分の上面側に、そ
の外周を取り囲むように絶縁体製の囲壁部を形成し、こ
の囲壁部よりも内側にビアホール導体を形成するように
すると良い。このようにすれば、入出力基板上面の内部
電極が囲壁部で覆われずに済み、入出力基板上面の伝送
線路がストリップライン構造とならずに済む。
In this case, an enclosing wall portion made of an insulator is formed on the upper surface side of a portion of the input / output substrate protruding outside the metal container so as to surround the outer periphery thereof. It is preferable to form a via-hole conductor inside the portion. With this configuration, the internal electrodes on the upper surface of the input / output substrate do not need to be covered with the surrounding wall portion, and the transmission line on the upper surface of the input / output substrate does not need to have the stripline structure.

【0014】更に、請求項3のように、囲壁部の高さ寸
法を2mmから8mmの範囲内に設定すると良い。この
ようにすれば、入出力基板上面の内部電極(光半導体素
子)と金属容器の光ファイバ導入孔との高さ位置関係を
適正に保つことができる。
Further, it is preferable that the height of the surrounding wall is set within a range of 2 mm to 8 mm. With this configuration, the height positional relationship between the internal electrode (optical semiconductor element) on the upper surface of the input / output substrate and the optical fiber introduction hole of the metal container can be appropriately maintained.

【0015】また、請求項4のように、入出力基板下面
の外部電極の下面にバンプを形成し、該外部電極を該バ
ンプによって外部の回路基板の上面に形成された接続電
極と接続するようにすると良い。このようにすれば、光
半導体装置を外部の回路基板に実装する作業が容易とな
り、実装能率を向上できる。
According to a fourth aspect of the present invention, a bump is formed on the lower surface of the external electrode on the lower surface of the input / output substrate, and the external electrode is connected to the connection electrode formed on the upper surface of the external circuit board by the bump. It is good to In this case, the operation of mounting the optical semiconductor device on an external circuit board becomes easy, and the mounting efficiency can be improved.

【0016】[0016]

【発明の実施の形態】以下、本発明の一実施形態を図1
乃至図4に基づいて説明する。光半導体装置の金属容器
21は、その内部に収容するレーザダイオードやフォト
ダイオード等の光半導体素子22の発熱を効率良く放熱
させるために、CuW等の高放熱性金属により形成され
た金属底板23、金属容器本体24、上部金属枠25及
び金属キャップ26を接合して構成されている。金属容
器本体24は、図8に示す従来の金属容器本体4と同じ
形状であり、従って、金属容器本体24の正面部には、
光ファイバ(図示せず)を導入するための光ファイバ導
入孔27が形成され、この光ファイバ導入孔27の中心
の高さ位置が光半導体素子22の中心の高さ位置と一致
している。また、金属容器本体24の両側面部には、後
述するコ字型のフィールドスルー部28を取り付けるた
めの開口部29が形成されている。
DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the present invention will be described below with reference to FIG.
4 through FIG. The metal container 21 of the optical semiconductor device has a metal bottom plate 23 made of a highly heat-dissipating metal such as CuW in order to efficiently radiate heat generated by the optical semiconductor element 22 such as a laser diode or a photodiode housed therein. The metal container body 24, the upper metal frame 25, and the metal cap 26 are joined together. The metal container main body 24 has the same shape as the conventional metal container main body 4 shown in FIG.
An optical fiber introduction hole 27 for introducing an optical fiber (not shown) is formed, and the height position of the center of the optical fiber introduction hole 27 matches the height position of the center of the optical semiconductor element 22. Openings 29 for attaching a U-shaped field through portion 28 to be described later are formed on both side surfaces of the metal container main body 24.

【0017】尚、上部金属枠25は、図8に示す従来の
上部金属枠5よりも形状が複雑になっているが、板厚が
薄いため、機械的打ち抜き加工によって従来と同じ工程
で簡単に形成することができ、コストアップとならな
い。
Although the shape of the upper metal frame 25 is more complicated than that of the conventional upper metal frame 5 shown in FIG. 8, since the thickness thereof is thin, the same process as the conventional one can be easily performed by mechanical punching. It can be formed without increasing the cost.

【0018】金属容器21内に収容した回路基板30の
上面に光半導体素子22がボンディングワイヤ41等で
実装され、該回路基板30の下面にペルチェ素子31が
実装され、このペルチェ素子31の冷却(吸熱)作用に
よって光半導体素子22が安定動作温度範囲内に冷却さ
れるようになっている。そして、このペルチェ素子31
の放熱面を金属底板23に接合することで、放熱性を高
めると共に、ペルチェ素子31によって回路基板30を
金属底板23上に固定している。
The optical semiconductor element 22 is mounted on the upper surface of the circuit board 30 accommodated in the metal container 21 with bonding wires 41 and the like, and the Peltier element 31 is mounted on the lower surface of the circuit board 30. The optical semiconductor element 22 is cooled to a stable operating temperature range by the heat absorption. And this Peltier element 31
The heat dissipation surface is joined to the metal bottom plate 23 to enhance heat dissipation, and the circuit board 30 is fixed on the metal bottom plate 23 by the Peltier element 31.

【0019】次に、金属容器21の開口部29に嵌め込
んで接合するフィールドスルー部28の構造を説明す
る。フィールドスルー部28は、入出力基板32とコ字
形の囲壁部33とをアルミナ等のセラミックで一体に形
成したものであり、囲壁部33は、入出力基板32のう
ちの金属容器21の外部に突出する部分の外周を取り囲
むようにコ字形に形成されている。この囲壁部33の高
さ寸法は、2mmから8mmの範囲内に設定され、それ
によって、入出力基板32上面の内部電極34(光半導
体素子22)と金属容器21の光ファイバ導入孔27と
の高さ位置関係が適正に保たれるようになっている。そ
して、囲壁部33の上端面を研磨することで、フィール
ドスルー部28の高さ寸法を調整して、該囲壁部33の
上端面の高さ位置を金属容器本体24の上端面の高さ位
置と一致させ、両者の上端面に上部金属枠25を接合し
ている。フィールドスルー部28のうちの金属容器21
と接合する部分には、気密封止のためのメタライズ層
(図示せず)が印刷等で形成されている。
Next, the structure of the field through portion 28 which is fitted into and joined to the opening 29 of the metal container 21 will be described. The field through portion 28 is formed by integrally forming an input / output substrate 32 and a U-shaped surrounding wall portion 33 with ceramics such as alumina, and the surrounding wall portion 33 is provided outside the metal container 21 of the input / output substrate 32. It is formed in a U-shape so as to surround the outer periphery of the protruding portion. The height of the surrounding wall portion 33 is set in the range of 2 mm to 8 mm, whereby the gap between the internal electrode 34 (optical semiconductor element 22) on the upper surface of the input / output substrate 32 and the optical fiber introduction hole 27 of the metal container 21 is formed. The height positional relationship is maintained properly. Then, by polishing the upper end surface of the surrounding wall portion 33, the height of the field through portion 28 is adjusted, and the height position of the upper end surface of the surrounding wall portion 33 is adjusted to the height position of the upper end surface of the metal container body 24. And the upper metal frame 25 is joined to the upper end surfaces of both. Metal container 21 in field through portion 28
A metallized layer (not shown) for hermetic sealing is formed by printing or the like at a portion to be joined.

【0020】図1及び図4に示すように、入出力基板3
2のうちの金属容器21内に露出する部分の上面には、
光半導体素子22と接続するための内部電極34が印刷
等で形成され、この内部電極34と回路基板30上面の
配線パターン(図示せず)とがボンディングワイヤ35
で接続されている。また、入出力基板32のうちの金属
容器21の外部に突出する部分の下面には、マザー基板
36(外部の回路基板)と接続するための外部電極37
が印刷等で形成され、この外部電極37と内部電極34
とが該入出力基板32に貫通形成されたビアホール導体
38によって接続されている。そして、外部電極37の
下面にはバンプ39が形成され、該外部電極37がマザ
ー基板36の上面に形成された接続電極40とバンプ3
9によって接続されている。
As shown in FIGS. 1 and 4, the input / output board 3
On the upper surface of the portion of the second portion exposed in the metal container 21,
An internal electrode 34 for connecting to the optical semiconductor element 22 is formed by printing or the like, and the internal electrode 34 and a wiring pattern (not shown) on the upper surface of the circuit board 30 are bonded to a bonding wire 35.
Connected by External electrodes 37 for connecting to a motherboard 36 (an external circuit board) are provided on the lower surface of a portion of the input / output board 32 protruding outside the metal container 21.
Are formed by printing or the like, and the external electrodes 37 and the internal electrodes 34 are formed.
Are connected by a via-hole conductor 38 formed through the input / output board 32. A bump 39 is formed on the lower surface of the external electrode 37, and the external electrode 37 is connected to the connection electrode 40 formed on the upper surface of the mother substrate 36 and the bump 3.
9.

【0021】以上説明した本実施形態によれば、フィー
ルドスルー部28の入出力基板32のうちの金属容器2
1の外部に突出する部分の下面に外部電極37を形成
し、この外部電極37と入出力基板32上面の内部電極
34とを、該入出力基板32を貫通するビアホール導体
38によって接続した構成としたので、入出力基板32
下面の外部電極37をマザー基板36上面の接続電極4
0と対向させてバンプ39で接続することができ、リー
ドが不要となる。これにより、電極37,40間の接続
長を従来の2.5mmから0.1〜0.2mm程度まで
に大幅に短くすることができ、電極37,40間の接続
部(バンプ39)による特性インピーダンスの不整合
(高周波伝達特性の劣化)がほとんど無視できるように
なる。
According to the embodiment described above, the metal container 2 of the input / output board 32 of the field through portion 28
An external electrode 37 is formed on the lower surface of a portion protruding to the outside of the device 1, and the external electrode 37 and the internal electrode 34 on the upper surface of the input / output substrate 32 are connected by a via hole conductor 38 penetrating the input / output substrate 32. I / O board 32
The external electrodes 37 on the lower surface are connected to the connection electrodes 4 on the upper surface of the motherboard 36.
It can be connected to the bumps 39 so as to face 0, and leads are not required. As a result, the connection length between the electrodes 37 and 40 can be greatly reduced from the conventional 2.5 mm to about 0.1 to 0.2 mm, and the characteristics of the connection portion (bump 39) between the electrodes 37 and 40 can be reduced. Impedance mismatch (deterioration of high-frequency transfer characteristics) can be almost ignored.

【0022】この構成では、光半導体素子22と接続す
るための内部電極34は、入出力基板32の上面に形成
されるため、基板上面の内部電極34と基板下面の外部
電極37とを接続するには、入出力基板32を貫通する
ビアホール導体38を用いる必要があり、このビアホー
ル導体38が伝送線路の不連続部分(ストリップライン
部)となるが、ビアホール導体38が貫通する入出力基
板32の厚みを薄くすることで、伝送線路の不連続部分
(ビアホール導体38)の長さを短くすることができ
る。一般に、入出力基板32の厚みは、強度を考慮して
も、0.5mm以下とすることができ、従来の凸型フィ
ールドスルー部11のストリップライン部の長さ(約1
mm)と比べてその半分以下とすることができ、伝送線
路の不連続部分(ビアホール導体38)による特性イン
ピーダンスの不整合(高周波伝達特性の劣化)を十分に
少なくすることができる。
In this configuration, since the internal electrode 34 for connecting to the optical semiconductor element 22 is formed on the upper surface of the input / output substrate 32, the internal electrode 34 on the upper surface of the substrate and the external electrode 37 on the lower surface of the substrate are connected. It is necessary to use a via-hole conductor 38 penetrating the input / output substrate 32, and this via-hole conductor 38 becomes a discontinuous portion (strip line portion) of the transmission line. By reducing the thickness, the length of the discontinuous portion of the transmission line (via hole conductor 38) can be reduced. In general, the thickness of the input / output substrate 32 can be set to 0.5 mm or less even in consideration of the strength, and the length of the strip line portion of the conventional convex field through portion 11 (about 1
mm), and the characteristic impedance mismatch (deterioration of high-frequency transfer characteristics) due to the discontinuous portion (via hole conductor 38) of the transmission line can be sufficiently reduced.

【0023】しかも、入出力基板32のうちの金属容器
21の外部に突出する部分の上面側に、その外周を取り
囲むようにコ字形の囲壁部33を形成し、この囲壁部3
3よりも内側にビアホール導体38を形成するようにし
たので、入出力基板32上面の内部電極34が囲壁部3
3で覆われずに済み、入出力基板32上面の伝送線路が
ストリップライン構造とならずに済む。
Further, a U-shaped surrounding wall portion 33 is formed on the upper surface side of a portion of the input / output board 32 protruding outside the metal container 21 so as to surround the outer periphery thereof.
3, the internal electrode 34 on the upper surface of the input / output substrate 32 is
3, so that the transmission line on the upper surface of the input / output substrate 32 does not need to have the stripline structure.

【0024】このように、本実施形態の光半導体装置
は、従来の特性インピーダンス不整合の原因となってい
たリードと長いストリップライン部が無くなるので、1
0GHz以上の高周波数域でも特性インピーダンスの不
整合の問題を解消でき、高周波伝達特性を大幅に改善で
きる。しかも、リードを無くすことで、光半導体装置の
小型化、実装密度向上の要求も満たすことができる。
As described above, in the optical semiconductor device of the present embodiment, the lead and the long strip line portion, which have caused the conventional characteristic impedance mismatch, are eliminated.
Even in a high frequency range of 0 GHz or more, the problem of characteristic impedance mismatch can be solved, and high-frequency transfer characteristics can be greatly improved. In addition, by eliminating the leads, it is possible to satisfy the demands for downsizing the optical semiconductor device and improving the mounting density.

【0025】ところで、図9に示す従来のフィールドス
ルー部11は、内部電極12と外部電極13とを接続す
る中間配線パターン15が上部絶縁層11aで覆われた
構造となっているため、フィールドスルー部11の製造
をグリーンシート積層法で行う必要があった。つまり、
フィールドスルー部11の製造時には、セラミックグリ
ーンシートの表面に導体ペーストで配線パターンを印刷
すると共に、セラミックグリーンシートを所定形状に打
ち抜き、これら複数枚のセラミックグリーンシートを積
層し、これらを同時焼成してフィールドスルー部11を
製造する。しかし、このグリーンシート積層法では、焼
成時にフィールドスルー部11がかなり大きく収縮する
ため、フィールドスルー部11の寸法を金属容器1の開
口部10の寸法に精度良く一致させることは困難であ
る。このため、フィールドスルー部11の寸法精度を確
保するために、焼成後にフィールドスルー部11を研磨
して寸法調整する必要があり、製造能率が低下してコス
ト高になる欠点があった。
The conventional field through portion 11 shown in FIG. 9 has a structure in which the intermediate wiring pattern 15 connecting the internal electrode 12 and the external electrode 13 is covered with the upper insulating layer 11a. It was necessary to manufacture the part 11 by a green sheet laminating method. That is,
At the time of manufacturing the field through portion 11, a wiring pattern is printed on the surface of the ceramic green sheet with a conductive paste, the ceramic green sheet is punched into a predetermined shape, a plurality of these ceramic green sheets are laminated, and these are simultaneously fired. The field through portion 11 is manufactured. However, in this green sheet laminating method, since the field through portion 11 contracts considerably during firing, it is difficult to accurately match the size of the field through portion 11 with the size of the opening 10 of the metal container 1. For this reason, in order to secure the dimensional accuracy of the field through portion 11, it is necessary to polish the field through portion 11 after sintering to adjust the dimensions, and there is a disadvantage that the manufacturing efficiency is reduced and the cost is increased.

【0026】これに対し、本実施形態では、フィールド
スルー部28の配線パターン(電極34,37)が囲壁
部33で覆われないため、フィールドスルー部28を一
体成形法で形成することができる。つまり、フィールド
スルー部28の製造時には、セラミック原料でフィール
ドスルー部28の形状を一体成形し、その後、ビアホー
ル導体38、内部電極34及び外部電極37を導体ペー
ストで印刷し、これらを同時焼成してフィールドスルー
部28を製造する。この一体成形法は、グリーンシート
積層法と比べて工程数が少なく、しかも焼成収縮が少な
いため、寸法調整のための研磨工程が不要又は少なくて
済み、製造能率を向上できて、製造コストを低減するこ
とができる。
On the other hand, in the present embodiment, since the wiring pattern (electrodes 34 and 37) of the field through portion 28 is not covered with the surrounding wall portion 33, the field through portion 28 can be formed by an integral molding method. That is, at the time of manufacturing the field-through portion 28, the shape of the field-through portion 28 is integrally formed of a ceramic material, and then the via-hole conductor 38, the internal electrode 34, and the external electrode 37 are printed with a conductive paste, and these are simultaneously fired. The field through portion 28 is manufactured. This integrated molding method requires less or less firing shrinkage than the green sheet laminating method, and requires less or less polishing steps for dimensional adjustment, thereby improving manufacturing efficiency and reducing manufacturing costs. can do.

【0027】但し、本発明は、フィールドスルー部28
をグリーンシート積層法で製造しても良く、この場合で
も、本発明の所期の目的を十分に達成できる。また、本
実施形態では、入出力基板32の外部電極37とマザー
基板36の接続電極40とをバンプ39によって接続す
るようにしたが、バンプ39に代えてリフロー半田付け
等の他の表面実装方式で接続するようにしても良い。
However, in the present invention, the field through section 28
May be manufactured by a green sheet laminating method, and even in this case, the intended object of the present invention can be sufficiently achieved. In the present embodiment, the external electrodes 37 of the input / output board 32 and the connection electrodes 40 of the mother board 36 are connected by the bumps 39. However, instead of the bumps 39, other surface mounting methods such as reflow soldering are used. The connection may be made by using.

【0028】次に、図5に基づいて、フィールドスルー
部43の他の実施形態を説明する。尚、図5は、囲壁部
の図示を省略して入出力基板44のみを図示している。
入出力基板44の上面に、内部電極45と、これを囲む
ようにグランド電極46が印刷等で形成されている。ま
た、図示はしないが、入出力基板44の下面にも、外部
電極と、これを囲むようにグランド電極が印刷等で形成
されている。入出力基板44の両面の内部電極45と外
部電極との間は、入出力基板44を貫通するビアホール
導体47で接続され、同様に、入出力基板44の両面の
グランド電極46間が入出力基板44を貫通する複数の
ビアホール導体48で接続されている。この場合、囲壁
部(図示せず)は、グランド電極46の外周囲に形成し
ても良いし、グランド電極46上に積層して形成しても
良い。前者の場合は、一体成形法で製造できるが、後者
の場合は、グリーンシート積層法で形成する必要があ
る。
Next, another embodiment of the field through section 43 will be described with reference to FIG. In FIG. 5, only the input / output board 44 is shown without illustration of the surrounding wall.
On the upper surface of the input / output substrate 44, an internal electrode 45 and a ground electrode 46 surrounding the internal electrode 45 are formed by printing or the like. Although not shown, an external electrode and a ground electrode surrounding the external electrode are formed on the lower surface of the input / output substrate 44 by printing or the like. The internal electrodes 45 on both sides of the input / output board 44 and the external electrodes are connected by via-hole conductors 47 penetrating the input / output board 44. Similarly, the ground electrodes 46 on both sides of the input / output board 44 It is connected by a plurality of via-hole conductors 48 penetrating through 44. In this case, the surrounding wall portion (not shown) may be formed on the outer periphery of the ground electrode 46, or may be formed by being laminated on the ground electrode 46. In the former case, it can be manufactured by an integral molding method, but in the latter case, it is necessary to form it by a green sheet laminating method.

【0029】図5のように、内部電極45と外部電極の
外周囲をグランド電極46で囲み、且つ入出力基板44
の両面のグランド電極46間を複数のビアホール導体4
8で接続すれば、グランドが強化され、インピーダンス
制御が容易となり、高周波伝達特性を更に改善できる。
As shown in FIG. 5, the outer periphery of the internal electrode 45 and the external electrode is surrounded by a ground electrode 46, and the input / output substrate 44
A plurality of via-hole conductors 4 between the ground electrodes 46 on both sides of the
The connection at 8 strengthens the ground, facilitates impedance control, and can further improve high-frequency transfer characteristics.

【0030】[0030]

【発明の効果】以上の説明から明らかなように、本発明
の請求項1によれば、入出力基板のうちの金属容器内に
露出する部分の上面に、光半導体素子と接続するための
内部電極を形成すると共に、該入出力基板のうちの金属
容器の外部に突出する部分の下面に、外部の回路基板と
接続するための外部電極を形成し、この外部電極と前記
内部電極とをビアホール導体によって接続した構成とし
たので、リードが不要となり、電極間の接続長を従来よ
り大幅に短くすることができて、電極間の接続部による
特性インピーダンスの不整合の問題を解消でき、高周波
伝達特性を向上できる。
As is apparent from the above description, according to the first aspect of the present invention, the inner surface for connecting to the optical semiconductor element is provided on the upper surface of the portion of the input / output substrate exposed in the metal container. An electrode is formed, and an external electrode for connecting to an external circuit board is formed on a lower surface of a portion of the input / output substrate that protrudes to the outside of the metal container, and the external electrode and the internal electrode are connected to via holes. Since the connection is made by conductors, no lead is required, the connection length between the electrodes can be significantly reduced, and the problem of characteristic impedance mismatch due to the connection between the electrodes can be eliminated. Characteristics can be improved.

【0031】また、請求項2では、入出力基板のうちの
金属容器の外部に突出する部分の上面側に、その外周を
取り囲むように囲壁部を形成し、この囲壁部よりも内側
にビアホール導体を形成するようにしたので、入出力基
板上面の伝送線路がストリップライン構造とならずに済
み、高周波伝達特性を低下させずに済む。
According to a second aspect of the present invention, a surrounding wall portion is formed on the upper surface side of a portion of the input / output substrate protruding outside the metal container so as to surround the outer periphery thereof, and a via hole conductor is formed inside the surrounding wall portion. Is formed, the transmission line on the upper surface of the input / output substrate does not need to have a stripline structure, and the high-frequency transmission characteristics do not need to be reduced.

【0032】また、請求項3では、囲壁部の高さ寸法
を、2mmから8mmの範囲内に設定したので、入出力
基板上面の内部電極(光半導体素子)と金属容器の光フ
ァイバ導入孔との高さ位置関係を適正に保つことができ
る。
According to the third aspect of the present invention, the height of the surrounding wall is set in the range of 2 mm to 8 mm, so that the internal electrode (optical semiconductor element) on the upper surface of the input / output substrate and the optical fiber introduction hole of the metal container can be provided. Height positional relationship can be properly maintained.

【0033】また、請求項4では、入出力基板下面の外
部電極の下面にバンプを形成し、該外部電極を該バンプ
によって外部の回路基板の接続電極と接続するようにし
たので、バンプを用いて光半導体装置を外部の回路基板
に能率良く実装することができ、実装コストを低減でき
る。
According to a fourth aspect of the present invention, a bump is formed on the lower surface of the external electrode on the lower surface of the input / output substrate, and the external electrode is connected to a connection electrode of an external circuit board by the bump. As a result, the optical semiconductor device can be efficiently mounted on an external circuit board, and the mounting cost can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の一実施形態を示す光半導体装置の縦断
正面図
FIG. 1 is a longitudinal sectional front view of an optical semiconductor device showing an embodiment of the present invention.

【図2】一実施形態の光半導体装置の正面図FIG. 2 is a front view of the optical semiconductor device according to the embodiment;

【図3】一実施形態の金属容器の分解斜視図FIG. 3 is an exploded perspective view of the metal container according to the embodiment;

【図4】一実施形態のフィールドスルー部の一部を破断
して示す拡大斜視図
FIG. 4 is an enlarged perspective view showing a part of the field through portion of the embodiment in a cutaway manner.

【図5】他の実施形態のフィールドスルー部の入出力基
板部分のみを示す拡大斜視図
FIG. 5 is an enlarged perspective view showing only an input / output board portion of a field through portion of another embodiment.

【図6】従来の光半導体装置の縦断正面図FIG. 6 is a longitudinal sectional front view of a conventional optical semiconductor device.

【図7】従来の光半導体装置の正面図FIG. 7 is a front view of a conventional optical semiconductor device.

【図8】従来の金属容器の分解斜視図FIG. 8 is an exploded perspective view of a conventional metal container.

【図9】従来のフィールドスルー部の拡大斜視図FIG. 9 is an enlarged perspective view of a conventional field through portion.

【符号の説明】[Explanation of symbols]

21…金属容器、22…光半導体素子、23…金属底
板、24…金属容器本体、25…上部金属枠、26…金
属キャップ、27…光ファイバ導入孔、28…フィール
ドスルー部、29…開口部、30…回路基板、31…ペ
ルチェ素子、32…入出力基板、33…囲壁部、34…
内部電極、36…マザー基板(外部の回路基板)、37
…外部電極、38…ビアホール導体、39…バンプ、4
0…接続電極、43…フィールドスルー部、44…入出
力基板、46…グランド電極、47,48…ビアホール
導体。
Reference Signs List 21 metal container, 22 optical semiconductor element, 23 metal bottom plate, 24 metal container body, 25 upper metal frame, 26 metal cap, 27 optical fiber introduction hole, 28 field through part, 29 opening Reference numeral 30, a circuit board, 31 a Peltier element, 32 an input / output board, 33 an enclosure, 34
Internal electrode, 36 ... mother board (external circuit board), 37
... external electrodes, 38 ... via-hole conductors, 39 ... bumps, 4
0 ... connection electrode, 43 ... field through part, 44 ... input / output board, 46 ... ground electrode, 47, 48 ... via hole conductor.

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 金属容器内に少なくとも光半導体素子を
収容すると共に、前記金属容器の側面部に形成された開
口部に、前記光半導体素子と外部の回路基板とを接続す
るための配線を形成した入出力基板を嵌着した光半導体
装置において、 前記入出力基板のうちの前記金属容器内に露出する部分
の上面に、前記光半導体素子と接続するための内部電極
を形成すると共に、該入出力基板のうちの前記金属容器
の外部に突出する部分の下面に、前記外部の回路基板と
接続するための外部電極を形成し、この外部電極と前記
内部電極とを該入出力基板に形成したビアホール導体に
よって接続したことを特徴とする光半導体装置。
At least an optical semiconductor element is accommodated in a metal container, and wiring for connecting the optical semiconductor element to an external circuit board is formed in an opening formed in a side surface of the metal container. An optical semiconductor device having the input / output substrate fitted therein, wherein an internal electrode for connecting to the optical semiconductor element is formed on an upper surface of a portion of the input / output substrate exposed in the metal container, and An external electrode for connecting to the external circuit board was formed on the lower surface of a portion of the output board that protruded outside the metal container, and the external electrode and the internal electrode were formed on the input / output board. An optical semiconductor device characterized by being connected by a via-hole conductor.
【請求項2】 前記入出力基板のうちの前記金属容器の
外部に突出する部分の上面側には、その外周を取り囲む
ように絶縁体製の囲壁部が形成され、前記ビアホール導
体は、前記囲壁部よりも内側に形成されていることを特
徴とする請求項1に記載の光半導体装置。
2. A surrounding wall portion made of an insulator is formed on an upper surface side of a portion of the input / output substrate protruding outside of the metal container so as to surround an outer periphery thereof, and the via-hole conductor is formed of the surrounding wall. The optical semiconductor device according to claim 1, wherein the optical semiconductor device is formed inside the portion.
【請求項3】 前記囲壁部の高さ寸法は、2mmから8
mmの範囲内であることを特徴とする請求項2に記載の
光半導体装置。
3. The height of the surrounding wall is from 2 mm to 8 mm.
3. The optical semiconductor device according to claim 2, wherein the distance is within the range of mm.
【請求項4】 前記外部電極の下面にバンプが形成さ
れ、該外部電極が該バンプによって前記外部の回路基板
の上面に形成された接続電極と接続されていることを特
徴とする請求項1乃至3のいずれかに記載の光半導体装
置。
4. A bump is formed on a lower surface of the external electrode, and the external electrode is connected to a connection electrode formed on an upper surface of the external circuit board by the bump. 4. The optical semiconductor device according to any one of 3.
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004259973A (en) * 2003-02-26 2004-09-16 Kyocera Corp Optical semiconductor element storage package and optical semiconductor device
JP2013162031A (en) * 2012-02-07 2013-08-19 Seiko Epson Corp Light emitting element module and atomic oscillator
JP2014135360A (en) * 2013-01-09 2014-07-24 Panasonic Corp Optical-electrical converter
JP6548849B1 (en) * 2018-08-27 2019-07-24 三菱電機株式会社 Optical module
WO2019198180A1 (en) * 2018-04-11 2019-10-17 三菱電機株式会社 Optical module
US10763638B2 (en) 2017-09-01 2020-09-01 Schott Ag Transistor outline housings for distributed feedback lasers

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004259973A (en) * 2003-02-26 2004-09-16 Kyocera Corp Optical semiconductor element storage package and optical semiconductor device
JP2013162031A (en) * 2012-02-07 2013-08-19 Seiko Epson Corp Light emitting element module and atomic oscillator
JP2014135360A (en) * 2013-01-09 2014-07-24 Panasonic Corp Optical-electrical converter
US10763638B2 (en) 2017-09-01 2020-09-01 Schott Ag Transistor outline housings for distributed feedback lasers
WO2019198180A1 (en) * 2018-04-11 2019-10-17 三菱電機株式会社 Optical module
JPWO2019198180A1 (en) * 2018-04-11 2020-08-20 三菱電機株式会社 Optical module
CN111971860A (en) * 2018-04-11 2020-11-20 三菱电机株式会社 Optical module
CN111971860B (en) * 2018-04-11 2022-02-15 三菱电机株式会社 Optical module
JP6548849B1 (en) * 2018-08-27 2019-07-24 三菱電機株式会社 Optical module
WO2020044396A1 (en) * 2018-08-27 2020-03-05 三菱電機株式会社 Optical module

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