[go: up one dir, main page]

JP2001230245A - Method for manufacturing semiconductor device - Google Patents

Method for manufacturing semiconductor device

Info

Publication number
JP2001230245A
JP2001230245A JP2000038575A JP2000038575A JP2001230245A JP 2001230245 A JP2001230245 A JP 2001230245A JP 2000038575 A JP2000038575 A JP 2000038575A JP 2000038575 A JP2000038575 A JP 2000038575A JP 2001230245 A JP2001230245 A JP 2001230245A
Authority
JP
Japan
Prior art keywords
semiconductor device
film
oxide film
protective film
mesa
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000038575A
Other languages
Japanese (ja)
Inventor
Akira Amano
彰 天野
Hiroaki Furuhata
博明 降旗
Takahiro Kuboyama
貴博 久保山
Katsuyuki Nozaki
克幸 野崎
Hideaki Ito
秀昭 伊藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP2000038575A priority Critical patent/JP2001230245A/en
Publication of JP2001230245A publication Critical patent/JP2001230245A/en
Pending legal-status Critical Current

Links

Landscapes

  • Thyristors (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【課題】表面保護膜を有する半導体装置において、露出
した接合表面を安定化させ、信頼性を向上させる。 【解決手段】メサ型ダイオードチップ4の側面をエッチ
ング後、反応生成水を生じる表面保護膜6を塗布し、2
00〜450℃で熱処理して、接合表面に改質酸化膜5
を成長させる。プレーナ型半導体装置においても、もれ
電流を低減する効果がある。
(57) Abstract: In a semiconductor device having a surface protective film, an exposed bonding surface is stabilized to improve reliability. After etching a side surface of a mesa diode chip, a surface protection film for generating reaction water is applied to the side surface of the mesa diode chip.
Heat treatment at 00 to 450 ° C. to form a modified oxide film 5 on the bonding surface.
Grow. The planar type semiconductor device also has the effect of reducing leakage current.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】この発明は、特性安定化のた
めの保護膜を有する半導体装置の製造方法に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device having a protective film for stabilizing characteristics.

【0002】[0002]

【従来の技術】半導体素子には構造的に大別して二つの
種類がある。一つは半導体基板の主面に露出させたpn
接合部を、非常に安定な酸化膜で覆ったプレーナ型半導
体素子であり、信頼性が高く、微細加工性に優れるた
め、様々な分野の半導体装置として汎用されている。も
う一つは、本発明に関係するもので、pn接合が、半導
体基板の側面に露出され、その表面を保護膜で覆った形
のメサ型半導体素子と呼ばれるものである。
2. Description of the Related Art Semiconductor devices are roughly classified into two types. One is a pn exposed on the main surface of the semiconductor substrate.
It is a planar semiconductor element in which the junction is covered with an extremely stable oxide film, and is widely used as a semiconductor device in various fields because of its high reliability and excellent fine processing. The other is related to the present invention, and is a so-called mesa semiconductor device in which a pn junction is exposed on a side surface of a semiconductor substrate and the surface is covered with a protective film.

【0003】メサ型の半導体素子は、構造および製造方
法が簡単で、高耐圧化も容易であるため、高耐圧のダイ
オードや量産用ダイオード、電力用サイリスタなど主に
個別素子の分野で、現在でも多数使用されている。図6
(a)は、樹脂封止型の最も一般的なメサ型ダイオード
の断面図である。リード線2をハンダ層3で接合したダ
イオードチップ4の側面が、ふっ酸、硝酸系のシリコン
エッチング液、或いはアルカリ系のエッチング液でエッ
チングされ、その表面に表面保護と応力緩衝の効果をも
つ表面保護樹脂層6が被着されている。更に、エポキシ
樹脂のトランスファーモールドにより、封止樹脂1を形
成し、樹脂封止半導体装置とされている。
[0003] The mesa-type semiconductor element has a simple structure and a simple manufacturing method, and can easily have a high withstand voltage. Therefore, the mesa-type semiconductor element is mainly used in the field of individual elements such as a high withstand voltage diode, a mass production diode, and a power thyristor. Many are used. FIG.
(A) is a cross-sectional view of the most common resin-sealed mesa diode. The side surface of the diode chip 4 in which the lead wires 2 are joined by the solder layer 3 is etched with a hydrofluoric acid, nitric acid-based silicon etching solution, or an alkali-based etching solution, and has a surface having surface protection and stress buffering effects. A protective resin layer 6 is applied. Further, a sealing resin 1 is formed by transfer molding of an epoxy resin, thereby obtaining a resin-sealed semiconductor device.

【0004】メサ型半導体装置では、接合の端が半導体
基板の側面に露出しているため、その上に熱酸化膜のよ
うな良質の酸化膜を形成することが困難である。特に半
導体チップを積層した形の半導体装置では、半導体チッ
プ間の接合用ろう材等により、プロセス温度が低温に限
定され、表面保護膜としては、シリコーンゴム、シリコ
ーンワニス、ガラス等が使用されている。
In the mesa type semiconductor device, since the end of the junction is exposed on the side surface of the semiconductor substrate, it is difficult to form a high quality oxide film such as a thermal oxide film thereon. Particularly, in a semiconductor device in which semiconductor chips are stacked, the process temperature is limited to a low temperature due to a brazing material for bonding between the semiconductor chips, and silicone rubber, silicone varnish, glass, or the like is used as a surface protective film. .

【0005】一方、pn接合の端を半導体基板の主面に
露出させ、その上を酸化膜で覆ったプレーナ型半導体装
置では、熱酸化による良質の酸化膜が表面保護膜となっ
ていて、高信頼性が保たれる。
On the other hand, in a planar type semiconductor device in which an end of a pn junction is exposed on a main surface of a semiconductor substrate and an upper portion thereof is covered with an oxide film, a high-quality oxide film formed by thermal oxidation serves as a surface protection film. Reliability is maintained.

【0006】[0006]

【発明が解決しようとする課題】しかし、メサ型半導体
素子、プレーナ型半導体素子には、それぞれ次のような
問題がある。 従来のメサ型半導体素子の表面保護膜形成において
は、混酸またはアルカリ溶液によるエッチング、純水で
の洗浄、熱風乾燥などの処理工程がおこなわれ、その過
程で通常厚さ1nm程度の酸化膜(自然酸化膜と称する)
が生成する。その自然酸化膜の上から、前述の如き保護
膜を形成すると、前処理工程で生成した自然酸化膜の膜
質に応じた表面凖位を形成して、特に長期信頼性試験に
おいて重要な特性の一つである逆バイアス印加時の漏れ
電流が増大するという問題がある。
However, the mesa semiconductor device and the planar semiconductor device have the following problems. In the conventional formation of a surface protection film for a mesa-type semiconductor device, processing steps such as etching with a mixed acid or an alkali solution, washing with pure water, and hot-air drying are performed. (Referred to as oxide film)
Is generated. When a protective film as described above is formed on the natural oxide film, a surface level corresponding to the quality of the natural oxide film generated in the pretreatment step is formed, and one of the important characteristics particularly in a long-term reliability test. One problem is that the leakage current at the time of applying a reverse bias increases.

【0007】その機構を図6(b)のSiO2 /Si界
面の模擬的な断面図、および同図(c)のエネルギ状態
図で説明する。図6(b)において、エッチング液での
エッチング後、露出した半導体表面には自然酸化膜8が
あり、SiO2 /Si界面7の結合手の切れたダングリ
ングボンド21がある。このダングリングボンド21は
非常に活性であり、その表面を保護膜で覆っても、次第
に保護膜そのものや、保護膜を通して侵入する水分中に
溶解したイオン性物質がダングリングボンド21と結合
する。その結果、図6(c)に示すように、禁止帯内に
新しい界面凖位22が発生する。図で、Ec は伝導帯下
端、Ev は価電子帯上端、EF はフェルミエネルギ、E
i は真性フェルミエネルギである。この界面凖位22は
キャリアの再結合を促進し、漏れ電流増大の原因となる
のである。
The mechanism will be described with reference to a schematic sectional view of the SiO 2 / Si interface in FIG. 6B and an energy state diagram in FIG. In FIG. 6B, after the etching with the etching solution, there is a natural oxide film 8 on the exposed semiconductor surface, and a dangling bond 21 with a broken bond at the SiO 2 / Si interface 7. The dangling bond 21 is very active. Even if the surface is covered with a protective film, the protective film itself or an ionic substance dissolved in moisture penetrating through the protective film gradually bonds to the dangling bond 21. As a result, as shown in FIG. 6C, a new interface level 22 is generated in the forbidden band. In Figure, E c is the conduction band minimum, E v is the valence band upper end, E F is the Fermi energy, E
i is the intrinsic Fermi energy. The interface level 22 promotes the recombination of carriers and causes an increase in leakage current.

【0008】一方のプレーナ型半導体素子において
は、接合の露出表面を安定な酸化膜(以下SiO2 膜と
記す)で保護して安定化してはいるものの、やはり長期
信頼性試験において、もれ電流が増大する問題がある。
その機構は次のように考えられる。電極として例えばア
ルミニウム(以下Alと記す)薄膜等を形成する際、デ
ポジション装置より発生する電子ビーム、プラズマ粒子
などにより、酸化膜(以下SiO2 膜と記す)内やSi
2 /Si界面において、数は少ないが結合手が切れて
ダングリングボンドが生じることがある。そのダングリ
ングボンドに、イオン性物質が結合し、トラップ凖位を
形成する。
[0008] On the other hand, in the planar type semiconductor device, although the exposed surface of the junction is protected by a stable oxide film (hereinafter referred to as SiO 2 film) and stabilized, the leakage current still remains in the long-term reliability test. There is a problem that increases.
The mechanism is considered as follows. For example, when an aluminum (hereinafter abbreviated as Al) thin film or the like is formed as an electrode, an electron beam or a plasma particle generated from a deposition apparatus causes an oxide film (hereinafter abbreviated as SiO 2 film) or Si
At the O 2 / Si interface, although the number is small, the bond may be broken and a dangling bond may be generated. An ionic substance binds to the dangling bond to form a trap level.

【0009】また、プレーナ型半導体素子においては、
電極、配線、外部取り出しパッド等の電極材料としては
通常Al薄膜が真空蒸着、スパッタリング、化学気相反
応他により成膜されて用いられているが、Alは両性元
素であるため、プレッシャークッカーテスト(以下PC
Tと記す)等の耐湿性試験で腐食されることがあり、劣
化するという問題がある。
In a planar type semiconductor device,
As an electrode material such as an electrode, a wiring, and an external take-out pad, an Al thin film is usually formed by vacuum deposition, sputtering, chemical vapor reaction, or the like. However, since Al is an amphoteric element, a pressure cooker test ( PC below
T)), there is a problem of deterioration due to corrosion.

【0010】これらの問題に鑑みて本発明の目的は、半
導体表面の改質によるダングリングボンドの安定化、荷
電粒子に対する耐性強化、およびAl電極の腐食防止等
をおこない、高温、高湿度中でも特性劣化しない信頼性
の高い半導体素子の製造方法を提供することにある。
In view of these problems, an object of the present invention is to stabilize dangling bonds by modifying the surface of a semiconductor, enhance resistance to charged particles, prevent corrosion of Al electrodes, etc. An object of the present invention is to provide a method for manufacturing a highly reliable semiconductor element that does not deteriorate.

【0011】[0011]

【課題を解決するための手段】これらの課題を解決する
ために本発明は、半導体装置の保護膜として、重合反応
により反応水を生じる保護膜材料を塗布し、熱処理する
ものとする。そのような表面保護膜としては、例えばポ
リイミド樹脂がある。用いた例えばポリイミド膜は、加
熱して膜形成をする際、同時に反応生成水を生じ、露出
したシリコン面中SiO2 と接するSi界面では、 Si+2H2 O→ SiO2 +2H2 なる反応により、 メサ型素子では、表面の自然酸化膜の欠陥部位を補
い、また酸化膜を緻密化させて、改質酸化膜とし、界面
順位の発生を抑制して漏れ電流を低減する。 プレーナ型素子では、SiO2 膜中、SiO2 /Si
界面のダングリングボンド)を安定化し、またSiO2
膜を一層緻密化させて改質し、漏れ電流をなくす。電極
のAl表面では、 2Al+3H2 O→Al2 3 +3H2 なる反応により、 Al電極表面の自然酸化膜を更に緻密にしたり、欠陥
部位を補い、表面に改質層を形成して、Al電極の耐腐
食性を高める。
In order to solve these problems, the present invention is to apply a protective film material which generates reaction water by a polymerization reaction as a protective film of a semiconductor device, and heat-treat it. As such a surface protective film, for example, there is a polyimide resin. For example, when a polyimide film used is heated to form a film, reaction water is generated at the same time, and at the Si interface in contact with SiO 2 in the exposed silicon surface, the reaction of Si + 2H 2 O → SiO 2 + 2H 2 results in a mesa type. In the device, a defective portion of the natural oxide film on the surface is supplemented, and the oxide film is densified to form a modified oxide film, and the occurrence of interface order is suppressed to reduce leakage current. The planar element, in the SiO 2 film, SiO 2 / Si
Dangling bonds) of the interface stabilizing and SiO 2
The film is further densified and modified to eliminate leakage current. The Al surface of the electrode, the 2Al + 3H 2 O → Al 2 O 3 + 3H 2 becomes reactive, or a natural oxide film further dense of Al electrode surface compensates for defect site, to form a modified layer on the surface, the Al electrode Increase the corrosion resistance of

【0012】熱処理温度は、200〜450℃で熱処理
することがよい。200℃以上の温度では、改質酸化膜
や改質層の厚さが2nm以上になり、漏れ電流低減効果が
顕著になる。450℃以上とすると、先にも述べたよう
にチップ間の接合用ろう材、電極材料等に悪影響を与え
るおそれがあり、望ましくない。ついでながら、従来の
表面保護膜の反応について説明すると、いずれもシリコ
ン表面を疎水性にして、シリコン表面と保護膜との間に
水を介在させないようにするものであった。
The heat treatment temperature is preferably 200 to 450 ° C. At a temperature of 200 ° C. or more, the thickness of the modified oxide film or the modified layer becomes 2 nm or more, and the effect of reducing the leakage current becomes remarkable. If the temperature is 450 ° C. or higher, there is a possibility that the brazing material for bonding between chips, the electrode material and the like may be adversely affected as described above, which is not desirable. Incidentally, the reaction of the conventional surface protective film will be described. In each case, the silicon surface is made hydrophobic so that water is not interposed between the silicon surface and the protective film.

【0013】例えばシリコーン樹脂系のものでは、熱処
理により脱アルコール反応が起こり、別の分子内基と結
合し小さな分子を形成しながら樹脂結合をおこなう。ま
た、ポリエステルの例でもテレフタル酸ジメチルと多価
アルコール(エチレングリコール)の縮重合により得ら
れるが、ポリエステルとメチルアルコールが生成する。
For example, in the case of a silicone resin-based resin, a dealcoholization reaction occurs by heat treatment, and the resin bond is formed while bonding to another intramolecular group to form a small molecule. In addition, in the case of polyester as well, although it is obtained by polycondensation of dimethyl terephthalate and polyhydric alcohol (ethylene glycol), polyester and methyl alcohol are produced.

【0014】ガラス膜形成も露出したシリコン表面に
鉛、或いは亜鉛系ガラス粉末微粒子を電気泳動法或いは
沈積法で堆積させて、500〜600℃で加熱、焼成し
ガラス膜を所定部位に形成させるので、水は介在しな
い。
In forming a glass film, fine particles of lead or zinc-based glass powder are deposited on the exposed silicon surface by an electrophoresis method or a deposition method, and heated and fired at 500 to 600 ° C. to form a glass film at a predetermined portion. No water intervenes.

【0015】[0015]

【発明の実施の形態】以下に実施例に基づき、本発明の
実施の形態を説明する。 [実施例1]図1(a)は、本発明の実施例の一つであ
るメサ型ダイオードの断面図である。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described below based on examples. [Embodiment 1] FIG. 1A is a sectional view of a mesa diode which is one embodiment of the present invention.

【0016】リード線2をハンダ付けしたダイオードチ
ップ4の側面が、ふっ酸、硝酸系のシリコンエッチング
液或いはアルカリ系のエッチング液を用いてエッチング
され、その表面にポリイミド樹脂の表面保護膜6が形成
されており、更にエポキシ樹脂のトランスファーモール
ドにより、封止樹脂1を形成されているのは、図6
(a)と同様であるが、チップ4の表面に改質酸化膜5
が形成されている点が違っている。
The side surface of the diode chip 4 to which the lead wire 2 is soldered is etched using a hydrofluoric acid, nitric acid-based silicon etching solution or an alkali-based etching solution, and a surface protection film 6 of polyimide resin is formed on the surface thereof. FIG. 6 shows that the sealing resin 1 is further formed by transfer molding of epoxy resin.
As in (a), but the modified oxide film 5
Is different.

【0017】このメサ型ダイオードの製造方法は、次の
ような工程を経る。先ず、メサ型半導体に特有な表面エ
ッチング処理(HF−HNO3 −H3 PO 4 、KOH)
でダイオードチップ4の外周部を除去し、清浄なシリコ
ン露出面に仕上げる。これはダイオードウェハをダイサ
ー等で切断した時の傷や歪み層、リード線半田付け時の
汚れを除去するためである。続いて、耐圧を出すために
最も重要な清浄接合面に、表面保護膜6を塗布法により
形成した後、200℃以上で1時間熱処理する。このと
き、反応生成水が生じ、自然酸化膜が緻密な酸化膜に改
質されて改質酸化膜5となり、露出している接合表面を
安定化する。そして、全体をモールド樹脂1で樹脂封止
する。
The method of manufacturing this mesa diode is as follows.
Through such a process. First, the surface energy unique to mesa-type semiconductors
Pitching process (HF-HNOThree-HThreePO Four, KOH)
Remove the outer periphery of diode chip 4 with clean silicon
Finish on exposed surface. It dicers the diode wafer
Scratches and strained layers when cutting with lead wires, etc.
This is for removing dirt. Then, in order to get pressure resistance
The surface protection film 6 is applied to the most important clean bonding surface by a coating method.
After the formation, heat treatment is performed at 200 ° C. or higher for 1 hour. This and
Reaction water is generated, and the natural oxide film is converted to a dense oxide film.
To form the modified oxide film 5 and remove the exposed bonding surface.
Stabilize. And the whole is resin-sealed with mold resin 1
I do.

【0018】図1のような封止をしたメサ型ダイオード
および、比較例として表面保護膜としてシリコーン樹脂
を用いた従来型のメサ型ダイオードについて高温印加試
験をおこなった。温度は130℃、印加電圧は1kV で
ある。その結果を図2に示した。縦軸はもれ電流、横軸
は、印加時間である。比較例は、初期からもれ電流が大
きく、しかも1時間頃から次第にもれ電流が増えている
のに対し、実施例1のダイオードは100時間でも小さ
なもれ電流を示し、しかも安定している。すなわち、も
れ電流を抑制することができた。
A high-temperature application test was performed on a mesa diode sealed as shown in FIG. 1 and a conventional mesa diode using a silicone resin as a surface protective film as a comparative example. The temperature is 130 ° C. and the applied voltage is 1 kV. The result is shown in FIG. The vertical axis represents the leakage current, and the horizontal axis represents the application time. In the comparative example, the leakage current is large from the beginning, and the leakage current gradually increases from about 1 hour, whereas the diode of Example 1 shows a small leakage current even for 100 hours and is stable. . That is, the leakage current could be suppressed.

【0019】その機構を図1(b)のSiO2 /Si界
面の模擬的な断面図、および同図(c)のエネルギ状態
図で説明する。図1(b)において、反応生成水の存在
する状態で、熱処理をおこなうことにより、SiO2
Si界面7のダングリングボンドのSi原子と反応生成
水のO原子とが結合して、欠陥の無いSiO2 層とな
る。すなわち、接合表面を覆う改質酸化膜5が形成され
る。従って、ダングリングボンドが存在しないため、保
護膜6を通して侵入する水分中に溶解したイオン性物質
等による新しい界面凖位が発生することがない。この状
態は、半導体のエネルギ状態図で表すと、禁止帯内に界
面凖位の無い図1(c)のように示される。
The mechanism will be described with reference to a schematic cross-sectional view of the SiO 2 / Si interface in FIG. 1B and an energy state diagram in FIG. In FIG. 1 (b), by performing a heat treatment in the presence of the reaction product water, SiO 2 /
The Si atoms of the dangling bonds at the Si interface 7 and the O atoms of the reaction water are combined to form a defect-free SiO 2 layer. That is, the modified oxide film 5 covering the bonding surface is formed. Therefore, since there is no dangling bond, a new interface level due to the ionic substance or the like dissolved in the moisture penetrating through the protective film 6 does not occur. This state is represented by an energy phase diagram of a semiconductor as shown in FIG. 1C in which there is no interface level in the forbidden band.

【0020】よって、本実施例の如く改質酸化膜5を形
成することにより、キャリアの再結合を促す界面凖位の
極めて少ない表面となり、結果として界面凖位に起因す
る漏れ電流が増大しないのである。 [実施例2]本発明の第二の実施例は、プレーナ型半導
体素子に適用したものであり、図3(a)〜(c)は適
用状況を説明する断面図である。
Therefore, by forming the modified oxide film 5 as in this embodiment, the surface has a very small interface level which promotes the recombination of carriers, and as a result, the leakage current due to the interface level does not increase. is there. [Embodiment 2] The second embodiment of the present invention is applied to a planar type semiconductor device, and FIGS. 3 (a) to 3 (c) are cross-sectional views for explaining the state of application.

【0021】n型シリコンウェハ11に熱酸化膜13を
形成し、マスクパターン形成をおこなった後、ほう素を
拡散してp型拡散領域12を形成し、p型拡散領域12
に接触するアノード電極14と、シリコンウェハ11の
裏面に接触するカソード電極16を設けた[図3
(a)]。表面保護膜15として、ポリイミド樹脂を回
転塗布法で塗布し後、250℃で1時間の熱処理をおこ
なった[同図(b)]。このとき表面保護膜15のキュ
アがおこなわれると共に、反応生成水17を生じる。
After a thermal oxide film 13 is formed on an n-type silicon wafer 11 and a mask pattern is formed, boron is diffused to form a p-type diffusion region 12, and a p-type diffusion region 12 is formed.
An anode electrode 14 is provided in contact with the silicon wafer 11 and a cathode electrode 16 is provided in contact with the back surface of the silicon wafer 11 [FIG.
(A)]. As a surface protective film 15, a polyimide resin was applied by a spin coating method, and then heat-treated at 250 ° C. for 1 hour [FIG. At this time, the surface protection film 15 is cured and the reaction water 17 is generated.

【0022】熱処理中に反応生成水17が、酸化膜13
を透過してSiO2 /Si界面に達し、実施例1と類似
の改質層18が形成されると考えられる[同図
(c)]。実施例2のプレーナ型ダイオードおよび、比
較例として表面保護膜としてシリコーン樹脂を用いた従
来型のプレーナ型ダイオードについて高温高湿中電圧印
加試験をおこなった。その結果を図4に示す。
During the heat treatment, the reaction water 17 forms the oxide film 13
Is transmitted to reach the SiO 2 / Si interface, and a modified layer 18 similar to that of Example 1 is considered to be formed [FIG. A high-temperature, high-humidity, and medium-voltage application test was performed on the planar diode of Example 2 and a conventional planar diode using a silicone resin as a surface protective film as a comparative example. FIG. 4 shows the results.

【0023】評価方法としては、高温(Ta =85±3
℃)、高湿(85%RH)の雰囲気で電圧(VR )12
00V 印加し、その間の漏れ電流(IR 、単位μA )の
変動を追った。t=100、240、500、1000
hは、印加時間である。なお、測定は、室温(Ta =2
5±5℃)において電圧(VR )1500V でおこなっ
た。
As an evaluation method, a high temperature (Ta = 85 ± 3)
℃), high humidity (85% RH) atmosphere and voltage (VR) 12
00V was applied, and the fluctuation of the leakage current (IR, unit μA) during the application was followed. t = 100, 240, 500, 1000
h is the application time. The measurement was performed at room temperature (Ta = 2).
(5 ± 5 ° C.) and a voltage (VR) of 1500 V.

【0024】最初の欄は、初期特性である。印加時間1
00時間では両者に差が見られない。しかし、比較較例
では、240時間以上で次第に漏れ電流が増えるものが
出ているのに対し、本実施例2のプレーナ型ダイオード
は1000時間後でも漏れ電流が増えるものが無く、安
定している。 [実施例3]本発明の第三の実施例は、プレーナ型半導
体素子に適用したものであり、図5は適用状況を説明す
る断面図である。
The first column is the initial properties. Application time 1
At 00 hours, there is no difference between the two. However, in the comparative example, the leakage current gradually increased after 240 hours or more, whereas the planar type diode of Example 2 did not increase the leakage current even after 1000 hours, and was stable. . [Embodiment 3] The third embodiment of the present invention is applied to a planar type semiconductor device, and FIG. 5 is a sectional view for explaining the application.

【0025】図3(b)に示したように、Al電極を有
するプレーナ型半導体素子に、ポリイミド膜を塗布し、
熱処理した場合には、その反応生成水17は、当然アノ
ード電極14にも影響を与える。すなわち、Al電極1
4表面が反応生成水17により改質され、Al電極表面
に改質層19が生じる。Al電極表面には、通常5nm程
度の酸化膜を生じているが、本発明の方法により10nm
程度のより緻密なAl 2 3 の改質膜が形成される結
果、耐腐食性が増す。この実施例を実際に適用したプレ
ーナ型ダイオードでは、PCT(蒸気加圧試験)におけ
るAl電極の腐食が、従来型に比べて約1/3に減少し
た。
As shown in FIG. 3B, an Al electrode is provided.
Apply a polyimide film to the planar semiconductor element
When heat-treated, the reaction product water 17 is naturally
This also affects the electrode 14. That is, the Al electrode 1
4 Surface is modified by reaction water 17 and the surface of Al electrode
Then, a modified layer 19 is formed. Normally about 5 nm on Al electrode surface
Oxide film is formed, but by the method of the present invention, 10 nm
More dense Al TwoOThreeResulting in the formation of a modified film
As a result, corrosion resistance increases. This application is a practical application of this embodiment.
In the diode type, the PCT (steam pressurization test)
Corrosion of the Al electrode is reduced to about 1/3 compared to the conventional type.
Was.

【0026】[0026]

【発明の効果】以上説明したように本発明は、半導体装
置の保護膜として、重合反応により反応水を生じる保護
膜材料を被着し、熱処理することにより、反応生成水を
利用して半導体素子表面の安定化改質を図り、信頼性の
著しく向上した半導体素子を提供するものである。
As described above, according to the present invention, as a protective film of a semiconductor device, a protective film material which produces reaction water by a polymerization reaction is applied and heat-treated, so that a semiconductor element utilizing the reaction water is used. An object of the present invention is to provide a semiconductor element whose surface has been stabilized and reformed, and which has significantly improved reliability.

【0027】半導体素子が、メサ型半導体素子であって
も、プレーナ型半導体素子であっても有効であり、ま
た、Al電極を有する半導体素子においては、その電極
表面を安定化するので、その効果は極めて広範囲にわた
る。
The present invention is effective regardless of whether the semiconductor element is a mesa type semiconductor element or a planar type semiconductor element. In a semiconductor element having an Al electrode, the surface of the electrode is stabilized. Is quite extensive.

【図面の簡単な説明】[Brief description of the drawings]

【図1】(a)は本発明第一の実施例のメサ型ダイオー
ドの断面図、(b)はSiO2/Si界面の模擬的な断
面図、(c)はSi表面のエネルギーバンド図
1A is a sectional view of a mesa diode according to a first embodiment of the present invention, FIG. 1B is a schematic sectional view of an SiO 2 / Si interface, and FIG. 1C is an energy band diagram of a Si surface.

【図2】本発明第一の実施例のメサ型ダイオードの13
0℃B/T試験における漏れ電流特性図
FIG. 2 illustrates a mesa diode 13 according to the first embodiment of the present invention.
Leakage current characteristic diagram in 0 ° C B / T test

【図3】(a)〜(c)はは本発明第二の実施例のプレ
ーナ型ダイオードへの適用状況を説明する断面図
FIGS. 3A to 3C are cross-sectional views illustrating the application of the second embodiment of the present invention to a planar diode.

【図4】本発明第二の実施例のプレーナ型ダイオードの
高温高湿中電圧印加試験における漏れ電流特性図
FIG. 4 is a graph showing leakage current characteristics of a planar diode according to a second embodiment of the present invention in a high-temperature, high-humidity, and medium-voltage application test;

【図5】本発明第三の実施例のプレーナ型ダイオード断
面図
FIG. 5 is a sectional view of a planar diode according to a third embodiment of the present invention.

【図6】(a)は従来のメサ型ダイオードの断面図、
(b)はSiO2 /Si界面の模擬的な断面図、(c)
はSi表面のエネルギーバンド図
FIG. 6A is a cross-sectional view of a conventional mesa diode,
(B) is a schematic cross-sectional view of the SiO 2 / Si interface, (c)
Is the energy band diagram of the Si surface

【符号の説明】[Explanation of symbols]

1 モールド樹脂 2 リード線 3 はんだ層 4 半導体チップ 5 改質酸化膜 6 表面保護膜 7 SiO2 /Si界面 8 自然酸化膜 11 n型シリコンウェハ 12 p拡散領域 13 SiO2 膜 14 アノード電極 15 表面保護膜 16 カソード電極 17 反応生成水 18 改質層 19 改質層 21 ダングリングボンド 22 界面凖位1 molding resin 2 leads 3 solder layer 4 semiconductor chip 5 modifying oxide film 6 surface protection film 7 SiO 2 / Si interface 8 natural oxide film 11 n-type silicon wafer 12 p diffusion region 13 SiO 2 film 14 anode electrode 15 surface protection Film 16 cathode electrode 17 reaction water 18 reformed layer 19 reformed layer 21 dangling bond 22 interface level

───────────────────────────────────────────────────── フロントページの続き (72)発明者 久保山 貴博 神奈川県川崎市川崎区田辺新田1番1号 富士電機株式会社内 (72)発明者 野崎 克幸 神奈川県川崎市川崎区田辺新田1番1号 富士電機株式会社内 (72)発明者 伊藤 秀昭 神奈川県川崎市川崎区田辺新田1番1号 富士電機株式会社内 Fターム(参考) 5F005 AH03 BA01 BB02 GA01 5F058 AA10 AC04 AF04 AG01 AH03 ──────────────────────────────────────────────────続 き Continuing on the front page (72) Inventor Takahiro Kuboyama 1-1-1, Tanabe Nitta, Kawasaki-ku, Kawasaki, Kanagawa Prefecture Inside Fuji Electric Co., Ltd. (72) Inventor Katsuyuki Nozaki 1, Tanabe Nitta, Kawasaki-ku, Kawasaki-shi, Kanagawa No. 1 Inside Fuji Electric Co., Ltd. (72) Inventor Hideaki Ito 1-1, Tanabe Nitta, Kawasaki-ku, Kawasaki City, Kanagawa Prefecture F-term (reference) 5F005 AH03 BA01 BB02 GA01 5F058 AA10 AC04 AF04 AG01 AH03

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】半導体装置の保護膜として、重合反応によ
り反応水を生じる保護膜材料を塗布し、熱処理すること
を特徴とする半導体装置の製造方法。
1. A method for manufacturing a semiconductor device, comprising applying a protective film material which generates reaction water by a polymerization reaction as a protective film of the semiconductor device, followed by heat treatment.
【請求項2】200〜450℃で熱処理することを特徴
とする請求項1記載の半導体装置の製造方法。
2. The method according to claim 1, wherein the heat treatment is performed at 200 to 450 ° C.
【請求項3】半導体装置が半導体基板の主表面にほぼ平
行に形成され、半導体基板の側面に露出する接合を有す
るメサ型半導体装置であり、熱処理時に、反応水により
接合表面に改質酸化膜を形成することを特徴とする請求
項1または2に記載の半導体装置の製造方法。
3. A mesa-type semiconductor device wherein a semiconductor device is formed substantially parallel to a main surface of a semiconductor substrate and has a junction exposed on a side surface of the semiconductor substrate. The method of manufacturing a semiconductor device according to claim 1, wherein:
【請求項4】半導体装置が半導体基板の主表面に露出す
る接合を有し、その露出部が酸化膜で覆われたプレーナ
型半導体装置であり、熱処理時に反応水により接合表面
上の酸化膜を改質することを特徴とする請求項1または
2に記載の半導体装置の製造方法。
4. A semiconductor device having a junction exposed at a main surface of a semiconductor substrate, wherein the exposed portion is covered with an oxide film. 3. The method for manufacturing a semiconductor device according to claim 1, wherein the method is modified.
【請求項5】半導体装置が半導体基板の主表面に露出す
る接合を有し、その露出部が酸化膜で覆われ、電極とし
てアルミニウム膜を有するプレーナ型半導体装置であ
り、熱処理時に反応水によりアルミニウム膜上に改質層
を形成することを特徴とする請求項1、2または4に記
載の半導体装置の製造方法。
5. A planar type semiconductor device having a junction exposed at a main surface of a semiconductor substrate, an exposed portion thereof covered with an oxide film, and having an aluminum film as an electrode. 5. The method according to claim 1, wherein a modified layer is formed on the film.
【請求項6】表面保護膜がポリイミド樹脂であることを
特徴とする請求項1ないし5のいずれかに記載の半導体
装置の製造方法。
6. The method for manufacturing a semiconductor device according to claim 1, wherein the surface protection film is a polyimide resin.
JP2000038575A 2000-02-16 2000-02-16 Method for manufacturing semiconductor device Pending JP2001230245A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2000038575A JP2001230245A (en) 2000-02-16 2000-02-16 Method for manufacturing semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2000038575A JP2001230245A (en) 2000-02-16 2000-02-16 Method for manufacturing semiconductor device

Publications (1)

Publication Number Publication Date
JP2001230245A true JP2001230245A (en) 2001-08-24

Family

ID=18562290

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000038575A Pending JP2001230245A (en) 2000-02-16 2000-02-16 Method for manufacturing semiconductor device

Country Status (1)

Country Link
JP (1) JP2001230245A (en)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008535222A (en) * 2005-03-25 2008-08-28 ヴィシャイ ジェネラル セミコンダクター エルエルシー Process for forming a planar diode using one mask

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008535222A (en) * 2005-03-25 2008-08-28 ヴィシャイ ジェネラル セミコンダクター エルエルシー Process for forming a planar diode using one mask
US8525222B2 (en) 2005-03-25 2013-09-03 Vishay General Semiconductor Llc Process for forming a planar diode using one mask
US8975719B2 (en) 2005-03-25 2015-03-10 Vishay General Semiconductor Llc Process for forming a planar diode using one mask
US9537017B2 (en) 2005-03-25 2017-01-03 Vishay General Semiconductor Llc Process for forming a planar diode using one mask

Similar Documents

Publication Publication Date Title
US3585461A (en) High reliability semiconductive devices and integrated circuits
TWI615943B (en) Diamond semiconductor system and method thereof
US4015175A (en) Discrete, fixed-value capacitor
JPH0783050B2 (en) Method for manufacturing semiconductor device
US3200311A (en) Low capacitance semiconductor devices
WO2018014792A1 (en) Passivation layer manufacturing method, high-voltage semiconductor power device and front electrode
CN118946238A (en) Strong heat dissipation gallium oxide device integrated with thermoelectric material and preparation method
JP2001230245A (en) Method for manufacturing semiconductor device
JPH04109623A (en) Semiconductor device with p-n junction
US20130180562A1 (en) Tunnel-effect power converter
US3551196A (en) Electrical contact terminations for semiconductors and method of making the same
JP3340648B2 (en) Method for forming electrode of semiconductor device
JPH06342902A (en) High breakdown strength semiconductor device
JP2003086787A (en) Semiconductor device and manufacturing method thereof
JPH0757904A (en) Diamond semiconductor device
US3424956A (en) Diffusion type semiconductor device having plural protective coatings
CN219959011U (en) Silicon carbide detector chip containing transparent electrode
JP2727605B2 (en) Semiconductor device and manufacturing method thereof
JPS5852331B2 (en) Semiconductor device and its manufacturing method
JPH0645429A (en) Manufacture of semiconductor device
TWI338363B (en) Method of manufacturing a semiconductor image sensor ic
JPH08195486A (en) Diamond electron element
JPH08148705A (en) Infrared detector
JPH08148482A (en) SEMICONDUCTOR DEVICE, POWER CONVERSION DEVICE USING THE SAME, AND METHOD FOR MANUFACTURING THE SAME
JPS61229364A (en) Planar thyristor

Legal Events

Date Code Title Description
A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20031225

A625 Written request for application examination (by other person)

Free format text: JAPANESE INTERMEDIATE CODE: A625

Effective date: 20040312

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20041005

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041012

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041130

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20041221