JP2001196924A - デジタルｄｌｌ回路及びその方法 - Google Patents

Abstract

(57)【要約】 【課題】 回路規模を増大しなくても動作周波数領域を
広くとれるデジタルＤＬＬ回路を提供する。 【解決手段】 入力クロック信号が変化してから第１制
御信号で指定された数だけ内部クロック信号を発生する
発振回路、入力クロック信号の変化と同期して内部クロ
ック信号を第１制御信号で指定された数で分周して分周
信号を出力する分周回路、分周信号を第２制御信号で指
定された時間だけ遅延させて出力クロック信号を出力す
るディレイライン、出力クロック信号を所定時間だけ遅
延させてフィードバッククロック信号を出力するクロッ
クドライバ、入力クロック信号とフィードバッククロッ
ク信号との間の位相差を検出して位相差信号を出力する
位相比較器、位相差信号を基に第１制御信号と第２制御
信号とを調整して出力する遅延制御回路を備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、デジタルＤＬＬ(D
elay Locked Loop)回路に関し、特に、入力クロック信
号に対し、所定の時間進みを有する出力クロック信号を
出力するデジタルＤＬＬ回路に関する。

【０００２】

【従来の技術】図８を参照すると、従来例によるデジタ
ルＤＬＬ回路は、ディレイライン９０１、クロックドラ
イバ９０２、位相比較器９０３、遅延制御回路９０４を
備える。ディレイライン９０１は、入力クロック信号９
２１を入力し、入力クロック信号９２１を制御信号９２
５で指定される遅延時間だけ遅延させた出力クロック信
号９２２を出力する。クロックドライバ９０２は、出力
クロック信号９２２を入力し、出力クロック信号９０２
をクロック分配時間だけ遅延させたフィードバッククロ
ック信号９２３を出力する。位相比較器９０３は、入力
クロック信号９２１とフィードバッククロック信号９２
３を入力し、入力クロック信号９２１とフィードバック
クロック信号９２３の位相差を検出して、位相差信号９
２４を出力する。遅延制御回路９０４は、位相差信号９
２４を入力し、位相差信号９２４を基にディレイライン
９０１の遅延時間を制御するための制御信号９２５を出
力する。

【０００３】図９を参照すると、ディレイライン９０１
の各タップは、複数のゲート９４１とセレクタ９４２を
備え、セレクタ９４２が、制御信号９２５に基づいて選
択されたゲートの出力を次段のタップに出力する。

【０００４】

【発明が解決しようとする課題】従来例のディレイライ
ン９０１は、各タップのゲート段数を調整することによ
って、遅延を調整しているため、遅延の調整幅を大きく
することにより、デジタルＤＬＬ回路の動作周波数領域
を広くするためには、ディレイライン９０１の回路規模
・面積が大きくなるという問題点があった。

【０００５】本発明は、回路規模を増大しなくても動作
周波数領域を広くとれるデジタルＤＬＬ回路を提供する
ことを目的とする。

【０００６】

【課題を解決するための手段】本発明によるデジタルＤ
ＬＬ回路は、入力クロック信号が変化してから第１の制
御信号で指定された数だけ内部クロック信号を発生する
発振回路と、前記入力クロック信号の変化と同期して前
記内部クロック信号を前記第１の制御信号で指定された
数で分周して、分周結果を分周信号として出力する分周
回路と、前記分周信号を第２の制御信号で指定された時
間だけ遅延させて、遅延された前記分周信号を出力クロ
ック信号として出力するディレイラインと、前記出力ク
ロック信号を所定時間だけ遅延させて、遅延された出力
クロック信号をフィードバッククロック信号として出力
するクロックドライバと、前記入力クロック信号と前記
フィードバッククロック信号との間の位相差を検出し
て、検出された位相差を表す位相差信号を出力する位相
比較器と、前記位相差信号を基に前記第１の制御信号と
前記第２の制御信号とを調整して出力する遅延制御回路
と、を備えることを特徴とする。

【０００７】また、本発明によるデジタルＤＬＬ回路
は、上記のデジタルＤＬＬ回路において、前記遅延制御
回路は、前記位相差信号により示される位相差が前記デ
ィレイラインの調整範囲外であるときに前記第１の制御
信号を調整し、そうでないときには、前記第１の制御信
号を調整しないことを特徴とする。

【０００８】更に、本発明によるデジタルＤＬＬ回路
は、上記のデジタルＤＬＬ回路において、前記所定時間
はクロック分配時間であることを特徴とする。

【０００９】更に、本発明によるデジタルＤＬＬ回路
は、入力クロック信号が変化してから第１の制御信号で
指定された数だけ第３の制御信号で指定される発振周波
数で内部クロック信号を発生する発振回路と、前記入力
クロック信号の変化と同期して前記内部クロック信号を
前記第１の制御信号で指定された数で分周して、分周結
果を分周信号として出力する分周回路と、前記分周信号
を第２の制御信号で指定された時間だけ遅延させて、遅
延された前記分周信号を出力クロック信号として出力す
るディレイラインと、前記出力クロック信号を所定時間
だけ遅延させて、遅延された出力クロック信号をフィー
ドバッククロック信号として出力するクロックドライバ
と、前記入力クロック信号と前記フィードバッククロッ
ク信号との間の位相差を検出して、検出された位相差を
表す位相差信号を出力する位相比較器と、前記位相差信
号を基に前記第１の制御信号、前記第２の制御信号及び
前記第３の制御信号を調整して出力する遅延制御回路
と、を備えることを特徴とする。

【００１０】更に、本発明によるデジタルＤＬＬ回路
は、上記のデジタルＤＬＬ回路において、前記遅延制御
回路は、前記位相差信号により示される位相差が前記デ
ィレイラインの調整範囲外であるときに前記第１の制御
信号又は前記第３の制御信号を調整し、そうでないとき
には、前記第１の制御信号又は前記第３の制御信号を調
整しないことを特徴とする。

【００１１】更に、本発明によるデジタルＤＬＬ回路
は、上記のデジタルＤＬＬ回路において、前記遅延制御
回路は、前記位相差信号により示される位相差が前記デ
ィレイラインの調整範囲外であり且つ前記発振回路の発
振周波数の調整範囲外であるときに前記第１の制御信号
を調整し、そうでないときには、前記第１の制御信号を
調整しないことを特徴とする。

【００１２】更に、本発明によるデジタルＤＬＬ回路
は、上記のデジタルＤＬＬ回路において、前記所定時間
はクロック分配時間であることを特徴とする。

【００１３】本発明によるデジタルＤＬＬ方法は、入力
クロック信号が変化してから第１の制御信号で指定され
た数だけ内部クロック信号を発生するステップと、前記
入力クロック信号の変化と同期して前記内部クロック信
号を前記第１の制御信号で指定された数で分周して、分
周結果を分周信号として出力するステップと、前記分周
信号を第２の制御信号で指定された時間だけ遅延させ
て、遅延された前記分周信号を出力クロック信号として
出力するステップと、前記出力クロック信号を所定時間
だけ遅延させて、遅延された出力クロック信号をフィー
ドバッククロック信号として出力するステップと、前記
入力クロック信号と前記フィードバッククロック信号と
の間の位相差を検出して、検出された位相差を表す位相
差信号を出力するステップと、前記位相差信号を基に前
記第１の制御信号と前記第２の制御信号とを調整するス
テップと、を有することを特徴とする。

【００１４】また、本発明によるデジタルＤＬＬ方法
は、上記のデジタルＤＬＬ方法において、前記位相差信
号により示される位相差が前記ディレイラインの調整範
囲外であるときに前記第１の制御信号を調整し、そうで
ないときには、前記第１の制御信号を調整しないことを
特徴とする。

【００１５】更に、本発明によるデジタルＤＬＬ方法
は、上記のデジタルＤＬＬ方法において、前記所定時間
はクロック分配時間であることを特徴とする。

【００１６】更に、本発明によるデジタルＤＬＬ方法
は、入力クロック信号が変化してから第１の制御信号で
指定された数だけ第３の制御信号で指定される発振周波
数で内部クロック信号を発生するステップと、前記入力
クロック信号の変化と同期して前記内部クロック信号を
前記第１の制御信号で指定された数で分周して、分周結
果を分周信号として出力するステップと、前記分周信号
を第２の制御信号で指定された時間だけ遅延させて、遅
延された前記分周信号を出力クロック信号として出力す
るステップと、前記出力クロック信号を所定時間だけ遅
延させて、遅延された出力クロック信号をフィードバッ
ククロック信号として出力するステップと、前記入力ク
ロック信号と前記フィードバッククロック信号との間の
位相差を検出して、検出された位相差を表す位相差信号
を出力するステップと、前記位相差信号を基に前記第１
の制御信号、前記第２の制御信号及び前記第３の制御信
号を調整するステップと、を有することを特徴とする。

【００１７】更に、本発明によるデジタルＤＬＬ方法
は、上記のデジタルＤＬＬ方法において、前記位相差信
号により示される位相差が前記ディレイラインの調整範
囲外であるときに前記第１の制御信号又は前記第３の制
御信号を調整し、そうでないときには、前記第１の制御
信号又は前記第３の制御信号を調整しないことを特徴と
する。

【００１８】更に、本発明によるデジタルＤＬＬ方法
は、上記のデジタルＤＬＬ方法において、前記位相差信
号により示される位相差が前記ディレイラインの調整範
囲外であり且つ前記発振回路の発振周波数の調整範囲外
であるときに前記第１の制御信号を調整し、そうでない
ときには、前記第１の制御信号を調整しないことを特徴
とする。

【００１９】更に、本発明によるデジタルＤＬＬ方法
は、上記に記載のデジタルＤＬＬ方法において、前記所
定時間はクロック分配時間であることを特徴とする。

【００２０】

【発明の実施の形態】［実施形態１］図１を参照する
と、本発明の実施形態によるデジタルＤＬＬ回路は、発
振回路１０１、分周回路１０２、ディレイライン１０
３、位相比較器１０４、遅延制御回路１０５、及びクロ
ックドライバ１０６を備える。発振回路１０１は、入力
クロック信号２０１の変化をトリガとして所定の固定の
周波数で発振を開始し、第１の制御信号２０６により指
定された数の内部クロック信号２０２を出力した後、発
振を停止する。分周回路１０２は、内部クロック信号２
０２を入力し、第１の制御信号２０６により指定された
分周比で内部クロック信号２０２を入力クロック信号２
０１と同期して分周した分周信号２０３を出力する。デ
ィレイライン１０３は分周信号２０３を入力し、第２の
制御信号２０７により指定された遅延時間だけ分周信号
２０３を遅延した出力クロック信号２０４を出力する。
なお、ディレイライン１０３の遅延時間の調整範囲は、
少なくとも発振回路１０１が出力する内部クロック信号
２０２の１周期分の時間である。クロックドライバ１０
６は出力クロック信号２０４をクロック分配時間だけ遅
延させたフィードバッククロック信号２０８を出力す
る。位相比較器１０４は、入力クロック信号２０１とフ
ィードバッククロック信号２０８を入力し、入力クロッ
ク信号２０１とフィードバッククロック信号２０８との
間の位相差を示す位相差信号２０５を出力する。遅延制
御回路１０５は、位相差信号２０５を入力し、入力クロ
ック信号２０１とフィードバッククロック信号２０８の
間の位相差が無くなるように、発振回路１０２の発振ク
ロック数と分周回路１０２の分比周を制御するための第
１の制御信号２０６とディレイライン１０３の遅延時間
を制御するための第２の制御信号を出力する。

【００２１】次に、図２を参照して、入力クロック信号
２０１の周期が短い場合の本実施形態の動作を説明す
る。

【００２２】発振回路１０１は、入力クロック信号２０
１の変化をトリガとして、発振を開始して内部クロック
信号２０２の出力を開始する。第１の制御信号２０６の
示す情報が数値４であるので、分周回路１０２は、内部
クロック信号２０２を４分周する。この例では分周数を
４としているが、第１の制御信号の示す数値情報を変化
させることにより、分周数を変更することができる。な
お、分周回路１０２は、入力クロック信号２０１が変化
してから内部クロック信号２０２が４回目に立ち下がっ
たときに分周信号２０３を変化させる。

【００２３】発振回路１０１は、第１の制御信号の示す
情報が数値４であるので、４個の内部クロック信号２０
２を出力した後、次に入力クロック信号２０１が変化す
るまで、発振を停止する。

【００２４】ディレイライン１０３は分周信号２０３を
第２の制御信号２０７で指定される遅延時間だけ遅延さ
せた出力クロック信号２０４を出力する。ディレイライ
ンの遅延時間は第２の制御信号２０７により細かく調整
できる。クロックドライバ１０６は、出力クロック信号
２０４をクロック分配時間だけ遅延させたフィードバッ
ククロック信号２０８を出力する。遅延制御回路１０５
が位相比較器１０４が出力する入力クロック信号２０１
とフィードバッククロック信号２０８との間の位相差が
無くなるように大まかな位相調整をするための第１の制
御信号２０６と細かな位相調整をするための第２の制御
信号２０７を調整することにより、入力クロック信号２
０１の位相とフィードバッククロック信号２０８の位相
が揃う。出力クロック信号２０４は、入力クロック信号
２０１に対してクロック分配時間だけ時間的に進んだ信
号となる。

【００２５】次に、図３を参照して、入力クロック信号
２０１の周期が短い場合の本実施形態の動作を説明す
る。

【００２６】発振回路１０１は、入力クロック信号２０
１の変化をトリガとして、発振を開始して内部クロック
信号２０２の出力を開始する。第１の制御信号２０６の
示す情報が数値５であるので、分周回路１０２は、内部
クロック信号２０２を５分周する。この例では分周数を
５としているが、第１の制御信号の示す数値情報を変化
させることにより、分周数を変更することができる。な
お、分周回路１０２は、入力クロック信号２０１が変化
してから内部クロック信号２０２が５回目に立ち下がっ
たときに分周信号２０３を変化させる。

【００２７】発振回路１０１は、第１の制御信号の示す
情報が数値５であるので、５個の内部クロック信号２０
２を出力した後、次に入力クロック信号２０１が変化す
るまで、発振を停止する。

【００２８】ディレイライン１０３は分周信号２０３を
第２の制御信号２０７で指定される遅延時間だけ遅延さ
せた出力クロック信号２０４を出力する。ディレイライ
ンの遅延時間は第２の制御信号２０７により細かく調整
できる。クロックドライバ１０６は、出力クロック信号
２０４をクロック分配時間だけ遅延させたフィードバッ
ククロック信号２０８を出力する。遅延制御回路１０５
が位相比較器１０４が出力する入力クロック信号２０１
とフィードバッククロック信号２０８との間の位相差が
無くなるように大まかな位相調整をするための第１の制
御信号２０６と細かな位相調整をするための第２の制御
信号２０７を調整することにより、入力クロック信号２
０１の位相とフィードバッククロック信号２０８の位相
が揃う。出力クロック信号２０４は、入力クロック信号
２０１に対してクロック分配時間だけ時間的に進んだ信
号となる。

【００２９】次に図４を参照して、本実施形態の動作を
説明する。

【００３０】ステップＳ３０１では、位相比較器１０４
が、入力クロック信号２０１とフィードバッククロック
信号２０８との間の位相差を検出する。次に、ステップ
Ｓ３０２では、遅延制御回路１０５が、位相比較器１０
４で検出された位相差に基づいて、入力クロック信号２
０１とフィードバッククロック信号２０８との間の位相
差が小さくなるようにするために発振回路１０１の発振
クロック数及び分周回路１０２の分周比を制御する第１
の制御信号２０６を生成することにより、入力クロック
信号２０１とフィードバッククロック信号２０８との間
の位相差が小さくなるように大まかな調整を行う。次
に、ステップＳ３０３では、遅延制御回路１０５が、位
相比較器１０４で検出された位相差及びステップＳ３０
２で決定した発振クロック数に基づいて、入力クロック
信号２０１とフィードバッククロック信号２０８との間
の位相差が小さくなるようにするためにディレイライン
１０３の遅延時間を制御する第２の制御信号２０７を生
成することにより、入力クロック信号２０１とフィード
バッククロック信号２０８との間の位相差が小さくなる
ように細かな調整を行う。

【００３１】次に、ステップＳ３０４では、位相比較器
１０４が、入力クロック信号２０１とフィードバックク
ロック信号２０８との間の位相差を検出する。次に、ス
テップＳ３０５では、遅延制御回路１０５が、位相比較
器１０４で検出された位相差がディレイラインの遅延時
間の調整範囲外であるか否かを判定して、そうであれば
ステップＳ３０６に進み、そうでなければステップＳ３
０７に進む。ステップＳ３０６では、遅延制御回路１０
５が、位相比較器１０４で検出された位相差に基づい
て、入力クロック信号２０１とフィードバッククロック
信号２０８との間の位相差が小さくなるようにするため
に発振回路１０１の発振クロック数及び分周回路１０２
の分周比を制御する第１の制御信号２０６を生成するこ
とにより、入力クロック信号２０１とフィードバックク
ロック信号２０８との間の位相差が小さくなるように大
まかな調整を行う。ステップＳ３０７では、遅延制御回
路１０５が、位相比較器１０４で検出された位相差及び
現在の発振クロック数に基づいて、入力クロック信号２
０１とフィードバッククロック信号２０８との間の位相
差が小さくなるようにするためにディレイライン１０３
の遅延時間を制御する第２の制御信号２０７を生成する
ことにより、入力クロック信号２０１とフィードバック
クロック信号２０８との間の位相差が小さくなるように
細かな調整を行う。ステップＳ３０７からはステップＳ
３０４に戻る。

【００３２】［実施形態２］実施形態２は、発振周波数
が固定の発振回路１０１を発振周波数が第３の制御信号
２０９により制御される発振回路１０１Ｂに置き換わる
点、位相差信号２０５を基に第１の制御信号２０６と第
２の制御信号２０７を出力する遅延制御回路１０５が位
相差信号２０５を基に第１の制御信号２０６、第２の制
御信号２０７及び第３の制御信号２０９を出力する遅延
制御回路１０５Ｂに置き換わる点、ディレイライン１０
３がディレイライン１０３よりも遅延時間調整範囲が狭
いディレイライン１０３Ｂに置き換わる点が実施形態１
と構成上異なり、他の構成は両者同一である。発振回路
１０１Ｂは、入力クロック信号２０１が変化したときに
内部クロック信号２０２の出力を開始し、第１の制御信
号２０６により指定される数の内部クロック信号２０２
０を出力した後は、次に入力クロック信号２０１が変化
するまで発振を停止する点は発振回路１０１と同一であ
る。発振回路１０１Ｂの可変発振周波数の機能は例えば
図６に示すように閾値が第３の制御信号２０９により変
化するインバータをリング状に接続することにより実現
できる。

【００３３】次に図７を参照して、本実施形態の動作を
説明する。

【００３４】ステップＳ４０１では、位相比較器１０４
が、入力クロック信号２０１とフィードバッククロック
信号２０８との間の位相差を検出する。次に、ステップ
Ｓ４０２では、遅延制御回路１０５Ｂが発振回路１０１
Ｂの発振周波数が所定の値となる第３の制御信号２０９
を生成する。次に、ステップＳ４０３では、遅延制御回
路１０５Ｂが、位相比較器１０４で検出された位相差及
びステップＳ４０２で決定した発振周波数に基づいて、
入力クロック信号２０１とフィードバッククロック信号
２０８との間の位相差が小さくなるようにするために発
振回路１０１Ｂの発振クロック数及び分周回路１０２の
分周比を制御する第１の制御信号２０６を生成すること
により、入力クロック信号２０１とフィードバッククロ
ック信号２０８との間の位相差が小さくなるように大ま
かな調整を行う。次に、ステップＳ４０４では、遅延制
御回路１０５が、位相比較器１０４で検出された位相
差、現在の発振周波数及び発振クロック数に基づいて、
入力クロック信号２０１とフィードバッククロック信号
２０８との間の位相差が小さくなるようにするためにデ
ィレイライン１０３Ｂの遅延時間を制御する第２の制御
信号２０７を生成することにより、入力クロック信号２
０１とフィードバッククロック信号２０８との間の位相
差が小さくなるように細かな調整を行う。

【００３５】次に、ステップＳ４０５では、位相比較器
１０４が、入力クロック信号２０１とフィードバックク
ロック信号２０８との間の位相差を検出する。次に、ス
テップＳ４０６では、遅延制御回路１０５Ｂが、位相比
較器１０４で検出された位相差がディレイラインの遅延
時間の調整範囲外であるか否かを判定して、そうであれ
ばステップＳ４０７に進み、そうでなければステップＳ
４１０に進む。ステップＳ４０７では、遅延制御回路１
０５Ｂが、位相比較器１０４で検出された位相差が発振
回路１０１Ｂの発振周波数の調整範囲外であるか否かを
判定して、そうであればステップＳ４０８に進み、そう
でなければステップＳ４０９に進む。ステップＳ４０８
では、遅延制御回路１０５Ｂが、位相比較器１０４で検
出された位相差に基づいて、入力クロック信号２０１と
フィードバッククロック信号２０８との間の位相差が小
さくなるようにするために発振回路１０１Ｂの発振クロ
ック数及び分周回路１０２の分周比を制御する第１の制
御信号２０６を生成することにより、入力クロック信号
２０１とフィードバッククロック信号２０８との間の位
相差が小さくなるように大まかな調整を行う。ステップ
Ｓ４０９では、遅延制御回路１０５Ｂが、位相比較器１
０４で検出された位相差に基づいて、入力クロック信号
２０１とフィードバッククロック信号２０８との間の位
相差が小さくなるようにするために発振回路１０１の発
振周波数を制御する第３の制御信号２０９を生成するこ
とにより、入力クロック信号２０１とフィードバックク
ロック信号２０８との間の位相差が小さくなるように大
まかな調整を行う。ステップＳ４１０では、遅延制御回
路１０５Ｂが、位相比較器１０４で検出された位相差、
現在の発振周波数及び現在の発振クロック数に基づい
て、入力クロック信号２０１とフィードバッククロック
信号２０８との間の位相差が小さくなるようにするため
にディレイライン１０３Ｂの遅延時間を制御する第２の
制御信号２０７を生成することにより、入力クロック信
号２０１とフィードバッククロック信号２０８との間の
位相差が小さくなるように細かな調整を行う。ステップ
Ｓ３０７からはステップＳ３０４に戻る。

【００３６】実施形態２によれば、ディレイライン１０
３の遅延調整範囲を狭くすることができるので、実施形
態１に比べ、ディレイライン１０３の回路規模・面積を
小さくすることができる。

【００３７】

【発明の効果】以上説明したように本発明によれば、デ
ジタルＤＬＬ回路の回路規模・面積を削減することがで
きる。その理由は、ディレイラインの段数を削減できる
からである。

【００３８】また、本発明のデジタルＤＬＬ回路は、広
範囲な入力クロック信号の周波数に適合することができ
る。例えば、１０ＭＨｚから５００ＭＨｚの範囲の周波
数の入力クロック信号に適合することができる。その理
由は、発振回路の発振クロック数及び分周回路の分周比
を調整することにより入力クロック信号の周波数の変動
に対応しているからである。

【図面の簡単な説明】

【図１】本発明の実施形態１によるデジタルＤＬＬ回路
の構成を示すブロック図である。

【図２】本発明の実施形態１による入力クロック信号の
周期が短い場合のデジタルＤＬＬ回路の動作を示すタイ
ミング図である。

【図３】本発明の実施形態１による入力クロック信号の
周期が長い場合のデジタルＤＬＬ回路の動作を示すタイ
ミング図である。

【図４】本発明の実施形態１によるデジタルＤＬＬ回路
の動作を示すフローチャートである。

【図５】本発明の実施形態２によるデジタルＤＬＬ回路
の構成を示すブロック図である。

【図６】本発明の実施形態２による発振回路の可変発振
周波数の機能部の回路図である。

【図７】本発明の実施形態２によるデジタルＤＬＬ回路
の動作を示すフローチャートである。

【図８】従来例によるデジタルＤＬＬ回路の構成を示す
ブロック図である。

【図９】従来例によるデジタルＤＬＬ回路のディレイラ
インの各タップの構成を示す回路図である。

【符号の説明】

１０１ 発振回路 １０２ 分周回路 １０３ ディレイライン １０４ 位相比較器 １０５ 遅延制御回路 １０６ クロックドライバ

Claims (14)

【特許請求の範囲】
1. 【請求項１】 入力クロック信号が変化してから第１の
   制御信号で指定された数だけ内部クロック信号を発生す
   る発振回路と、 前記入力クロック信号の変化と同期して前記内部クロッ
   ク信号を前記第１の制御信号で指定された数で分周し
   て、分周結果を分周信号として出力する分周回路と、 前記分周信号を第２の制御信号で指定された時間だけ遅
   延させて、遅延された前記分周信号を出力クロック信号
   として出力するディレイラインと、 前記出力クロック信号を所定時間だけ遅延させて、遅延
   された出力クロック信号をフィードバッククロック信号
   として出力するクロックドライバと、 前記入力クロック信号と前記フィードバッククロック信
   号との間の位相差を検出して、検出された位相差を表す
   位相差信号を出力する位相比較器と、 前記位相差信号を基に前記第１の制御信号と前記第２の
   制御信号とを調整して出力する遅延制御回路と、 を備えることを特徴とするデジタルＤＬＬ回路。
2. 【請求項２】 請求項１に記載のデジタルＤＬＬ回路に
   おいて、前記遅延制御回路は、前記位相差信号により示
   される位相差が前記ディレイラインの調整範囲外である
   ときに前記第１の制御信号を調整し、そうでないときに
   は、前記第１の制御信号を調整しないことを特徴とする
   デジタルＤＬＬ回路。
3. 【請求項３】 請求項１又は２に記載のデジタルＤＬＬ
   回路において、前記所定時間はクロック分配時間である
   ことを特徴とするデジタルＤＬＬ回路。
4. 【請求項４】 入力クロック信号が変化してから第１の
   制御信号で指定された数だけ第３の制御信号で指定され
   る発振周波数で内部クロック信号を発生する発振回路
   と、 前記入力クロック信号の変化と同期して前記内部クロッ
   ク信号を前記第１の制御信号で指定された数で分周し
   て、分周結果を分周信号として出力する分周回路と、 前記分周信号を第２の制御信号で指定された時間だけ遅
   延させて、遅延された前記分周信号を出力クロック信号
   として出力するディレイラインと、 前記出力クロック信号を所定時間だけ遅延させて、遅延
   された出力クロック信号をフィードバッククロック信号
   として出力するクロックドライバと、 前記入力クロック信号と前記フィードバッククロック信
   号との間の位相差を検出して、検出された位相差を表す
   位相差信号を出力する位相比較器と、 前記位相差信号を基に前記第１の制御信号、前記第２の
   制御信号及び前記第３の制御信号を調整して出力する遅
   延制御回路と、 を備えることを特徴とするデジタルＤＬＬ回路。
5. 【請求項５】 請求項４に記載のデジタルＤＬＬ回路に
   おいて、前記遅延制御回路は、前記位相差信号により示
   される位相差が前記ディレイラインの調整範囲外である
   ときに前記第１の制御信号又は前記第３の制御信号を調
   整し、そうでないときには、前記第１の制御信号又は前
   記第３の制御信号を調整しないことを特徴とするデジタ
   ルＤＬＬ回路。
6. 【請求項６】 請求項４に記載のデジタルＤＬＬ回路に
   おいて、前記遅延制御回路は、前記位相差信号により示
   される位相差が前記ディレイラインの調整範囲外であり
   且つ前記発振回路の発振周波数の調整範囲外であるとき
   に前記第１の制御信号を調整し、そうでないときには、
   前記第１の制御信号を調整しないことを特徴とするデジ
   タルＤＬＬ回路。
7. 【請求項７】 請求項４乃至６のいずれか１項に記載の
   デジタルＤＬＬ回路において、前記所定時間はクロック
   分配時間であることを特徴とするデジタルＤＬＬ回路。
8. 【請求項８】 入力クロック信号が変化してから第１の
   制御信号で指定された数だけ内部クロック信号を発生す
   るステップと、 前記入力クロック信号の変化と同期して前記内部クロッ
   ク信号を前記第１の制御信号で指定された数で分周し
   て、分周結果を分周信号として出力するステップと、 前記分周信号を第２の制御信号で指定された時間だけ遅
   延させて、遅延された前記分周信号を出力クロック信号
   として出力するステップと、 前記出力クロック信号を所定時間だけ遅延させて、遅延
   された出力クロック信号をフィードバッククロック信号
   として出力するステップと、 前記入力クロック信号と前記フィードバッククロック信
   号との間の位相差を検出して、検出された位相差を表す
   位相差信号を出力するステップと、 前記位相差信号を基に前記第１の制御信号と前記第２の
   制御信号とを調整するステップと、を有することを特徴
   とするデジタルＤＬＬ方法。
9. 【請求項９】 請求項８に記載のデジタルＤＬＬ方法に
   おいて、前記位相差信号により示される位相差が前記デ
   ィレイラインの調整範囲外であるときに前記第１の制御
   信号を調整し、そうでないときには、前記第１の制御信
   号を調整しないことを特徴とするデジタルＤＬＬ方法。
10. 【請求項１０】 請求項８又は９に記載のデジタルＤＬ
    Ｌ方法において、前記所定時間はクロック分配時間であ
    ることを特徴とするデジタルＤＬＬ方法。
11. 【請求項１１】 入力クロック信号が変化してから第１
    の制御信号で指定された数だけ第３の制御信号で指定さ
    れる発振周波数で内部クロック信号を発生するステップ
    と、 前記入力クロック信号の変化と同期して前記内部クロッ
    ク信号を前記第１の制御信号で指定された数で分周し
    て、分周結果を分周信号として出力するステップと、 前記分周信号を第２の制御信号で指定された時間だけ遅
    延させて、遅延された前記分周信号を出力クロック信号
    として出力するステップと、 前記出力クロック信号を所定時間だけ遅延させて、遅延
    された出力クロック信号をフィードバッククロック信号
    として出力するステップと、 前記入力クロック信号と前記フィードバッククロック信
    号との間の位相差を検出して、検出された位相差を表す
    位相差信号を出力するステップと、 前記位相差信号を基に前記第１の制御信号、前記第２の
    制御信号及び前記第３の制御信号を調整するステップ
    と、 を有することを特徴とするデジタルＤＬＬ方法。
12. 【請求項１２】 請求項１１に記載のデジタルＤＬＬ方
    法において、前記位相差信号により示される位相差が前
    記ディレイラインの調整範囲外であるときに前記第１の
    制御信号又は前記第３の制御信号を調整し、そうでない
    ときには、前記第１の制御信号又は前記第３の制御信号
    を調整しないことを特徴とするデジタルＤＬＬ方法。
13. 【請求項１３】 請求項１１に記載のデジタルＤＬＬ方
    法において、前記位相差信号により示される位相差が前
    記ディレイラインの調整範囲外であり且つ前記発振回路
    の発振周波数の調整範囲外であるときに前記第１の制御
    信号を調整し、そうでないときには、前記第１の制御信
    号を調整しないことを特徴とするデジタルＤＬＬ方法。
14. 【請求項１４】 請求項１１乃至１３のいずれか１項に
    記載のデジタルＤＬＬ方法において、前記所定時間はク
    ロック分配時間であることを特徴とするデジタルＤＬＬ
    方法。