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JP2001196405A - Semiconductor device and method of manufacturing the same - Google Patents

Semiconductor device and method of manufacturing the same

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Publication number
JP2001196405A
JP2001196405A JP2000004085A JP2000004085A JP2001196405A JP 2001196405 A JP2001196405 A JP 2001196405A JP 2000004085 A JP2000004085 A JP 2000004085A JP 2000004085 A JP2000004085 A JP 2000004085A JP 2001196405 A JP2001196405 A JP 2001196405A
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JP
Japan
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forming
wiring
metal foil
semiconductor
thickness
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Pending
Application number
JP2000004085A
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Japanese (ja)
Inventor
Kinji Saijo
謹二 西條
Shinji Osawa
真司 大澤
Hiroaki Okamoto
浩明 岡本
Kazuo Yoshida
一雄 吉田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyo Kohan Co Ltd
Original Assignee
Toyo Kohan Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyo Kohan Co Ltd filed Critical Toyo Kohan Co Ltd
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Priority to AU2001222262A priority patent/AU2001222262A1/en
Priority to PCT/JP2000/009256 priority patent/WO2001052315A1/en
Priority to TW89127913A priority patent/TW561810B/en
Publication of JP2001196405A publication Critical patent/JP2001196405A/en
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Abstract

PROBLEM TO BE SOLVED: To provide a method of efficiently manufacturing a package of chip size at a low cost, where a conductor wiring is formed on the electrode forming surface side of a semiconductor chip to enlarge and electrode pitch and to especially provide a method of easily forming a wiring and bumps. SOLUTION: (1) A method of forming a semiconductor device composed of a semiconductor, a wiring forming metal foil, and a conductor wiring on the metal foil, an a method of forming a conductor wiring circuit on a semiconductor comprises a first process in which a wiring forming metal foil is laminated on the electrode forming surface of a semiconductor, a second process in which a resist wiring pattern is formed by photoetching the metal foil, a third process in which the metal foil is etched, and a fourth process in which the semiconductor is divided into separate devices. (2) A method of forming a semiconductor device in (1) where solder bumps are provided and a conductor wiring circuit on a semiconductor comprises an additional process in which solder bumps are formed. (3) A method of forming a semiconductor device in (1) where solder bumps are provided and a conductor wiring circuit on a semiconductor uses a wiring forming multilayered metal foilinstead of a wiring forming metal foil.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、ICチップ上に電
極を再配置するための導体配線の形成されたチップサイ
ズの半導体装置、および、導体配線の形成方法を提供す
るものであり、特に、バンプを有する導体配線を効率よ
く経済的に行うことができる形成方法を提供するもので
ある。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention provides a chip-size semiconductor device having conductor wiring for rearranging electrodes on an IC chip, and a method of forming conductor wiring. An object of the present invention is to provide a forming method capable of efficiently and economically forming a conductor wiring having a bump.

【0002】[0002]

【従来の技術】近年、ICパッケージの小型化、高機能
化、高集積化、多ピン化が著しく進行している。また、
最近になって、チップサイズと同じサイズのパッケージ
であるCSPが開発された。特開平11−121507
号公報では、ウェハーの状態でパッケージングを行い、
チップサイズのパッケージを製造する方法が提案されて
いる。しかし、該方法では、ICパッケージと外部とを
接続するバンプは、ICの電極位置に形成されている。
最近のチップサイズの縮小と多ピン化により、チップの
電極配列ピッチはますます狭くなっている状況にあり、
ICチップ上で電極の再配置を行い、電極ピッチを拡大
し、その後の実装を容易にする必要があった。
2. Description of the Related Art In recent years, miniaturization, high functionality, high integration, and high pin count of IC packages have been remarkably progressing. Also,
Recently, a CSP, which is a package having the same size as a chip, has been developed. JP-A-11-121507
In the official gazette, packaging is performed in the state of a wafer,
A method for manufacturing a chip-sized package has been proposed. However, in this method, the bumps connecting the IC package to the outside are formed at the electrode positions of the IC.
With the recent reduction in chip size and the increase in the number of pins, the electrode array pitch of chips is becoming increasingly narrower.
It was necessary to rearrange the electrodes on the IC chip to increase the electrode pitch and to facilitate subsequent mounting.

【0003】[0003]

【発明が解決しようとする課題】本発明は、上記従来の
問題点を解決し、半導体チップの電極形成面側に導体配
線を形成して電極ピッチを拡大したチップサイズのパッ
ケージを効率よく安価に製造する方法を提供すること、
特に、配線およびバンプの形成を容易に行える方法を提
供することを目的とするものである。
SUMMARY OF THE INVENTION The present invention solves the above-mentioned conventional problems and forms a chip-size package in which the electrode pitch is increased by forming conductor wiring on the electrode forming surface side of a semiconductor chip, efficiently and inexpensively. Providing a method of manufacturing;
In particular, it is an object of the present invention to provide a method for easily forming wirings and bumps.

【0004】[0004]

【課題を解決するための手段】本発明者らは、回路形成
された半導体チップ又はウェハーの電極が形成される面
側に、本発明者らが先に出願した金属箔とセラミックの
接合技術(国際公開番号WO99/58470号公報参
照)を用いて配線形成用の金属箔を積層後、エッチング
して配線を形成することにより、上記目的を解決できる
ことを見出した。
Means for Solving the Problems The inventors of the present invention provided a bonding technique of a metal foil and a ceramic, which was previously filed by the present inventors, on a surface of a semiconductor chip or a wafer on which a circuit is formed on which electrodes are formed. It has been found that the above object can be solved by laminating a metal foil for forming a wiring by using International Publication No. WO99 / 58470) and then etching to form a wiring.

【0005】また、バンプの形成については、半導体チ
ップ等の電極形成面側に配線形成用の多層金属箔を積層
することにより、その上にバンプを有する配線をエッチ
ングのみで形成できることを見出した。
It has also been found that a bump having a bump formed thereon can be formed only by etching by laminating a multilayer metal foil for forming a wire on the electrode forming surface side of a semiconductor chip or the like.

【0006】すなわち、請求項1記載の本発明は、半導
体と、配線形成用金属箔と、該金属箔上の導体配線とか
らなる半導体装置を提供するものである(以下、本発明
の第一の形態という。)。この場合において、前記配線
形成用金属箔が、銅であることが好ましい。さらにこの
場合において、前記配線形成用金属箔が、厚さ1〜10
0μmであることが好ましい。
That is, the present invention according to claim 1 provides a semiconductor device comprising a semiconductor, a metal foil for forming a wiring, and a conductor wiring on the metal foil (hereinafter, a first embodiment of the present invention). Form.). In this case, it is preferable that the metal foil for forming a wiring is copper. Further, in this case, the metal foil for forming wiring has a thickness of 1 to 10 mm.
It is preferably 0 μm.

【0007】このような本発明の第一の形態の半導体装
置は、請求項4記載の本発明のごとく、半導体上の電極
形成面側に配線形成用金属箔を積層する工程、該金属箔
をフォトエッチングしてレジスト配線パターンを形成す
る工程、金属箔のエッチングを行う工程、および、個々
の素子に分割する工程を含む、半導体上の導体配線回路
形成方法により得られる。この場合において、前記配線
形成用金属箔が、銅からなることが好ましい。またこの
場合において、前記配線形成用金属箔が、厚さ1〜10
0μmであることが好ましい。さらにこの場合におい
て、前記半導体が、金属薄膜が表面に形成された半導体
であることが好ましい。
In the semiconductor device according to the first aspect of the present invention, as in the fourth aspect of the present invention, a step of laminating a metal foil for wiring formation on the electrode forming surface side on the semiconductor, It can be obtained by a method for forming a conductor wiring circuit on a semiconductor, including a step of forming a resist wiring pattern by photoetching, a step of etching a metal foil, and a step of dividing into individual elements. In this case, it is preferable that the wiring forming metal foil is made of copper. Further, in this case, the metal foil for forming a wiring has a thickness of 1 to 10 mm.
It is preferably 0 μm. Further, in this case, it is preferable that the semiconductor is a semiconductor having a metal thin film formed on the surface.

【0008】また、請求項8記載の本発明は、半導体
と、配線形成用金属箔と、該金属箔上の導体配線および
半田バンプとからなる半導体装置を提供するものである
(以下、本発明の第二の形態という。)。この場合にお
いて、前記配線形成用金属箔が、銅であることが好まし
い。また、前記配線形成用金属箔の厚さが、1〜100
μmであることが好ましい。
The present invention according to claim 8 provides a semiconductor device comprising a semiconductor, a metal foil for forming a wiring, a conductor wiring and a solder bump on the metal foil (hereinafter, the present invention). Of the second form.). In this case, it is preferable that the metal foil for forming a wiring is copper. Further, the thickness of the wiring forming metal foil is 1 to 100.
μm is preferred.

【0009】このような本発明の第二の形態にかかる半
導体装置は、請求項11記載の本発明のごとく半導体上
の電極形成面側に配線形成用金属箔を積層する工程、該
金属箔をフォトエッチングしてレジスト配線パターンを
形成する工程、金属箔のエッチングを行う工程、半田バ
ンプを形成する工程、および、個々の素子に分割する工
程を含む、半導体上の導体配線回路形成方法により得ら
れる。この場合において、前記配線形成用金属箔が、銅
からなることが好ましい。またこの場合において、前記
配線形成用金属箔が、厚さ1〜100μmであることが
好ましい。さらにこの場合において、前記半導体が、金
属薄膜が表面に形成された半導体であることが好まし
い。
In the semiconductor device according to the second aspect of the present invention, a step of laminating a metal foil for forming a wiring on the electrode forming surface side of the semiconductor according to the present invention, Obtained by a method of forming a conductor wiring circuit on a semiconductor, including a step of forming a resist wiring pattern by photoetching, a step of etching a metal foil, a step of forming solder bumps, and a step of dividing into individual elements. . In this case, it is preferable that the wiring forming metal foil is made of copper. In this case, it is preferable that the wiring forming metal foil has a thickness of 1 to 100 μm. Further, in this case, it is preferable that the semiconductor is a semiconductor having a metal thin film formed on the surface.

【0010】さらに、請求項15記載の本発明は、半導
体と、配線形成用金属箔と、該金属箔上の導体配線およ
びバンプとからなる半導体装置を提供するものである
(以下、本発明の第三の形態という。)。この場合にお
いて、前記配線形成用金属箔が、バンプ形成用銅又は半
田箔/エッチングストップ層ニッケル/配線形成用銅箔
の3層からなる金属積層体であることが望ましく、さら
に、バンプ形成用銅又は半田箔の厚さが10〜100μ
mであることが好ましい。また、エッチングストップ層
ニッケルが、0.5〜3μm厚さのニッケルめっきまた
は厚さ1〜10μmのニッケル箔クラッドであることが
好ましい。さらにこの場合において、前記配線形成用銅
箔の厚さが1〜100μmであることが好ましい。
The present invention according to claim 15 provides a semiconductor device comprising a semiconductor, a metal foil for forming wiring, and conductor wiring and bumps on the metal foil (hereinafter referred to as the present invention). This is called the third form.). In this case, it is preferable that the metal foil for forming a wiring is a metal laminate of three layers of copper for forming a bump or a solder foil / nickel for etching / a copper foil for forming a wiring. Or the thickness of the solder foil is 10-100μ
m is preferable. Further, it is preferable that the etching stop layer nickel is nickel plating having a thickness of 0.5 to 3 μm or a nickel foil cladding having a thickness of 1 to 10 μm. Furthermore, in this case, it is preferable that the thickness of the wiring forming copper foil is 1 to 100 μm.

【0011】このような本発明の第三の形態の半導体装
置は、請求項20記載の本発明のごとく半導体上の電極
形成面側に配線形成用多層金属箔を積層する工程、該多
層金属箔をフォトエッチングしてバンプ形成用レジスト
配線パターンを形成する工程、金属箔の選択エッチング
を行う工程、エッチングストップ層を除去する工程、配
線形成用レジスト配線パターンを形成する工程、およ
び、エッチングを行い配線を形成する工程、および、個
々の素子に分割する工程を含む、半導体上の導体配線回
路形成方法により製造できる。この回路形成方法におい
て、配線形成用多層金属箔がバンプ形成用銅又は半田箔
/エッチングストップ層ニッケル/配線形成用銅箔の3
層からなる金属積層体であることが好ましい。また、バ
ンプ形成用銅又は半田箔の厚さが10〜100μmであ
ることが好ましい。そして、エッチングストップ層ニッ
ケルが0.5〜3μm厚さのニッケルめっきまたは厚さ
1〜10μmのニッケル箔クラッドであることが好まし
い。さらに、前記配線形成用銅箔の厚さが1〜100μ
mであることが好ましい。また、この回路形成方法にお
いて、前記半導体が、金属薄膜が表面に形成された半導
体であることが好ましい。
In the semiconductor device according to the third aspect of the present invention, a step of laminating a wiring-forming multilayer metal foil on the electrode forming surface side of the semiconductor according to the present invention as defined in the present invention, comprising the steps of: Forming a resist wiring pattern for forming a bump by photo-etching, performing a selective etching of a metal foil, removing an etching stop layer, forming a resist wiring pattern for forming a wiring, and performing wiring by etching. And a method of forming a conductor wiring circuit on a semiconductor including a step of dividing into individual elements. In this circuit forming method, the multi-layer metal foil for wiring formation is made of copper or solder foil for bump formation / nickel etching stop layer / copper foil for wiring formation.
It is preferably a metal laminate composed of layers. Further, the thickness of the bump-forming copper or solder foil is preferably 10 to 100 μm. The etching stop layer nickel is preferably nickel plating having a thickness of 0.5 to 3 μm or nickel foil cladding having a thickness of 1 to 10 μm. Further, the thickness of the wiring-forming copper foil is 1 to 100 μm.
m is preferable. Further, in this circuit forming method, it is preferable that the semiconductor is a semiconductor having a metal thin film formed on a surface.

【0012】[0012]

【発明の実施の形態】まず、本発明の第一の形態につい
て説明する。本発明の第一の形態は、半導体と、配線形
成用金属箔と、該金属箔上の導体配線とからなる半導体
装置に関するものである。半導体としては、通常用いら
れるチップやウェハー等を用いることができ、配線形成
用金属箔としては、好ましくは銅であって、厚さ1〜1
00μmのものを用いることができる。該金属箔上の導
体配線は、適宜所望の形状とすることができる。
DESCRIPTION OF THE PREFERRED EMBODIMENTS First, a first embodiment of the present invention will be described. The first embodiment of the present invention relates to a semiconductor device including a semiconductor, a metal foil for forming a wiring, and a conductor wiring on the metal foil. As the semiconductor, a commonly used chip, wafer, or the like can be used. As the metal foil for forming the wiring, copper is preferable, and the thickness is 1 to 1.
One having a thickness of 00 μm can be used. The conductor wiring on the metal foil can be appropriately formed into a desired shape.

【0013】このような本発明の第一の形態の半導体装
置は、半導体上の電極形成面側に配線形成用金属箔を積
層する工程、該金属箔をフォトエッチングしてレジスト
配線パターンを形成する工程、金属箔のエッチングを行
う工程、および、個々の素子に分割する工程を含む、半
導体上の導体配線回路形成方法により製造することがで
きる。
In the semiconductor device according to the first aspect of the present invention, a step of laminating a wiring forming metal foil on an electrode forming surface side on a semiconductor, and forming a resist wiring pattern by photoetching the metal foil. It can be manufactured by a method of forming a conductor wiring circuit on a semiconductor, including a step, a step of etching a metal foil, and a step of dividing into individual elements.

【0014】基材としては、半導体ウェハー、チップ等
の通常用いられるものを用いることができ、配線形成用
金属箔としては、上述のとおり、好ましくは銅であっ
て、厚さ1〜100μmのものを用いることができる。
As the base material, a commonly used material such as a semiconductor wafer and a chip can be used. As described above, the metal foil for forming the wiring is preferably copper and has a thickness of 1 to 100 μm. Can be used.

【0015】なお、場合によっては、表面清浄化の後
に、スパッタ法、蒸着法等を使用して、半導体ウェハー
上に金属薄膜を提供することもできる。これにより、半
導体上への金属箔の積層が容易に行えるようになる。薄
膜を形成する金属としては、半導体のチップ電極がAl
の場合、バリアメタルとしてCr,Mo,W等が用いら
れているが、その後のエッチング除去が困難である。そ
こで、エッチング除去の容易性の観点から、ニッケルを
用いることが好ましい。
In some cases, after the surface is cleaned, a metal thin film can be provided on the semiconductor wafer by using a sputtering method, an evaporation method, or the like. This facilitates lamination of the metal foil on the semiconductor. As a metal for forming a thin film, a semiconductor chip electrode is made of Al
In this case, Cr, Mo, W, or the like is used as a barrier metal, but it is difficult to remove by etching thereafter. Therefore, it is preferable to use nickel from the viewpoint of easy removal by etching.

【0016】半導体への配線形成用金属箔の積層は、本
発明者らが先に出願した国際公開番号WO99/584
70号公報に記載の技術を用いて行うことができる(図
1)。
The lamination of the metal foil for forming a wiring on a semiconductor is carried out according to International Publication No. WO 99/584, filed earlier by the present inventors.
It can be performed using the technique described in Japanese Patent Publication No. 70 (FIG. 1).

【0017】積層後、配線形成用金属箔上にレジスト塗
布後、露光、現像を行い、レジスト配線パターンを形成
する。ここで、レジスト配線パターンの形成は、後に個
々の素子に分割しやすいように行うことが好ましく、例
えば、分割部分にはレジストを塗布しないといった手段
をとることができる。なお、レジストの塗布、露光、現
像といった一連の手法については、常法に基づき行うこ
とができる。
After lamination, a resist is applied on the metal foil for forming a wiring, and then exposed and developed to form a resist wiring pattern. Here, the formation of the resist wiring pattern is preferably performed so that it can be easily divided into individual elements later. For example, a means such as not applying a resist to the divided portions can be used. Note that a series of techniques such as coating, exposing, and developing a resist can be performed based on a conventional method.

【0018】次に、配線形成用金属箔のエッチングを行
う。該金属箔が銅の場合は、選択エッチング液として市
販のアルカリ系銅のエッチング液を用いることができ
る。
Next, the wiring forming metal foil is etched. When the metal foil is copper, a commercially available alkaline copper etchant can be used as the selective etchant.

【0019】続いて、レジストを除去して、配線を形成
する(図2)。
Subsequently, the resist is removed to form a wiring (FIG. 2).

【0020】最後に、個々の素子に分割する。すなわ
ち、先述のとおりレジスト配線パターン形成の際形成し
た個々の素子領域の境界を示す分割部分を明らかにした
場合には、該部分を基準として個々の素子に分割する
(図3,4)。分割はダイヤモンドブレード、レーザー
等を用いて行う。
Finally, the device is divided into individual elements. That is, as described above, when a divided portion indicating a boundary between individual device regions formed at the time of forming a resist wiring pattern is clarified, the device is divided into individual devices based on the portion (FIGS. 3 and 4). Division is performed using a diamond blade, a laser, or the like.

【0021】まず、本発明の第二の形態について説明す
る。本発明の第二の形態は、半導体と、配線形成用金属
箔と、該金属箔上の導体配線および半田バンプとからな
る半導体装置に関するものである。半導体、配線形成用
金属箔、該金属箔上の導体配線については、本発明の第
一の形態で述べたのと同様である。
First, a second embodiment of the present invention will be described. A second embodiment of the present invention relates to a semiconductor device including a semiconductor, a metal foil for forming a wiring, a conductor wiring and a solder bump on the metal foil. The semiconductor, the metal foil for forming the wiring, and the conductor wiring on the metal foil are the same as those described in the first embodiment of the present invention.

【0022】このような半導体装置は、半導体上の電極
形成面側に配線形成用金属箔を積層する工程、該金属箔
をフォトエッチングしてレジスト配線パターンを形成す
る工程、金属箔のエッチングを行う工程、半田バンプを
形成する工程、および、個々の素子に分割する工程を含
む、半導体上の導体配線回路形成方法により製造するこ
とができる。
In such a semiconductor device, a step of laminating a wiring forming metal foil on the electrode forming surface side of the semiconductor, a step of forming a resist wiring pattern by photoetching the metal foil, and an etching of the metal foil are performed. It can be manufactured by a method for forming a conductor wiring circuit on a semiconductor, including a step, a step of forming solder bumps, and a step of dividing into individual elements.

【0023】本発明の第一の形態と同様、基材として
は、通常用いられる半導体ウェハーやチップを用いるこ
とができ、場合によっては該半導体ウェハー等の表面清
浄化後、金属薄膜を提供することもできる。また、半導
体への配線形成用金属箔の積層は、本発明の第一の形態
と同様に、本発明者らが先に出願した国際公開番号WO
99/58470号公報に記載の技術を用いて行うこと
ができる(図1)。
As in the first embodiment of the present invention, a commonly used semiconductor wafer or chip can be used as the base material. In some cases, after the surface of the semiconductor wafer or the like is cleaned, a metal thin film is provided. Can also. In addition, as in the first embodiment of the present invention, the lamination of the wiring-forming metal foil on the semiconductor is performed by using the international publication number WO
This can be performed using the technique described in Japanese Patent Application No. 99/58470 (FIG. 1).

【0024】積層後、本発明の第一の態様と同様に配線
形成用金属箔上にレジスト塗布後、露光、現像を行い、
レジスト配線パターンを形成し、続いて配線形成用金属
箔のエッチングを行った後、レジストを除去して、配線
を形成する(図2)。レジスト配線パターンについて
は、第一の態様と同様、後に個々の素子に分割しやすい
ように行うことが好ましい。
After lamination, a resist is applied onto the metal foil for forming wirings, exposure and development are performed in the same manner as in the first embodiment of the present invention.
After forming a resist wiring pattern and subsequently etching the wiring forming metal foil, the resist is removed to form wiring (FIG. 2). As with the first aspect, it is preferable to perform the resist wiring pattern so that it can be easily divided into individual elements later.

【0025】本発明の第二の態様においては、続いて半
田バンプを形成する(図5)。半田バンプは、電極を再
配置する位置に形成する。
In the second embodiment of the present invention, subsequently, a solder bump is formed (FIG. 5). Solder bumps are formed at positions where electrodes are to be rearranged.

【0026】最後に、個々の素子に分割する(図6、
7)。分割については、本発明の第一の態様と同様であ
る。
Finally, it is divided into individual elements (FIG. 6,
7). The division is the same as in the first embodiment of the present invention.

【0027】続いて、本発明の第3の形態について説明
する。本発明の第3の形態は、半導体と、配線形成用金
属箔と、該金属箔上の導体配線およびバンプとからなる
半導体装置に関するものである。
Next, a third embodiment of the present invention will be described. The third embodiment of the present invention relates to a semiconductor device comprising a semiconductor, a metal foil for forming wiring, and conductor wiring and bumps on the metal foil.

【0028】半導体、配線形成用金属箔、導体配線につ
いては、本発明の第一の態様、第二の態様で述べたのと
同様である。導体配線の厚さは上述のとおり1〜100
μmであり、エッチングストップ層については、0.5
〜3μm厚さ、好ましくは1〜2μm厚さのニッケルめ
っき、または、厚さ1〜10μm、好ましくは2〜5μ
m厚さのニッケル箔クラッドを用いることができる。バ
ンプの厚さは、10〜100μm、好ましくは10〜5
0μmとする。
The semiconductor, the metal foil for forming wiring, and the conductor wiring are the same as those described in the first and second embodiments of the present invention. The thickness of the conductor wiring is 1 to 100 as described above.
μm, and 0.5 μm for the etching stop layer.
Nickel plating with a thickness of 33 μm, preferably 1-2 μm, or a thickness of 1-10 μm, preferably 2-5 μm
An m-thick nickel foil cladding can be used. The thickness of the bump is 10 to 100 μm, preferably 10 to 5 μm.
0 μm.

【0029】このような本発明の第三の形態にかかる半
導体装置は、半導体上の電極形成面側に配線形成用多層
金属箔を積層する工程、該多層金属箔をフォトエッチン
グしてバンプ形成用レジスト配線パターンを形成する工
程、金属箔の選択エッチングを行う工程、エッチングス
トップ層を除去する工程、配線形成用レジスト配線パタ
ーンを形成する工程、および、エッチングを行い配線を
形成する工程、および、個々の素子に分割する工程を含
む、半導体上の導体配線回路形成方法により製造するこ
とができる。
In the semiconductor device according to the third aspect of the present invention, a step of laminating a multilayer metal foil for forming a wiring on an electrode forming surface side on a semiconductor, and photo-etching the multilayer metal foil to form a bump A step of forming a resist wiring pattern, a step of performing selective etching of a metal foil, a step of removing an etching stop layer, a step of forming a resist wiring pattern for forming a wiring, and a step of forming wiring by performing etching, and Can be manufactured by a method for forming a conductor wiring circuit on a semiconductor, which includes a step of dividing into elements.

【0030】まず半導体ウェハーやチップといった半導
体上の電極形成面側に、配線形成用金属積層体を積層す
る(図8)。配線形成用金属積層体としては、例えば、
バンプ形成用銅又は半田箔(10〜100μm厚)/エ
ッチングストップ層ニッケル(めっきの場合厚さ0.5
〜3μm、箔の場合厚さ1〜10μm)/配線用銅箔
(1〜100μm)からなる金属積層体を用いることが
できる。積層は、本発明の第一の態様、第二の態様の部
分で述べたのと同様に行うことができる。
First, a wiring-forming metal laminate is laminated on the electrode forming surface side of a semiconductor such as a semiconductor wafer or chip (FIG. 8). Examples of the wiring-forming metal laminate include, for example,
Copper or solder foil for bump formation (10 to 100 μm thick) / Etching stop layer nickel (0.5 in case of plating)
To 3 μm, and a foil having a thickness of 1 to 10 μm) / a copper foil for wiring (1 to 100 μm). Lamination can be performed in the same manner as described in the first and second aspects of the present invention.

【0031】積層後、金属積層体上にレジストを塗布
後、露光、現像を行い、バンプ形成用レジスト配線パタ
ーンを形成する。(図2)。
After lamination, a resist is applied on the metal laminate, and then exposed and developed to form a resist wiring pattern for bump formation. (FIG. 2).

【0032】次に、金属積層体中のバンプ形成層の選択
エッチングを行う(図9)。バンプ形成層が銅箔である
場合には、硫酸および過酸化水素等の通常用いられる銅
のエッチング液を用いてエッチングを行い、バンプを形
成する。
Next, the bump forming layer in the metal laminate is selectively etched (FIG. 9). When the bump forming layer is a copper foil, the bumps are formed by using a commonly used copper etchant such as sulfuric acid and hydrogen peroxide.

【0033】続いて、エッチングストップ層を除去す
る。エッチングストップ層がニッケルめっきや箔の場合
は、市販のニッケル除去液(例えばメルテックス社製N
−950)を用いることができる(図10)。
Subsequently, the etching stop layer is removed. When the etching stop layer is nickel plating or foil, a commercially available nickel removing solution (for example, N
-950) can be used (FIG. 10).

【0034】さらに、配線形成用レジスト配線パターン
を形成する。この場合、レジスト配線パターンは後述の
個々の素子領域への分割に対応して、各素子領域の境界
を示すように行うことが好ましく、本発明の第一の態
様、第二の態様と同様である。
Further, a resist wiring pattern for wiring formation is formed. In this case, it is preferable to perform the resist wiring pattern so as to indicate the boundaries of the respective element regions in accordance with the division into individual element regions described later, as in the first and second aspects of the present invention. is there.

【0035】続いて、配線用層の選択エッチングを行
う。配線層が銅の場合には、市販のアルカリ系銅エッチ
ング液を用いることができる。エッチングにより配線を
形成後、レジストを除去する(図11)。
Subsequently, selective etching of the wiring layer is performed. When the wiring layer is made of copper, a commercially available alkaline copper etchant can be used. After forming the wiring by etching, the resist is removed (FIG. 11).

【0036】最後に、個々の素子に分割する(図12,
13)。分割は、本発明の第一、第二の態様と同様の手
段で行うことができる。
Finally, it is divided into individual elements (FIG. 12,
13). Division can be performed by means similar to the first and second aspects of the present invention.

【0037】[0037]

【実施例】実施例1(本発明の第一の態様) (1)材料 半導体ウェハー1と配線形成用銅箔(厚さ15μm)2
とを国際公開WO99/58470号公報に開示した方
法で積層したものを基材とした(図1)。なお、積層前
に、スパッタ法、蒸着法等を使用して、半導体ウェハー
上に金属薄膜を提供した。
EXAMPLES Example 1 (first embodiment of the present invention) (1) Material Semiconductor wafer 1 and copper foil (15 μm thick) 2 for forming wiring 2
Were laminated by the method disclosed in International Publication WO99 / 58470 as a base material (FIG. 1). Before lamination, a metal thin film was provided on a semiconductor wafer by using a sputtering method, an evaporation method, or the like.

【0038】(2)配線の形成 銅箔上にレジスト塗布後、露光、現像を行い、配線形成
用レジスト配線パターンを形成した。その後、銅をエッ
チングして配線3を形成した(図2)。
(2) Formation of Wiring After applying a resist on a copper foil, exposure and development were performed to form a resist wiring pattern for forming a wiring. Thereafter, the wiring 3 was formed by etching the copper (FIG. 2).

【0039】(3)各素子に分割した(図3,4)。(3) Each element was divided (FIGS. 3 and 4).

【0040】実施例2(本発明の第二の態様) (1)材料 基材は実施例1と同様、半導体ウェハー1と配線形成用
銅箔(厚さ15μm)2とを積層したものを用いた(図
1)。
Example 2 (Second Aspect of the Present Invention) (1) Materials As in Example 1, a substrate was used in which a semiconductor wafer 1 and a copper foil (15 μm thick) 2 for wiring formation were laminated. (FIG. 1).

【0041】(2)配線の形成 銅箔上にレジスト塗布後、露光、現像を行い、配線形成
用レジスト配線パターンを形成した。その後、銅をエッ
チングして配線3を形成した(図2)。
(2) Formation of Wiring After applying a resist on a copper foil, exposure and development were performed to form a resist wiring pattern for forming a wiring. Thereafter, the wiring 3 was formed by etching the copper (FIG. 2).

【0042】(3)半田バンプの形成 電極を再配置する位置の配線上に半田バンプ4を形成し
た(図5)。
(3) Formation of Solder Bump Solder bump 4 was formed on the wiring at the position where the electrodes were to be rearranged (FIG. 5).

【0043】(4)各素子に分割した(図6,7)。(4) Each element was divided (FIGS. 6 and 7).

【0044】実施例2(本発明の第三の態様) (1)材料 半導体ウェハー(実施例1で用いたのと同様)に、バン
プ形成銅箔(35μm厚)5/エッチングストップ層ニ
ッケル(めっき厚さ1μm)6/配線形成用銅箔(15
μm)2からなる金属積層体を積層した(図8)。
Example 2 (Third Embodiment of the Present Invention) (1) Material A bump-forming copper foil (thickness of 35 μm) 5 / an etching stop layer nickel (plating) was formed on a semiconductor wafer (similar to that used in Example 1). Thickness 1μm) 6 / Copper foil (15
μm) 2 (FIG. 8).

【0045】(2)パターン形成 金属積層体上にレジスト塗布後、露光、現像を行い、バ
ンプ形成用レジスト配線パターンを形成した。
(2) Pattern formation After applying a resist on the metal laminate, exposure and development were performed to form a resist wiring pattern for bump formation.

【0046】(3)エッチング 硫酸+過酸化水素等の市販の銅のエッチング液を用いて
選択エッチングを行い、バンプ7を形成した(図9)。
(3) Etching Selective etching was performed using a commercially available copper etchant such as sulfuric acid + hydrogen peroxide to form bumps 7 (FIG. 9).

【0047】(4)エッチングストップ層の除去 市販のニッケル除去液(メルテックス社製N−950)
を用いて、エッチングストップ層ニッケル6を除去した
(図10)。
(4) Removal of etching stop layer Commercial nickel removal solution (N-950, manufactured by Meltex)
Was used to remove the etching stop layer nickel 6 (FIG. 10).

【0048】(5)配線形成用レジスト配線パターンを
形成した。
(5) A resist wiring pattern for forming wiring was formed.

【0049】(6)硫酸および過酸化水素等の銅のエッ
チング液を用いてエッチングを行い、配線3を形成し、
その後、レジストを除去した(図11)。
(6) Etching is performed using an etching solution of copper such as sulfuric acid and hydrogen peroxide to form wiring 3,
Thereafter, the resist was removed (FIG. 11).

【0050】(7)各素子に分割する(図12、1
3)。
(7) Divide into each element (FIG. 12, 1
3).

【0051】[0051]

【発明の効果】本発明によれば、半導体チップの電極形
成面側に導体配線を形成して電極ピッチを拡大したチッ
プサイズのパッケージを効率よく安価に製造することが
できる。特に、配線およびバンプの形成を容易に行うこ
とができる。したがって、本発明の半導体装置および配
線形成方法は、半導体の分野で有用である。
According to the present invention, it is possible to efficiently and inexpensively manufacture a chip-sized package in which a conductor wiring is formed on the electrode forming surface side of a semiconductor chip to increase the electrode pitch. In particular, wiring and bumps can be easily formed. Therefore, the semiconductor device and the wiring forming method of the present invention are useful in the field of semiconductor.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 本発明の第一の態様および第二の態様の回路
形成工程の一例を示す図である(半導体ウェハー上に配
線用銅箔を積層する工程)。
FIG. 1 is a diagram illustrating an example of a circuit forming step according to the first and second embodiments of the present invention (a step of laminating a wiring copper foil on a semiconductor wafer).

【図2】 本発明の第一の態様および第二の態様の回路
形成工程の一例を示す図である(配線用銅箔上に導体配
線を形成する工程)。
FIG. 2 is a diagram illustrating an example of a circuit forming step according to the first embodiment and the second embodiment of the present invention (a step of forming a conductor wiring on a wiring copper foil).

【図3】 本発明の第一の態様の回路形成工程の一例を
示す図である(各素子に切断する工程)。
FIG. 3 is a diagram illustrating an example of a circuit forming step according to the first embodiment of the present invention (step of cutting into elements).

【図4】 本発明の第一の態様の回路形成工程の一例を
示す図である(切断後の素子)。
FIG. 4 is a diagram illustrating an example of a circuit forming step according to the first embodiment of the present invention (element after cutting).

【図5】 本発明の第二の態様の回路形成工程の一例を
示す図である(配線用銅箔上に半田バンプを形成する工
程)。
FIG. 5 is a diagram illustrating an example of a circuit forming step according to the second embodiment of the present invention (a step of forming a solder bump on a copper foil for wiring).

【図6】 本発明の第二の態様の回路形成工程の一例を
示す図である(各素子に切断する工程)。
FIG. 6 is a view showing an example of a circuit forming step according to the second embodiment of the present invention (step of cutting into elements).

【図7】 本発明の第二の態様の回路形成工程の一例を
示す図である(切断後の素子)。
FIG. 7 is a view showing an example of a circuit forming step according to the second embodiment of the present invention (element after cutting).

【図8】 本発明の第三の態様の回路形成工程の一例を
示す図である(半導体ウェハー上に配線用銅箔を積層す
る工程)。
FIG. 8 is a view illustrating an example of a circuit forming step according to a third embodiment of the present invention (step of laminating a wiring copper foil on a semiconductor wafer).

【図9】 本発明の第三の態様の回路形成工程の一例を
示す図である(バンプを形成)。
FIG. 9 is a diagram illustrating an example of a circuit forming step according to a third embodiment of the present invention (bump formation).

【図10】 本発明の第三の態様の回路形成工程の一例
を示す図である(エッチングストップ層ニッケルの選択
的エッチング)。
FIG. 10 is a diagram illustrating an example of a circuit forming step according to a third embodiment of the present invention (selective etching of an etching stop layer nickel).

【図11】 本発明の第三の態様の回路形成工程の一例
を示す図である(配線形成用銅箔の選択的エッチン
グ)。
FIG. 11 is a view showing an example of a circuit forming step according to the third embodiment of the present invention (selective etching of a wiring-forming copper foil).

【図12】 本発明の第三の態様の回路形成工程の一例
を示す図である(各素子に切断する工程)。
FIG. 12 is a diagram illustrating an example of a circuit forming step according to a third embodiment of the present invention (step of cutting into elements).

【図13】 本発明の第三の態様の回路形成工程の一例
を示す図である(切断後の素子)。
FIG. 13 is a diagram illustrating an example of a circuit forming step according to the third embodiment of the present invention (element after cutting).

【符号の説明】[Explanation of symbols]

1・・・半導体ウェハー 2・・・配線形成用銅箔 3・・・配線 4・・・半田バンプ 5・・・バンプ形成用銅又は半田箔 6・・・エッチングストップ層ニッケル 7・・・バンプ DESCRIPTION OF SYMBOLS 1 ... Semiconductor wafer 2 ... Copper foil for wiring formation 3 ... Wiring 4 ... Solder bump 5 ... Copper or solder foil for bump formation 6 ... Nickel etching stop layer 7 ... Bump

───────────────────────────────────────────────────── フロントページの続き (72)発明者 岡本 浩明 山口県下松市東豊井1296番地の1 東洋鋼 鈑株式会社技術研究所内 (72)発明者 吉田 一雄 山口県下松市東豊井1296番地の1 東洋鋼 鈑株式会社技術研究所内 Fターム(参考) 5F033 HH11 PP15 PP19 QQ19 QQ24 WW02  ────────────────────────────────────────────────── ─── Continuing on the front page (72) Inventor Hiroaki Okamoto 1296-1, Toyoi, Higashitoyoi, Kudamatsu-shi, Yamaguchi Prefecture Inside the Technical Research Institute of Toyo Kohan Co., Ltd. (72) Inventor Kazuo Yoshida 1, 1296-1, Higashitoyoi, Kudamatsu-shi, Yamaguchi Pref. F-term (Reference) 5F033 HH11 PP15 PP19 QQ19 QQ24 WW02

Claims (25)

【特許請求の範囲】[Claims] 【請求項1】 半導体と、配線形成用金属箔と、該金属
箔上の導体配線とからなる半導体装置。
1. A semiconductor device comprising a semiconductor, a metal foil for forming a wiring, and a conductor wiring on the metal foil.
【請求項2】 前記配線形成用金属箔が、銅からなるも
のである請求項1記載の半導体装置。
2. The semiconductor device according to claim 1, wherein said wiring forming metal foil is made of copper.
【請求項3】 前記配線形成用金属箔が、厚さ1〜10
0μmである請求項1又は2記載の半導体装置。
3. The method according to claim 1, wherein the wiring forming metal foil has a thickness of 1 to 10 mm.
The semiconductor device according to claim 1, wherein the thickness is 0 μm.
【請求項4】 半導体上の電極形成面側に配線形成用金
属箔を積層する工程、該金属箔をフォトエッチングして
レジスト配線パターンを形成する工程、金属箔のエッチ
ングを行う工程、および、個々の素子に分割する工程を
含む、半導体上の導体配線回路形成方法。
4. A step of laminating a wiring forming metal foil on an electrode forming surface side on a semiconductor, a step of forming a resist wiring pattern by photoetching the metal foil, a step of performing etching of the metal foil, and A method for forming a conductor wiring circuit on a semiconductor, comprising the step of dividing into elements.
【請求項5】 前記配線形成用金属箔が、銅からなるも
のである請求項4記載の導体配線を形成する方法。
5. The method for forming a conductor wiring according to claim 4, wherein said metal foil for forming a wiring is made of copper.
【請求項6】 前記配線形成用金属箔が、厚さ1〜10
0μmである請求項4又は5記載の導体配線を形成する
方法。
6. The wiring forming metal foil has a thickness of 1-10.
The method for forming a conductor wiring according to claim 4 or 5, wherein the thickness is 0 µm.
【請求項7】 前記半導体が、金属薄膜が表面に形成さ
れた半導体である請求項4〜6のいずれかに記載の導体
配線を形成する方法。
7. The method for forming a conductor wiring according to claim 4, wherein the semiconductor is a semiconductor having a metal thin film formed on a surface thereof.
【請求項8】 半導体と、配線形成用金属箔と、該金属
箔上の導体配線および半田バンプとからなる半導体装
置。
8. A semiconductor device comprising a semiconductor, a metal foil for forming a wiring, a conductor wiring and a solder bump on the metal foil.
【請求項9】 前記配線形成用金属箔が、銅からなるも
のである請求項8記載の半導体装置。
9. The semiconductor device according to claim 8, wherein said wiring forming metal foil is made of copper.
【請求項10】 前記配線形成用金属箔の厚さが、1〜
100μmである請求項8又9記載の半導体装置。
10. The wiring forming metal foil has a thickness of 1 to 10.
The semiconductor device according to claim 8, wherein the thickness is 100 μm.
【請求項11】 半導体上の電極形成面側に配線形成用
金属箔を積層する工程、該金属箔をフォトエッチングし
てレジスト配線パターンを形成する工程、金属箔のエッ
チングを行う工程、半田バンプを形成する工程、およ
び、個々の素子に分割する工程を含む、半導体上の導体
配線回路形成方法。
11. A step of laminating a wiring forming metal foil on an electrode forming surface side on a semiconductor, a step of forming a resist wiring pattern by photoetching the metal foil, a step of etching the metal foil, and a step of forming a solder bump. A method of forming a conductor wiring circuit on a semiconductor, comprising a step of forming and a step of dividing into individual elements.
【請求項12】 前記配線形成用金属箔が、銅からなる
ものである請求項11記載の導体配線を形成する方法。
12. The method according to claim 11, wherein the wiring forming metal foil is made of copper.
【請求項13】 前記配線形成用金属箔が、厚さ1〜1
00μmである請求項11又は12記載の導体配線を形
成する方法。
13. The wiring forming metal foil has a thickness of 1 to 1
The method for forming a conductor wiring according to claim 11, wherein the thickness is 00 μm.
【請求項14】 前記半導体が、金属薄膜が表面に形成
された半導体である請求項11〜13のいずれかに記載
の導体配線を形成する方法。
14. The method for forming a conductor wiring according to claim 11, wherein said semiconductor is a semiconductor having a metal thin film formed on a surface thereof.
【請求項15】 半導体と、配線形成用金属箔と、該金
属箔上の導体配線およびバンプとからなる半導体装置。
15. A semiconductor device comprising a semiconductor, a metal foil for forming wiring, and conductor wiring and bumps on the metal foil.
【請求項16】 前記配線形成用金属箔が、バンプ形成
用銅又は半田箔/エッチングストップ層ニッケル/配線
形成用銅箔の3層からなる金属積層体である請求項15
記載の半導体装置。
16. The wiring forming metal foil is a metal laminate comprising three layers of copper for forming a bump or solder foil / nickel etching stop layer / copper foil for forming a wiring.
13. The semiconductor device according to claim 1.
【請求項17】 バンプ形成用銅又は半田箔の厚さが1
0〜100μmである請求項15又は16に記載の半導
体装置。
17. The thickness of the copper or solder foil for forming bumps is 1
The semiconductor device according to claim 15, wherein the thickness is 0 to 100 μm.
【請求項18】 エッチングストップ層ニッケルが、
0.5〜3μm厚さのニッケルめっきまたは厚さ1〜1
0μmのニッケル箔クラッドである請求項15〜17の
いずれかに記載の半導体装置。
18. The etching stop layer according to claim 1, wherein
Nickel plating of 0.5 to 3 μm thickness or thickness of 1 to 1
The semiconductor device according to claim 15, wherein the semiconductor device is a nickel foil clad of 0 μm.
【請求項19】 前記配線形成用銅箔の厚さが1〜10
0μmである請求項15〜18のいずれかに記載の半導
体装置。
19. The thickness of the wiring forming copper foil is 1 to 10
The semiconductor device according to claim 15, wherein the thickness is 0 μm.
【請求項20】 半導体上の電極形成面側に配線形成用
多層金属箔を積層する工程、該多層金属箔をフォトエッ
チングしてバンプ形成用レジスト配線パターンを形成す
る工程、金属箔の選択エッチングを行う工程、エッチン
グストップ層を除去する工程、配線形成用レジスト配線
パターンを形成する工程、および、エッチングを行い配
線を形成する工程、および、個々の素子に分割する工程
を含む、半導体上の導体配線回路形成方法。
20. A step of laminating a wiring-forming multilayer metal foil on the side of an electrode on a semiconductor, a step of forming a resist wiring pattern for bump formation by photoetching the multilayer metal foil, and a step of selectively etching the metal foil. Conductor wiring on a semiconductor, including a step of performing, a step of removing an etching stop layer, a step of forming a resist wiring pattern for wiring formation, a step of forming wiring by etching, and a step of dividing into individual elements Circuit formation method.
【請求項21】 配線形成用多層金属箔がバンプ形成用
銅又は半田箔/エッチングストップ層ニッケル/配線形
成用銅箔の3層からなる金属積層体である請求項20記
載の導体配線回路形成方法。
21. The method according to claim 20, wherein the multi-layer metal foil for forming a wiring is a metal laminate composed of three layers of copper for forming a bump or a solder foil / nickel for etching / a copper foil for forming a wiring. .
【請求項22】 バンプ形成用銅又は半田箔の厚さが1
0〜100μmである請求項21記載の導体配線回路形
成方法。
22. The thickness of the copper or solder foil for forming bumps is 1
22. The method according to claim 21, wherein the thickness is 0 to 100 [mu] m.
【請求項23】 エッチングストップ層ニッケルが0.
5〜3μm厚さのニッケルめっきまたは厚さ1〜10μ
mのニッケル箔クラッドである請求項21又は22に記
載の導体配線回路形成方法。
23. An etching stop layer comprising nickel of 0.
Nickel plating of 5 to 3 μm thickness or 1 to 10 μm
23. The method for forming a conductor wiring circuit according to claim 21, wherein the conductor wiring circuit is formed of a nickel foil clad of m.
【請求項24】 前記配線形成用銅箔の厚さが1〜10
0μmである請求項21〜23のいずれかに記載の導体
配線回路形成方法。
24. The wiring forming copper foil has a thickness of 1 to 10
24. The method for forming a conductor wiring circuit according to claim 21, wherein the thickness is 0 [mu] m.
【請求項25】 前記半導体が、金属薄膜が表面に形成
された半導体である請求項20〜24のいずれかに記載
の導体配線を形成する方法。
25. The method for forming a conductor wiring according to claim 20, wherein the semiconductor is a semiconductor having a metal thin film formed on a surface thereof.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3142723B2 (en) * 1994-09-21 2001-03-07 シャープ株式会社 Semiconductor device and manufacturing method thereof
JP3351706B2 (en) * 1997-05-14 2002-12-03 株式会社東芝 Semiconductor device and method of manufacturing the same
JP3394696B2 (en) * 1997-10-16 2003-04-07 松下電器産業株式会社 Semiconductor device and manufacturing method thereof
JP3398319B2 (en) * 1997-12-16 2003-04-21 新光電気工業株式会社 Semiconductor device and manufacturing method thereof
KR20010004529A (en) * 1999-06-29 2001-01-15 김영환 wafer level package and method of fabricating the same

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001308095A (en) * 2000-04-19 2001-11-02 Toyo Kohan Co Ltd Semiconductor device and method of manufacture

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