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JP2001184795A - 適応等化器を内蔵した情報検出回路およびこれを用いた光ディスク装置 - Google Patents

適応等化器を内蔵した情報検出回路およびこれを用いた光ディスク装置

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Publication number
JP2001184795A
JP2001184795A JP36748399A JP36748399A JP2001184795A JP 2001184795 A JP2001184795 A JP 2001184795A JP 36748399 A JP36748399 A JP 36748399A JP 36748399 A JP36748399 A JP 36748399A JP 2001184795 A JP2001184795 A JP 2001184795A
Authority
JP
Japan
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circuit
interpolation
output
equalizer
tap coefficient
Prior art date
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Pending
Application number
JP36748399A
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English (en)
Inventor
Hiromi Honma
博巳 本間
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Priority to US09/746,879 priority patent/US6671244B2/en
Publication of JP2001184795A publication Critical patent/JP2001184795A/ja
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/002—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation
    • H04L7/0029—Arrangements for synchronising receiver with transmitter correction of synchronization errors correction by interpolation interpolation of received data signal
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/10009—Improvement or modification of read or write signals
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
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    • H04L7/0334—Processing of samples having at least three levels, e.g. soft decisions

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Abstract

(57)【要約】 【課題】ループディレイが短くかつ経時変化に追従する
広いマージンを持ったデジタルＰＬＬ回路を備えた情報
検出装置、光ディスク装置の提供。 【解決手段】再生信号をチャネルクロックよりも高い周
波数のクロックでＡ／Ｄ変換し、Ａ／Ｄ変換出力を同じ
クロックでデジタル等化し、デジタル等化出力から補間
回路を応用したＰＬＬ回路によりリサンプリングを行
い、またＡ／Ｄ変換出力をデジタル等化器と同じだけ遅
延させてから第２の補間回路によってリサンプリング
し、第２の補間回路の補間位置は、ＰＬＬ回路の情報を
用し、等化前後の補間情報をタップ係数コントローラに
入力して仮のタップ係数を生成し、この仮のタップ係数
をレート補正回路によってデジタル等化器の動作レート
に変換してフィードバックし、等化器出力の補間出力を
２値化回路に入力して情報検出を行う。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高密度記録された
情報を再生する装置に関し、特にＰＬＬ（PhaseLocked
Loop；位相同期ループ）追従性能の向上および情報検
出性能の向上を図る装置に関する。
【０００２】
【従来の技術】近時、マルチメディア化の進展により、
映像情報を含めた大量の情報を処理することが必要とさ
れている。さらに、これらの情報を記録するためのスト
レージ装置の大容量化の要求が急速に増大している。光
ディスク装置あるいはＨＤＤ装置の記憶容量を増加させ
るためには記録密度を上げる必要があり、これに伴い、
エラーレートの低減、信頼性の確保が重要課題となって
きている。
【０００３】「ＰＲＭＬ（Partial Response Maximum
Likelihood）」と呼ばれる再生方式は、分解能が低下
した高密度記録再生波形に対しても高い再生性能を有し
ているため、ファイル装置等への搭載が相次いでなされ
ている。
【０００４】パーシャルレスポンス（Partial Respons
e）波形等化と最尤（Maximum Likelihood）検出を組み
合わせたこのＰＲＭＬ方式は、再生チャネルを考慮した
最尤検出器の特性を最大限に引き出すために、再生信号
を波形等化によって補正後、最尤検出することはよく知
られるところである。
【０００５】ＰＲＭＬ方式については、例えば文献「19
94年、テレビジョン学会年次大会(ITE'94)予稿集、287
〜288頁」等の記載等が参照される。
【０００６】光ディスク、磁気ディスクいずれに関して
も、高密度記録された情報を再生する場合には、符号間
干渉が大きくなり、再生振幅が低下してしまう。
【０００７】従って、磁気ディスクではＳＮＲ（信号対
雑音比）が小さく、光ディスクでは再生信号の高い周波
数成分のＣＮＲ（搬送波対雑音比）が小さくなり、検出
情報の誤り率が上昇してしまう。
【０００８】最尤検出方式は、決まった状態遷移を有す
る再生チャネルの特性を利用して情報の検出を行ってお
り、検出器に入力される例えば８ｂｉｔ程度の量子化ビ
ット数の振幅情報列に対して、再生チャネルの特性から
考えられる全ての時系列パタンの中から誤差の二乗平均
が最小になるものを選択することでＳＮＲあるいはＣＮ
Ｒが小さくても低い誤り率で情報を検出することができ
るのである。
【０００９】実際の回路上で、上述の処理を行うこと
は、回路規模および動作速度の点で困難であるため、通
常は、例えば文献（「IEEE Transaction on Communicat
ion, VOL.COM-19,Oct,1971」）に示されている「ビタビ
アルゴリズム」と呼ばれるアルゴリズムを用いてパスの
選択を漸化的に行うことにより実現している。
【００１０】ビタビ検出器と、それ以降に接続されるデ
ィジタル回路群は、同期回路であるため、同期したクロ
ック信号が必要である。通常は、再生信号自信からこの
クロック信号を抽出しているが、ディスク装置の再生信
号は、スピンドルの回転むらやディスクの微少な傾きに
よって、同期クロックの周波数は若干変化するため、こ
の変化に追従するために、ＰＬＬ（Phase Locked Loo
p；位相同期ループ）と呼ばれるクロック抽出回路が必
要となる。
【００１１】そしてビタビ検出器等を用いる場合、従来
のアナログＰＬＬ回路とＰＲＭＬ検出器による構成で
は、定常位相誤差が発生してしまい、エラーレートが上
昇してしまうため、アナログ・ディジタル変換（Ａ／Ｄ
変換）後のサンプルデータ（ディジタルデータ）を用い
て位相比較を行い、位相同期ループを構成することが一
般的である。上記した構成のＰＬＬ回路は、例えば特開
平８−３２１１４０号公報あるいは特開平９―２０４７
４０号公報に記載されている。
【００１２】このうち特開平８−３２１１４０号公報に
記載されるＰＬＬ回路では、ループフィルタ（ＬＰＦ；
低域通過フィルタ）の出力をＤ／Ａ変換器（ＤＡＣ）に
よって一旦アナログ信号に変換してアナログ方式のＶＣ
Ｏ（電圧制御発振器）に供給し、ＰＬＬクロックを生成
している。この場合、アナログＶＣＯ回路は、特性差が
大きく、同じ性能のＰＬＬ回路を構成することが困難で
ある。
【００１３】これに対して、例えば特開平１０―２７４
３５号公報には、再生信号のチャネルクロックに同期し
ていないシステムクロックでＡ／Ｄ変換を行い、補間回
路によって所望の位相のサンプル列を生成し直す再生方
法が記載されている。この方法を用いることで、ＰＬＬ
回路を含めた再生系を全てディジタル化することが可能
となる。
【００１４】また、信号の経時劣化を適応的に補正して
検出性能を高める技術として自動等化あるいは適応等化
方式がある。逐次型の適応等化アルゴリズムとして、例
えば文献（猪瀬博、宮川洋共著、「ＰＣＭ通信の進
歩」）に詳しく記載されているが、特に、「Zero Forc
ing（ゼロフォーシング）法」、「Mean Square（二乗
平均）法」、「Modified Zero Forcing（修正ゼロフォ
ーシング）法」などが一般的である。適応等化技術は、
装置の初期調整が不要となるなどその効果は大きい。適
応等化を実現するための回路には乗算器と積分器が多数
含まれており、回路規模の点で問題が大きかったが、近
年の半導体プロセス技術の進歩によって、ほぼ解消され
ている。
【００１５】
【発明が解決しようとする課題】上記したように、高密
度記録した再生信号は、符号間干渉の影響によりＳＮＲ
が劣化するため、ＰＬＬにとっても、等化器により周波
数特性の補正をした方がより良い追従性能を得ることが
できる。
【００１６】等化器の配置方法によって、２種類の構成
が知られているが、それぞれ利点と問題点を合わせ持っ
ている。
【００１７】第１の構成として、アナログ等化器によっ
て、ある等化を行ってから、Ａ／Ｄ変換し、ＰＬＬ動作
を行わせるという最も一般的な構成では、等化特性の調
整の自動化が困難であるという問題点がある。このた
め、ヘッド、メカ（機構）、媒体など経時劣化および動
作する環境条件に起因する再生信号の特性変化に追従す
ることができない。従って、あらかじめ信号検出系に広
めのマージンを割り当てる必要がある。
【００１８】これに対して、図２１に示すように、再生
信号を入力とするＡ／Ｄ変換器１の出力と、ＰＬＬ回路
（位相比較器４１、ＬＰＦ４２、ＤＡＣ４４、ＶＣＯ４
５からなる）の間に、ディジタル等化器２を挿入し、等
化前後の情報を用いて、等化器２の係数を自動的に修正
するタップ係数コントローラ６を備え、適応等化器を配
置する構成が知られている。
【００１９】しかしながら、かかる構成では、等化性能
を上げるためには、タップ数を増やす必要があり、出力
遅延が増加する。
【００２０】また、等化器２内の乗算器（不図示）に高
速動作が要求されるため、回路のパイプライン化が必要
となり、ここでも出力遅延が増加する。
【００２１】このため、等化器２による遅延は、１０段
を超えることは珍しくない。
【００２２】一方、第２の構成では、入力される信号に
対して適応的に系が追従するため確かに経時劣化、動作
環境などに対して強くなる。しかし、出力遅延の長い等
化器が挿入された分、ＰＬＬのループディレイが増加
し、追従特性を損なってしまう、という問題点がある。
【００２３】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、ループディレイ
が短くかつ経時変化に追従する広いマージンを持ったデ
ィジタルＰＬＬ回路を提供することにある。
【００２４】また本発明の他の目的は、ループディレイ
が短くかつ経時変化に追従する広いマージンを持ったデ
ィジタルＰＬＬ回路と、ビタビ検出に適したチャネル特
性に自動追従する等化器を兼ね備えた情報検出装置を提
供することにある。
【００２５】さらに本発明の他の目的は、ループディレ
イが短くかつ経時変化に追従する広いマージンを有する
ディジタルＰＬＬ回路を備え、装置の信頼性を向上する
光ディスク装置を提供することにある。これ以外の本発
明の目的、特徴、利点は以下の説明から、当業者には直
ちに明らかとされるであろう。
【００２６】
【課題を解決するための手段】前記目的を達成する本発
明に係る情報検出回路は、再生信号のチャネルクロック
よりも高い周波数のクロックでサンプリングするＡ／Ｄ
変換器と、前記Ａ／Ｄ変換器から出力（「Ａ／Ｄ変換情
報」という）を等化する等化器と、前記等化器の出力値
列から補間値を生成する第１の補間回路と、前記Ａ／Ｄ
変換情報を前記等化器の出力遅延量と同等の遅延量遅延
させる遅延回路と、前記遅延回路の出力値列から補間値
を生成する第２の補間回路と、前記第１の補間回路の出
力から再生信号のチャネルクロックに位相同期した補間
値を生成し得る補間位置情報を生成するとともに、前記
第１の補間回路と前記第２の補間回路に対して、前記補
間位置情報をフィードバックする補間位置生成回路と、
前記第１の補間回路の出力を２値化して再生データ列を
生成する２値化回路と、前記第１の補間回路の出力と前
記第２の補間回路の出力を入力とするタップ係数コント
ローラと、前記タップ係数コントローラの出力タップ係
数を前記等化器用に変換するレート補正回路と、を備
え、前記レート補正回路の出力を前記等化器のタップ係
数にフィードバックする。
【００２７】本発明に係る情報検出回路は、再生信号の
チャネルクロックよりも高い周波数のクロックで前記再
生信号をサンプリングするＡ／Ｄ変換器と、前記Ａ／Ｄ
変換器から出力（「Ａ／Ｄ変換情報」という）を等化す
る第１の等化器と、前記第１の等化器の出力値列から補
間値を生成する第１の補間回路と、前記Ａ／Ｄ変換情報
を前記第１の等化器出力遅延量と同等の遅延量を遅延さ
せる遅延回路と、前記遅延回路の出力値列から補間値を
生成する第２の補間回路と、前記Ａ／Ｄ変換情報を等化
する第２の等化器と、前記第２の等化器の出力列から補
間値を生成する第３の補間回路と、前記第１の補間回路
の出力から再生信号のチャネルクロックに位相同期した
補間値を生成し得る補間位置情報を生成するとともに、
前記第１、第２、及び第３の補間回路に対して、前記補
間位置情報を供給する補間位置生成回路と、前記第１の
補間回路の出力と前記第２の補間回路の出力を入力とす
る第１のタップ係数コントローラと、前記第１のタップ
係数コントローラの出力タップ係数を前記第１の等化器
用に変換する第１のレート補正回路と、前記第３の補間
回路の出力と前記第２の補間回路の出力を入力とする第
２のタップ係数コントローラと、前記第２のタップ係数
コントローラの出力タップ係数を前記第２の等化器用に
変換する前記第２のレート補正回路と、前記第３の補間
回路出力を２値化して再生データ列を生成出力する２値
化回路と、を備え、前記第１のレート補正回路から出力
されるタップ係数が前記第１の等化器にフィードバック
入力され、前記第２のレート補正回路から出力されるタ
ップ係数が前記第２の等化器にフィードバック入力され
る。
【００２８】本発明に係る情報検出回路は、再生信号の
チャネルクロックよりも高い周波数のクロックで前記再
生信号をサンプリングするＡ／Ｄ変換器と、前記Ａ／Ｄ
変換器から出力（「Ａ／Ｄ変換情報」という）を等化す
る第１の等化器と、前記第１の等化器の出力値列から補
間値を生成する第１の補間回路と、前記Ａ／Ｄ変換情報
を前記第１の等化器の出力遅延量と同等の遅延量遅延さ
せる遅延回路と、前記遅延回路の出力値列から補間値を
生成する第２の補間回路と、前記Ａ／Ｄ変換情報を等化
する第２の等化器と、前記第２の等化器の出力列から補
間値を生成する第３の補間回路と、前記第１の補間回路
の出力から再生信号のチャネルクロックに位相同期した
補間値を生成し得る補間位置情報を生成するとともに、
前記第１、第２、第３の補間回路に対して前記補間位置
情報を供給する補間位置生成回路と、入力される等化器
選択信号により前記第１の補間回路の出力と前記第３の
補間回路の出力を選択出力するセレクタと、前記等化器
選択信号により等化方式が可変され、前記セレクタの出
力と、前記第２の補間回路の出力とを入力とするタップ
係数コントローラと、前記タップ係数コントローラの出
力を、前記第１又は第２の等化器用に変換するレート補
正回路と、前記等化器選択信号により、前記レート補正
回路からの出力値を出力するか保持するかを選択制御す
る第１、及び第２のレジスタと、前記第３の補間回路の
出力を２値化して再生データ列を生成出力する２値化回
路と、を備え、前記第１及び第２のレジスタから出力さ
れるタップ係数が、前記第１及び第２の等化器にそれぞ
れフィードバック入力される。本発明において、前記２
値化回路がビタビ検出器より構成される。
【００２９】本発明に係る情報検出回路においては、前
記レート補正回路を通さずに、直接、前記タップ係数コ
ントローラから出力されるタップ係数を前記等化器に供
給する構成としてもよい。
【００３０】本発明に係る光ディスク装置は、上記情報
検出回路を備える。
【００３１】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明は、その好ましい一実施の形態において、
再生信号チャネルクロックよりも高い周波数のサンプリ
ングクロックでＡ／Ｄ変換するＡ／Ｄ変換器（１）と、
前記Ａ／Ｄ変換器からのディジタル出力を前記Ａ／Ｄ変
換器と同じサンプリングクロックで等化する等化器
（２）と、等化器（２）のディジタル等化出力をリサン
プリングして補間信号を出力する第１の補間回路（３）
と、第１の補間回路（３）の補間信号から補間位置信号
を生成し、第１の補間回路（３）への補間位置入力端に
出力して位相同期ループを形成し、位相比較器、ループ
フィルタ、周波数変換回路よりなる補正位置生成回路
（４）を備え、Ａ／Ｄ変換器（１）の出力をディジタル
等化器と同じだけ遅延回路（５）で遅延させてからリサ
ンプリングする第２の補間回路（３′）と、を備え、前
記第２の補間回路の補間位置は、前記補正位置生成回路
からの補間位置情報が入力され、第１の補間回路（３）
の出力と第２の補間回路（３′）の出力とを入力とする
タップ係数コントローラ（６）と、前記タップ係数コン
トローラから出力されるタップ係数を等化器用に変換し
たタップ係数を等化器に供給するレート補正回路（７）
と、を備え、第１の補間回路の出力を２値化回路（８）
に入力して、情報検出を行う。
【００３２】本発明においては、再生信号をチャネルク
ロックよりも高い周波数のサンプリングクロックでＡ／
Ｄ変換器でディジタル信号に変換し、Ａ／Ｄ変換出力
を、等化器にて同じサンプリングクロックでディジタル
等化する。この等化器に出力から、ＰＬＬ回路（特開平
１０―２７４３５号公報等参照）を用いて、補間による
リサンプリングを行う。
【００３３】また、Ａ／Ｄ変換出力を等化器と同じだけ
遅延させてから第２の補間回路によってリサンプリング
する。ただし、第２の補間回路の補間位置情報は、ＰＬ
Ｌ回路から出力される補間位置情報を用いる。
【００３４】等化前後（等化器の入力信号と出力信号）
の補間情報を、それぞれタップ係数コントローラに入力
して仮のタップ係数を生成する。
【００３５】この仮のタップ係数を、レート補正回路に
よって等化器の動作レートに変換して、等化器にフィー
ドバックする。
【００３６】等化器の出力を入力とする補間回路からの
補間出力は、２値化回路に入力され、再生データ列とし
て出力される。
【００３７】本発明においては、適応等化器構成を２系
統とし、タップ係数コントローラとレート補正回路を２
系統備えてもよい。あるいは、適応等化器構成を２系統
とし、タップ係数コントローラとレート補正回路を切り
替える構成としてもよい。
【００３８】本発明に係る情報検出回路においては、サ
ンプリングクロックがチャネルクロックに近い場合、前
記レート補正回路を通さずに、直接、前記タップ係数コ
ントローラから出力されるタップ係数を前記等化器に供
給する構成としてもよい。
【００３９】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について添付図面を参
照して以下に詳細に説明する。
【００４０】図１は、本発明の第１の実施例の構成を示
す図である。図１を参照すると、再生信号はＡ／Ｄ変換
器１に入力され、Ａ／Ｄ変換器１では、チャネルクロッ
クよりも高い周波数のサンプリングクロックでサンプリ
ングして、ディジタル信号よりなるサンプリング情報ｘ
ｉを出力し、等化器２は、サンプリング情報ｘｉを入力
してサンプリングクロックで動作させる。
【００４１】等化器２の出力ｙｉは、位相情報がずれた
サンプル列である。補間回路３は、等化器２の出力ｙｉ
をリサンプリング（再サンプリング）し、補間値を出力
する。
【００４２】補間回路３でリサンプルした後のデータｚ
ｉ（等化後補間値）は、補間位置生成回路４に入力さ
れ、補間位置生成回路４では、補間位置情報を生成し、
生成した補間位置情報を補間回路３にフィードバックす
る。
【００４３】補間回路３と補間位置生成回路４は、いわ
ゆるＰＬＬ（位相同期ループ）構成のフィードバックル
ープを構成している。
【００４４】これによって、チャネルクロックレートに
同期したサンプル情報列が再生成できる。
【００４５】またＡ／Ｄ変換器１の出力情報を、ディジ
タル等化器２と同じタイミング出力となる遅延量をもつ
遅延回路５で補正し、その出力ｕｉから補間回路３′に
よって補間情報を生成する。ただし、補間回路３′での
補間位置は、補間位置生成回路４から補間回路３へフィ
ードバックされる補間位置情報と同じ値を用いる。
【００４６】以上より、等化器２の入力および出力に対
するそれぞれの補間情報ｗｉ、ｕｉが生成されることに
なる。
【００４７】これら２つの情報をタップ係数コントロー
ラ６に入力することで、仮のタップ係数値αｉが生成さ
れる。
【００４８】この仮のタップ係数は、チャネルクロック
で等化器が動作する場合に有効であるが、本発明の一実
施例では、チャネルクロックよりも早い周波数のクロッ
クで等化器２が動作している。
【００４９】そこで、サンプリングクロックとチャネル
クロックの比に相当する部分を補正する必要がある。こ
の補正を行うのがレート補正回路７である。
【００５０】レート補正回路７で補正された真のタップ
係数βｉは、等化器２にフィードバック入力されて、適
応等化器を構成する。
【００５１】また補間回路３の出力は、２値化回路８に
入力されて再生データ列を出力する。続いて各構成要素
の構成例を説明する。
【００５２】図２は、本発明の一実施例における等化器
２の構成の一例を示す図である。図２を参照すると、等
化器２は、４つの１クロック遅延器２１と、５つの乗算
器２２と、加算器２３と、から構成されている５タップ
のトランスバーサルフィルタよりなる。本発明の一実施
例において、等化器２は、周波数特性を可変できればよ
く、図２に示した構成に限定されるものでなく、他のフ
ィルタ構成でもよいことは勿論である。
【００５３】図３は、本発明の一実施例における補間回
路３の構成の一例を示す図である。補間回路３′も、補
間回路３と同一の構成とされている。図３を参照する
と、１クロック遅延器３１を備え、１時点前（１クロッ
ク前）の情報ｙi-1と現時点の情報ｙiとを用いて線形補
間をしている。補間位置をｋ（０＜ｋ≦１）とすると、
次式（１）の操作で実現できる。
【００５４】 ｚi＝ｙi-1＋ｋ（ｙi−ｙi-1） …(1)
【００５５】すなわち１クロック遅延器３１の出力ｙ
i-1と現在のサンプル信号ｙiとが減算器３２に入力され
て減算器３２から信号（ｙi−ｙi-1）が出力され、この
信号（ｙi−ｙi-1）を乗算器３３でｋ倍した信号ｋ（ｙ
i−ｙi-1）が、加算器３４でｙ i-1）と加算され、補間
値出力ｚi出力される。なお、本発明の一実施例におい
て、より高次の補間を行なうようにしてもよい。
【００５６】図４は、本発明の一実施例における補間位
置生成回路４の構成の一例を示す図である。図４を参照
すると、入力情報ｚｉは、位相比較器４１により、位相
情報θｉに変換される。位相情報θｉは、ローパスフィ
ルタ（ＬＰＦ）４２により積分されて周波数情報Ｖｉが
生成される。Ｖｉは時間経過に対してゆっくりと追従す
るが、このＶｉから、周波数変換回路４３は、補間位置
情報を生成する。
【００５７】図１７は、周波数変換回路４３から出力さ
れる補間位置情報の信号波形の一例を示す図である。補
間位置情報は、図１７に示すように、鋸波上の関数であ
って、波形の傾きが周波数の関数となる。従って、周波
数ずれ量が少ない時には傾きが小さく、周波数ずれ量が
大きい場合には傾きが大きい。サンプリング周波数が再
生チャネル周波数よりも高いため、補間位置が不連続に
なる部分で同期回路の動作を止めることで、この差を吸
収している。
【００５８】図１８は、補間回路３の入力ｙｉ、出力ｚ
ｉ、補間位置生成回路４の出力である補間位置情報、お
よびタイミング制御信号の関係を示す信号波形図であ
る。
【００５９】図１８に示すように、補間位置が徐々にず
れていって補間できなくなると、タイミング制御信号が
Ｌｏｗレベルとなって、回路動作を一旦止めている。こ
の回路の動作タイミングを制御する信号を、周波数変換
回路４３で生成している。
【００６０】このタイミング制御信号は、図面上は図示
されていないが、補間位置生成回路４に接続される回路
群（例えば補間回路３、３′）の回路動作を制御する。
【００６１】図５は、本発明の一実施例における補間位
置生成回路４内の位相比較器４１の構成の一例を示す図
である。図５を参照すると、入力情報（等化後補関値）
ｚｉは、絶対値回路４１１に入力されてその絶対値が出
力され、１クロック遅延器４１２で遅延され、連続する
２つの時点の入力情報絶対値｜ｚi｜、｜ｚi-1｜が比較
器（ＣＭＰ）４１３に入力され、大きさが比較される。
また現在の入力情報絶対値｜ｚi｜は乗算器４１４では
マイナス符号が付与され、−｜ｚi｜と、一時点前の入
力情報絶対値｜ｚi-1｜がセレクタ４１５に入力され、
セレクタ４１５は、比較器４１３の比較結果に基づき一
方を選択することで、小さい方に符号を付け直して、セ
レクタ４１５より出力する。
【００６２】また、１クロック遅延器４１７と排他的論
理和回路４１８によって、入力補間値ｚｉの符号が変化
するタイミング信号（パルス幅は１クロック遅延器４１
７の遅延時間に等しい）を生成して、セレクタ４１５の
出力にゲートをかける。かかる構成により、入力情報列
が、０レベルを遷移する時の位相情報を取り出すことが
できる。
【００６３】図６は、本発明の一実施例における補間位
置生成回路４内のループフィルタ（低域通過フィルタＬ
ＰＦ）４２の構成の一例を示す図である。図６を参照す
ると、入力位相情報θｉは、加算器４２１と１クロック
遅延器４２２によって積分されて、周波数情報が生成さ
れ、この積分結果を乗算器４２３でβ倍したものに、入
力位相θｉを、乗算器４２４でα倍した値を加算器４２
５で加算して周波数情報Ｖｉとして出力することによっ
て、周波数と位相を同時に制御することができる。
【００６４】図７は、本発明の一実施例における補間位
置生成回路４内の周波数変換回路４３の構成の一例を示
す図である。周波数変換回路４３は、入力周波数情報Ｖ
ｉから、図１７に示す鋸波形の信号（補間位置情報）を
生成する回路である。
【００６５】図７を参照すると、加算器４３１および１
クロック遅延器４３３からなる積分回路内に、Ｎを法と
するＭｏｄ関数（余り算出回路）４３２を挿入して構成
されている。また、加算器４３１出力を、Ｎを閾値とし
て比較器４３４で比較することで、比較器４３４から
は、図１７に示した不連続タイミング又は動作タイミン
グ制御信号が生成される。
【００６６】図８は、本発明の一実施例におけるタップ
係数コントローラ６の構成の一例を示す図である。等化
後の入力情報（等化後補間値）ｚｉは、等化誤差判定回
路６１に入力されて、毎サンプルごとに、等化誤差情報
を出力する。完全に等化ができればこの値は０になる。
【００６７】等化誤差情報は、遅延回路６２によってタ
イミングを補正した後、乗算器６４に入力される。
【００６８】等化前の入力情報（等化前補間値）ｗｉ
は、１クロック遅延器６３によって１時刻ずつずれた入
力情報を生成してこれを乗算器６４に入力する。
【００６９】乗算器６４の出力は、それぞれ、乗算器６
５によってΔ倍のゲインを乗じて積分器６６に入力され
る。すなわち、等化前情報と誤差情報の相関が計算され
て、相関が最も小さくなるように、係数が修正される適
応等化器が構成される。
【００７０】図２０（ａ）、図２０（ｂ）には、符号間
干渉が見られる光ディスク再生信号を、ＰＲ（１）適応
等化器に入力した場合の、等化器の前後のアイパタンが
それぞれ示されている。
【００７１】図２０に示すように、信号を入力すること
で、徐々に、２値（振幅レベルは±Ａ）に収束していく
ことがわかる。Δの値によって、収束する速度を調整す
ることができる。
【００７２】図９は、本発明の一実施例におけるタップ
係数コントローラ６内の等化誤差判定回路６１（図８参
照）の構成の一例を示す図である。図９に示す構成で
は、±Ａのレベルに２値等化するための誤差判定回路が
示されている。
【００７３】入力値ｚｉ（補間値）に対して、等化レベ
ルＡを入力とする減算器６１２と加算器６１３で、それ
ぞれ、ｚｉ−Ａ、およびｚｉ＋Ａを生成し、補間値を入
力とする比較器６１１の出力（補間値の極性を示す信
号）を選択信号とするセレクタ６１４で、補間値の極性
に合わせてどちらかを選択出力する。
【００７４】図１０は、本発明の一実施例におけるレー
ト補正回路７の構成の一例を示す図である。まず、レー
ト補正回路７の必要性について説明する。
【００７５】図１９（Ａ）には、光ディスク媒体面上に
記録されている１Ｔマークを読み出した場合の波形すな
わちヘッド媒体の応答特性を示している。さまざまなマ
ークパタンの再生波形は、基本的に１Ｔマークの応答波
形の重ね合せで表現できるため、１Ｔの応答波形で考察
を進める。図１９（Ａ）中の黒丸（●）が本来のチャネ
ルクロックｆ０でサンプリングした場合であり、白丸
（○）がチャネルクロックよりも高いサンプリングレー
トｆ１でサンプリングした場合である。波形中央を基準
にした場合には、白丸と黒丸のタイミング差は、波形中
央から離れるに従って増加し、δ、２δ、３δとずれて
いく。
【００７６】ここで、Ｔ（チャネルクロックｆ０の周
期）およびδ（チャネルクロックとサンプリングクロッ
クのタイミング差）は、次式（２）の関係にある。
【００７７】
【００７８】次に、等化器２の応答特性を図１９（Ｂ）
に示す。等化器のタップ係数がそのまま応答波形の振幅
値となる。図１９（Ｂ）中の、黒丸の（αｉ）は本来の
チャネルクロックで適応等化して収束したタップ係数値
とする。図１９（Ａ）の黒丸サンプル値列を、タップ係
数αｉの等化器２に通すと、適正な適応等化波形が得ら
れる。しかしながら、等化器はチャネルクロックよりも
早い周波数で動作させる場合、このままのタップ係数で
は、不正な等化波形となってしまう。
【００７９】そこで、等化器をチャネルクロックよりも
早い周波数で動作させる本発明の一実施例においては、
タップ係数コントローラから得られた係数値αｉを、チ
ャネルクロックとサンプリングクロックの比分だけ補正
する。それが図１９（Ｂ）の白丸（○）で示すタップ係
数βｉである。
【００８０】この変換は、αｉを補間することで行う。
線形補間する場合には、次式（３）となる。
【００８１】
【００８２】図１０は、上式（３）を回路として構成し
た一例を示す図でありｍ減算器７１および乗算器７２お
よび加算器７３によって構成できる。例えばβ1は、α1
とα 0を入力とする減算器７１1の出力（α0−α1）に、
乗算器７２1でδをかけたものに、加算器７３1でα1を
加算して得られる。β2は、α2とα1を入力とする減算
器７１2の出力（α1−α2）に、乗算器７２2で２δをか
けたものに、加算器７３2でα2を加算して得られる。
【００８３】補間関数を必要に応じて、さらに高次にす
るとより、正確なレート補正が可能となる。ただし、δ
が小さい時には、線形補間で充分代用できる。
【００８４】次に、本発明の第２の実施例について説明
する。図１１は、本発明の第２の実施例の構成を示す図
である。図１１において、図１に示した要素と同一又は
同等の要素には同一の参照符号が付されている。高次の
ＰＲ応答波形を利用したビタビ検出器では分解能が低く
なるように波形等化するほうが高い検出性能となる。し
かしながら、このような波形からクロックを抽出するこ
とは困難であるため、クロックのジッタが大きいなりビ
タビ検出器の本来の検出性能を発揮することができな
い。従って、ＰＬＬ用の等化器とビタビ検出器用の等化
器を別々に持つこことが好ましい。
【００８５】本発明の第２の実施例は、２系統の適応等
化器を含んでいる。図１１を参照すると、本発明の第２
の実施例においては、Ａ／Ｄ変換器情報を等化器２で等
化し、ＰＬＬをかけて適応等化する構成は、前記実施例
と同じであるが、さらに、等化器２′によって等化器２
とは別の等化を行い、補間回路３″で補間値を生成す
る。
【００８６】ただし、この時の補間位置情報は、等化器
２の出力情報から生成した値を用いる。補間回路３″の
出力はタップ係数コントローラ６′に入力され、レート
補正回路７′でレート補正がなされて等化器２′のタッ
プ係数値情報がフィードバックされる。補間回路３″の
出力は同時にビタビ検出器８′に入力されて再生データ
列を生成する。
【００８７】次に、本発明の第３の実施例について説明
する。図１２は、本発明の第３の実施例の構成を示す図
である。図１２において、図１に示した要素と同一又は
同等の要素には同一の参照符号が付されている。前記第
２の実施例は、２系統の適応等化器を備えて構成されて
いる。この場合、タップ係数コントローラ回路は、多数
の乗算器と積分器で構成されているため、回路規模が大
きくなる。
【００８８】そこで本発明の第３の実施例においては、
タップ係数コントローラ６とレート補正回路７を、２系
統の適応等化器でタイムシェアすることで、回路規模の
削減が可能となる。等化器２の補間出力（補間回路３の
出力）と、等化器２′の補間出力（補間回路３′の出
力）をセレクタ１０によって切り替えてタップ係数コン
トローラ６に入力する。
【００８９】また、レート補正回路７の出力を２系統に
分けてそれぞれレジスタ９とレジスタ９′に入力する。
それぞれのレジスタ出力は等化器２および等化器２′に
接続される。
【００９０】等化器選択信号によって、いずれか１系統
の等化器の適応補正が実行される。ただし、タップ係数
コントローラ６は、等化器選択信号によって、内部状態
を変える必要がある。
【００９１】図１３は、本発明の第３の実施例における
タップ係数コントローラ６の構成の一例を示す図であ
る。
【００９２】図１３を参照すると、タップ係数コントロ
ーラ６は、等化器選択信号を選択信号として入力するセ
レクタ６７を備え、このセレクタ６７で、等化誤差判定
器６１の出力と、別の等化を行う等化誤差判定器６１′
の出力を選択可能としている点が、図８に示した構成と
相違している。
【００９３】次に、本発明の第４の実施例について説明
する。図１４は、本発明の第４の実施例の構成を示す図
である。本発明の第４の実施例の基本構成は、図１を参
照して説明した前記実施例と同様とされている。本発明
の第４の実施例においては、さらに、再生データ列の検
出性能を高めるために、２値化回路８′として、ビタビ
検出器を用いている。
【００９４】次に、本発明の第５の実施例について説明
する。図１５は、本発明の第５の実施例の構成を示す図
である。再生信号のチャネルクロックの周波数変動が比
較的小さい場合には、サンプリングレートをチャネルク
ロックにかなり近づけることができる。すなわち、サン
プリングレートをチャネルクロックのタイミング差δ
（上式（５）参照）が０に非常に近い場合には、レート
補正を無視することが可能である。図１５を参照する
と、本発明の第５の実施例においては、レート補正回路
（図１の７）が省略されており、タップ係数コントロー
ラ６の出力で直接等化器２のタップ係数を制御してい
る。
【００９５】次に、本発明の第６の実施例について説明
する。図１６は、本発明の第６の実施例をなす光ディス
ク装置の構成の一例を示す図である。本発明の第６の実
施例に係る光ディスク装置においては、前記第１乃至第
５の実施例において説明した、適応等化器を内蔵した情
報検出回路を、備えている。
【００９６】図１６を参照すると、光ディスク媒体１５
に集光したレーザースポットをサーボ回路１３により正
確に位置決めして追従させる。レーザーはＬＤパワー制
御回路１２により一定に制御されている。サーボ回路１
３およびＬＤパワー制御回路１２は、光ディスクコント
ローラ１１によって制御される。
【００９７】光ディスク媒体１５からの反射光は、媒体
面上の物理状態によって記録ピットの情報が光ヘッド１
４で読み出せる。光ヘッド１４から出力される再生信号
は、Ａ／Ｄ変換器１でディジタル情報に変換する。Ａ／
Ｄ変換器１から出力されるディジタル情報はディジタル
等化器２によって波形等化され、補間回路３において適
正な情報（補間値）に補正された後、タップ係数コント
ローラ６でタップ係数が生成され、タップ係数はレート
補正回路７でディジタル等化器２用に変換されてディジ
タル等化器２にフィードバックされる。かかる構成によ
り、適応的な等化を実現することができる。補間回路３
の出力は、補間位置生成回路４に入力されて再び補間回
路３にフィードバックされ、かかる構成により、ＰＬＬ
ループが形成される。また、補間回路３の出力は２値化
回路８に入力されて再生データ列を生成し、光ディスク
コントローラ１１に入力される。
【００９８】なお上記各実施例に示した各構成は、本発
明を説明するために図面に例示したものであり、本発明
を限定するためのものではなく、本発明は、上記実施例
の構成に限定されず、本発明の原理に準ずる範囲内の各
種変形を含むことは勿論である。
【００９９】
【発明の効果】以上説明したように、本願発明によれ
ば、ループディレイが短く、かつ信号品質の変化に対し
て適応的に追従するディジタルＰＬＬ回路を実現するこ
とができる、という効果を奏する。
【０１００】その理由は、本発明においては、チャネル
クロックと異なるクロックでサンプリングし補間によっ
て理想的なサンプル値列を再生成するサンプル補間ＰＬ
Ｌ方式と、適応等化器とを融合する回路構成としたこと
による。
【０１０１】さらに本発明に係る光ディスク装置によれ
ば、装置の信頼性の向上に貢献できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の構成を示す図である。
【図２】本発明の第１の実施例におけるディジタル化等
化器の構成の一例を示す図である。
【図３】本発明の第１の実施例における補間回路の構成
の一例を示す図である。
【図４】本発明の第１の実施例における補間位置生成回
路の構成の一例の例である。
【図５】本発明の第１の実施例における補間位置生成回
路内の位相比較器の構成の一例を示す図である。
【図６】本発明の第１の実施例における補間位置生成回
路内のＬＰＦの構成の一例を示す図である。
【図７】本発明の第１の実施例における補間位置生成回
路内の周波数変換器の構成の一例を示す図ある。
【図８】本発明の第１の実施例におけるタップ係数コン
トローラの構成の一例を示す図である。
【図９】本発明の第１の実施例におけるタップ係数コン
トローラ内の等化誤差判定回路の構成の一例を示す図で
ある。
【図１０】本発明の第１の実施例におけるレート補正回
路の構成の一例を示す図である。
【図１１】本発明の第２の実施例の構成を示す図であ
る。
【図１２】本発明の第３の実施例の構成を示す図であ
る。
【図１３】本発明の第３の実施例におけるタップ係数コ
ントローラの構成の一例を示す図である。
【図１４】本発明の第４の実施例の構成を示す図であ
る。
【図１５】本発明の第５の実施例の構成を示す図であ
る。
【図１６】本発明の第６の実施例の構成を示す図であ
る。
【図１７】本発明の実施例における補間位置変換器の動
作を説明するための図である。
【図１８】本発明の実施例において補間回路を用いたＰ
ＬＬ回路の動作タイミングを示す図である。
【図１９】本発明の実施例におけるレート補正回路の入
出力対応関係を示す図である。
【図２０】本発明の実施例を説明するための図であり、
適応等化前後のアイパタン図である。
【図２１】従来の情報検出回路の構成の一例を示す図で
ある。
【符号の説明】
１ Ａ／Ｄ変換器 ２、２′ 等化器 ３、３′、３″ 補間回路 ４ 補間位置生成回路 ５、６２ 遅延回路 ６、６′ タップ係数コントローラ ７、７′ レート補正回路 ８ ２値化回路 ２１、３１、４１２、４１７、４２２、４３３、６３
１クロック遅延器 ２２、３３、４１４、４２３、４２４、６４，６５、７
２ 乗算器 ２３、３４、４２１、４２５、４３１、７３ 加算器 ４１ 位相比較器 ４２ ＬＰＦ（低域通過フィルタ） ４３ 周波数変換回路 ４１１ 絶対値回路 ４１３ 比較回路 ４１５、４１６、６１４、１０、６７ セレクタ回路 ４１８ 排他的論理和回路 ４３２ 余り算出回路 ４３４、６１１ コンパレータ ６１、６１′ 等化誤差判定 ６６ 積分器 ６１２、７１ 減算器 ８′ ビタビ検出器 ９，９′ レジスタ １１ 光ディスクコントローラ １２ レーザーパワー制御回路 １３ アクチュエーターサーボ回路 １４ 光ヘッド １５ 光ディスク ４４ Ｄ／Ａ変換器 ４５ ＶＣＯ（電圧制御発振器）

Claims (13)

    【特許請求の範囲】
  1. 【請求項１】再生信号のチャネルクロックよりも高い周
    波数のクロックで前記再生信号をサンプリングするＡ／
    Ｄ変換器と、 前記Ａ／Ｄ変換器からの出力（「Ａ／Ｄ変換情報」とい
    う）を等化する等化器と、 前記等化器の出力値列から補間値を生成する第１の補間
    回路と、 前記Ａ／Ｄ変換情報を前記等化器の出力遅延量と同等の
    遅延量遅延させて出力する遅延回路と、 前記遅延回路の出力値列から補間値を生成する第２の補
    間回路と、 前記第１の補間回路の出力から再生信号のチャネルクロ
    ックに位相同期した補間値を生成し得る補間位置情報を
    生成し、前記補間位置情報を前記第１の補間回路と前記
    第２の補間回路とに対して供給する補間位置生成回路
    と、 前記第１の補間回路の出力を２値化して再生データ列を
    生成出力する２値化回路と、 前記第１の補間回路からの補間値出力と前記第２の補間
    回路からの補間値出力とからタップ係数を生成するタッ
    プ係数コントローラと、 前記タップ係数コントローラから出力されるタップ係数
    を前記等化器用に変換するレート補正回路と、を備え、 前記レート補正回路で前記等化器用に変換されたタップ
    係数が前記等化器にフィードバック入力される、ことを
    特徴とする情報検出回路。
  2. 【請求項２】再生信号のチャネルクロックよりも高い周
    波数のクロックで前記再生信号をサンプリングするＡ／
    Ｄ変換器と、 前記Ａ／Ｄ変換器からの出力（「Ａ／Ｄ変換情報」とい
    う）を等化する第１の等化器と、 前記第１の等化器の出力値列から補間値を生成する第１
    の補間回路と、 前記Ａ／Ｄ変換情報を前記第１の等化器の出力遅延量と
    同等の遅延量を遅延させて出力する遅延回路と、 前記遅延回路の出力値列から補間値を生成する第２の補
    間回路と、 前記Ａ／Ｄ変換情報を等化する第２の等化器と、 前記第２の等化器の出力値列から補間値を生成する第３
    の補間回路と、 前記第１の補間回路の出力から再生信号のチャネルクロ
    ックに位相同期した補間値を生成し得る補間位置情報を
    生成し、前記補間位置情報を前記第１、第２、及び第３
    の補間回路に対して供給する補間位置生成回路と、 前記第１の補間回路からの補間値出力と前記第２の補間
    回路からの補間値出力とからタップ係数を生成する第１
    のタップ係数コントローラと、 前記第１のタップ係数コントローラから出力されるタッ
    プ係数を前記第１の等化器用に変換する第１のレート補
    正回路と、 前記第３の補間回路からの補間値出力と前記第２の補間
    回路からの補間値出力からタップ係数を生成する第２の
    タップ係数コントローラと、 前記第２のタップ係数コントローラから出力されるタッ
    プ係数を前記第２の等化器用に変換する前記第２のレー
    ト補正回路と、 前記第３の補間回路出力を２値化して再生データ列を生
    成出力する２値化回路と、を備え、 前記第１のレート補正回路から出力されるタップ係数が
    前記第１の等化器にフィードバック入力され、前記第２
    のレート補正回路から出力されるタップ係数が前記第２
    の等化器にフィードバック入力される、ことを特徴とす
    る情報検出回路。
  3. 【請求項３】再生信号のチャネルクロックよりも高い周
    波数のクロックで前記再生信号をサンプリングするＡ／
    Ｄ変換器と、 前記Ａ／Ｄ変換器からの出力（「Ａ／Ｄ変換情報」とい
    う）を等化する第１の等化器と、 前記第１の等化器の出力値列から補間値を生成する第１
    の補間回路と、 前記Ａ／Ｄ変換情報を前記第１の等化器の出力遅延量と
    同等の遅延量遅延させて出力する遅延回路と、 前記遅延回路の出力値列から補間値を生成する第２の補
    間回路と、 前記Ａ／Ｄ変換情報を等化する第２の等化器と、 前記第２の等化器の出力値列から補間値を生成する第３
    の補間回路と、 前記第１の補間回路の出力から再生信号のチャネルクロ
    ックに位相同期した補間値を生成し得る補間位置情報を
    生成し、前記補間位置情報を前記第１、第２、及び第３
    の補間回路に対して供給する補間位置生成回路と、 入力される等化器選択信号により前記第１の補間回路の
    出力と前記第３の補間回路の出力を選択出力するセレク
    タと、 前記等化器選択信号により等化方式が可変され、前記セ
    レクタの出力と、前記第２の補間回路の出力とを入力と
    しタップ係数を生成するタップ係数コントローラと、 前記タップ係数コントローラから出力されるタップ係数
    を、前記第１又は第２の等化器用に変換するレート補正
    回路と、 前記等化器選択信号により、前記レート補正回路からの
    出力値を出力するか保持するかを選択制御する第１、及
    び第２のレジスタと、 前記第３の補間回路の出力を２値化して再生データ列を
    生成出力する２値化回路と、を備え、 前記第１、及び第２のレジスタから出力されるタップ係
    数が、それぞれ、前記第１、及び第２の等化器に、フィ
    ードバック入力される、ことを特徴とする情報検出回
    路。
  4. 【請求項４】再生信号を所定のサンプルレートでサンプ
    リングするＡ／Ｄ変換器と、 前記Ａ／Ｄ変換器からの出力（「Ａ／Ｄ変換情報」とい
    う）を等化する等化器と、 前記等化器の出力値列から補間値を生成する第１の補間
    回路と、 前記Ａ／Ｄ変換情報を前記等化器の出力遅延量と同等の
    遅延量遅延させて出力する遅延回路と、 前記遅延回路の出力値列から補間値を生成する第２の補
    間回路と、 前記第１の補間回路の出力から再生信号のチャネルクロ
    ックに位相同期した補間値を生成し得る補間位置情報を
    生成し、前記補間位置情報を前記第１の補間回路と前記
    第２の補間回路とに対して供給する補間位置生成回路
    と、 前記第１の補間回路の出力を２値化して再生データ列を
    生成出力する２値化回路と、 前記第１の補間回路からの補間値出力と前記第２の補間
    回路からの補間値出力とからタップ係数を生成するタッ
    プ係数コントローラと、を備え、 前記タップ係数コントローラから出力されるタップ係数
    が直接前記等化器にフィードバック入力される、ことを
    特徴とする情報検出回路。
  5. 【請求項５】請求項１、２、３のいずれか一に記載の情
    報検出回路であって、前記レート補正回路を通さずに、
    直接、前記タップ係数コントローラから出力されるタッ
    プ係数を前記等化器に供給する構成としたことを特徴と
    する情報検出回路。
  6. 【請求項６】前記各補間回路が、入力される現在の信号
    値と１又は複数サンプルクロック前の信号値と、入力さ
    れる前記補間位置情報とに基づき、線形補間して導出す
    るか、もしくは、より高次の補間を行って前記補間値を
    導出する構成とされている、ことを特徴とする請求項１
    乃至５のいずれか一に記載の情報検出回路。
  7. 【請求項７】前記補間位置生成回路が、入力情報を位相
    情報に変換する位相比較器と、前記位相比較器の出力を
    入力とするローパスフィルタと、前記ローパスフィルタ
    の出力である周波数情報から前記補間位置情報を生成す
    る周波数変換回路と、を備えた、ことを特徴とする請求
    項１乃至５のいずれか一に記載の情報検出回路。
  8. 【請求項８】前記周波数変換回路が、周波数のずれ量に
    対応した傾きの鋸波状の補間位置信号を出力する手段
    と、 前記補間位置信号が不連続になる部分で回路の動作を止
    めるためのタイミング制御信号を出力する手段とを備え
    た、ことを特徴とする請求項７記載の情報検出回路。
  9. 【請求項９】前記レート補正回路が、前記タップ係数コ
    ントローラから出力されるタップ係数値を、前記チャネ
    ルクロックと前記サンプリング用のクロックのタイミン
    グ差（δ）の１次もしくはより高次の次数で補正してな
    るタップ係数を出力する構成とされている、ことを特徴
    とする請求項１乃至８のいずれか一に記載の情報検出回
    路。
  10. 【請求項１０】請求項１乃至９のいずれか一に記載の情
    報検出回路であって、前記２値化回路がビタビ検出器よ
    りなる、ことを特徴とする情報検出回路。
  11. 【請求項１１】再生信号をチャネルクロックよりも高い
    周波数のサンプリングクロックでアナログ・ディジタル
    変換して出力するＡ／Ｄ変換器と、 前記Ａ／Ｄ変換器からのディジタル出力を前記Ａ／Ｄ変
    換器と同じサンプリングクロックで等化する等化器と、 前記等化器のディジタル等化出力を、補間位置信号に基
    づき、再サンプリングして補間信号を出力する第１の補
    間回路と、 前記第１の補間回路の補間信号を入力する位相比較器、
    ループフィルタ、周波数変換回路よりなり、前記周波数
    変換回路から、前記再生信号のチャネルクロックに位相
    同期し得る補間位置信号を出力して、前記第１の補間回
    路の補間位置信号入力端に供給し、位相同期用のループ
    を構成してなる補正位置生成回路と、 前記Ａ／Ｄ変換器の出力を遅延回路で前記等化器の信号
    遅延分相当遅延させた信号を再サンプリングして補間信
    号を出力する第２の補間回路と、 を備え、 前記第２の補間回路の補間位置信号として前記補正位置
    生成回路からの補間位置信号が入力され、 前記第１の補間回路の補間信号出力と前記第２の補間回
    路の補間信号出力とを入力とし、タップ係数を生成出力
    するタップ係数コントローラと、 前記タップ係数コントローラから出力されるタップ係数
    を前記等化器用に変換し、前記等化器に供給するレート
    補正回路と、 前記第１の補間回路の出力を２値化して再生データを出
    力する２値化回路と、 を備えたことを特徴とする再生装置。
  12. 【請求項１２】光ディスクの再生系に、請求項１乃至１
    ０いずれか一に記載の情報検出回路を備えたことを特徴
    とする光ディスク装置。
  13. 【請求項１３】ディスク記録媒体からヘッドを介して読
    み出された再生信号を、請求項１乃至１０のいずれか一
    の情報検出回路の前記Ａ／Ｄ変換器に入力してなる、こ
    とを特徴とする再生装置。
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