JP2001174522A

JP2001174522A - 複数の仮想テスタをサポートする半導体テストシステム

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Publication number: JP2001174522A
Application number: JP2000347460A
Authority: JP
Inventors: James Alan Turnquist; ジェイムス・アラン・ターンキスト
Original assignee: Advantest Corp
Current assignee: Advantest Corp
Priority date: 1999-11-12
Filing date: 2000-11-09
Publication date: 2001-06-29
Anticipated expiration: 2020-11-09
Also published as: US6557128B1; TW571112B; JP4380907B2; DE10056160A1; KR20010051621A; KR100499848B1

Abstract

(57)【要約】【課題】複数の仮想テスタにより、複数の同一または異
なるテストプログラムを同時に並列に実行することので
きる単一の半導体テストシステムを提供する。【解決手段】この半導体テストシステムは、半導体テス
トシステムの全体的なテストの実行をテストプログラム
を用いて制御するホストコンピュータと、それぞれ対応
する被試験半導体デバイス（ＤＵＴ）にテストパターン
を印加してその半導体デバイスの応答信号を評価する複
数のピンユニットと、そのホストコンピュータと複数の
ピンユニット間に設けられその間でデータ、アドレス、
コントロール信号やクロックを伝送するためのピンユニ
ットバスと、被試験デバイスの入力ピン・出力ピンに対
応するように、単一アドレスまたはグループ選択アドレ
スがホストコンピュータによってピンユニットバスに送
られたときに、ピンユニットの割り当てを構成する手段
とにより構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＩＣやＬＳＩ等の半
導体部品をテストするための自動テスト装置（ＡＴＥ)
に関し、特に複数の仮想的（バーチャル）なロジックテ
スタとして、それぞれ他と独立にかつ非同期に動作する
ことができ、さらに従来の単一ロジックテスタとしても
動作する自動テストシステムに関する。

【０００２】

【従来の技術】ＩＣやＬＳＩなどの半導体部品を、自動
テスト（ＡＴＥ)システムやＩＣテスタのような半導体
テストシステムを用いてテストするためには、被試験半
導体デバイスに対し、あらかじめ定められたテストタイ
ミングで、対象とするピンにテスト信号（パターン）を
印加する。半導体テストシステムは、そのテスト信号に
基づいて被試験デバイスから発生された応答信号を受け
取る。この応答信号は、所定のタイミングのストローブ
信号によってサンプルされ、期待値と比較されて、被試
験デバイスが意図した機能をしているかが検証される。

【０００３】第１図は、従来の半導体テストシステムの
構成例を示した概略ブロック図である。第１図の半導体
テストシステムにおいて、テストプロセッサ１１は、テ
スト信号をパターン発生器１２に与える。パターン発生
器１２は、波形整形器１４に供給するテストパターンデ
ータとパターン比較器１７に供給する期待値パターンを
発生する。タイミング発生器１３は、テストシステムの
全体的な動作を同期させるためのタイミング信号を発生
する。第１図の例において、タイミング信号は、例えば
パターン発生器１２、パターン比較器１７、波形整形器
１４、そしてアナログ比較器１６等に供給されている。

【０００４】更に、タイミング発生器１３は、波形整形
器１４にテストサイクルパルス（テスターレート）とタ
イミングデータを供給する。パターン発生器１２により
発生されるパターンデータ（テストベクター）は、
「０」と「１」、即ちテスト信号波形の立ち上がりと立
ち下がりのエッジを表すデータである。タイミングデー
タ（タイミングセットデータ）は、テストサイクルを基
準にしたテスト信号波形の立ち上がり、立ち下がりエッ
ジのタイミング（ディレイタイム）を表すデータであ
る。一般的に、タイミングデータは、ＲＺ（リターンゼ
ロ）、ＮＲＺ（ノンリターンゼロ）や、ＥＯＲ（イクス
クルシブＯＲ）波形のような信号波形情報も含んでい
る。

【０００５】波形整形器１４は、パターン発生器１２か
らのパターンデータと、タイミング発生器１３からのテ
ストサイクルパルスとタイミングデータを基にして、規
定された波形とタイミングを有するテスト信号を形成す
る。波形整形器１４は、そのようにして形成したテスト
信号を、ドライバ１５を介して被試験デバイス（ＤＵ
Ｔ）１９に供給する。また図示しないが波形整形器１４
は、ドライバ１５に供給するテスト信号を形成するため
のセットリセット・フリップフロップを有している。ド
ライバ１５は、テスト信号の振幅、インピーダンス、お
よびテスト信号のスルーレートを制御して、そのテスト
信号をＤＵＴ１９に供給する。

【０００６】ＤＵＴ１９からの応答信号は、アナログ比
較器１６により、あらかじめ定められたストローブタイ
ミングで、基準電圧値と比較される。その結果形成され
たロジック信号は、パターン比較器１７に供給され、そ
こでパターン発生器１２からの期待値パターンと比較さ
れる。パターン比較器１７は、２つのパターンが一致す
るか否かをチェックし、それによりＤＵＴ１９のパス・
フェイルを決定する。不良が発見されたときには、その
不良情報はフェイルメモリ１８に供給され、パターン発
生器１２からのＤＵＴ１９のフェイルアドレス情報と共
に記憶され、後の不良解析を実行するために用いられ
る。

【０００７】従来の技術では、このような半導体テスト
システムは、パーピン・アーキテクチャ（パーピン・テ
スタ）あるいは、シェアード・リソース・アーキテクチ
ャ（ピンクラスター・テスタ）により構成されている。
ここでパーピン・テスタとは、各種の信号のようなテス
トパラメータを発生するために必要な全てのハ−ドウェ
ア・リソース（資源）が、テストシステムのそれぞれの
テストチャンネル（テストピン）毎に個別に備えられて
いる半導体テストシステムである。したがって、パーピ
ンテスタでは、被試験デバイス（ＤＵＴ）に与える様々
なテストパラメータは、ＤＵＴのそれぞれのピンに独立
して個別に設定することができる。

【０００８】ピンクラスター・テスタは、タイミング発
生器や基準電圧発生源のようなテスタリソースが、あら
かじめ決められた数テストチャンネル（テストピン）あ
るいは全てのテストチャンネル間で共通に使われるよう
に構成した半導体テストシステムである。第１図に示し
たようなシェアード・リソース（ピンクラスター）構成
を持つＩＣテスタは、経済的であるが、柔軟性に欠け、
最近の複雑で高速なＩＣ部品をテストするには不十分と
される。

【０００９】ＤＵＴのそれぞれの端子ピンにおいてテス
トパラメータを共用するシェアード・リソース・テスタ
に比べ、パーピン・テスタは、ＤＵＴのそれぞれの端子
ピンに対し、他の端子ピンと別個独立にテストパラメー
タを形成することができるので、複雑なテストパターン
とタイミングを自由に形成でき、このため、最近の高速
で複雑なＬＳＩをテストするのに適している。典型的な
パーピン構造のＩＣテスタでは、第１図に示すようなタ
イミング発生器１３や波形整形器１４が、それぞれのテ
ストピン、つまりＤＵＴのそれぞれの端子ピン毎に個別
に設けられている。

【００１０】半導体テスト業界では、テストの効率を高
めるため、複数の半導体デバイスを同時に並行にテスト
したいとの要請がある。またそのように複数の半導体デ
バイスを同時にテストすることができる半導体テストシ
ステムが存在する。そのように複数の半導体デバイスを
同時にテストするための基本的な構成を第２図（Ａ）と
第２図（Ｂ）に示す。第２図（Ａ）では、自動テスト装
置（ＡＴＥ）１０に接続した２台のテストヘッドＴＨ１
とＴＨ２を有しており、これにより２個被試験デバイス
ＤＵＴ１とＤＵＴ２を同時にテストする。第２図（Ｂ）
では、ＡＴＥ１０に接続した１のテストヘッドＴＨに２
個の被試験デバイスＤＵＴ１とＤＵＴ２を搭載してテス
トする。

【００１１】従来のパーピンやピンクラスターの構成を
用いたテストシステムでは、テストピンは単一のグルー
プとして取り扱われ、各テストピンに対するテストの開
始とテストの実行は、テストが終了するまで同一に行わ
れている。つまり、このような従来のテストシステム
は、複数デバイスのテストを行うに当たって、単一のパ
ターンメモリから複製された同一のテストパターンを用
いて実行する。従って、上記のような実行方法では、各
被試験デバイスが共通のテストパターンを実行してテス
トされ、一の被試験デバイスにエラーが発生した場合で
も、各被試験デバイスについてのテストパターンは、全
部の試験の終了まで実行しなければならないという制限
がある。

【００１２】

【発明が解決しようとする課題】従って、本発明の目的
は、単一の半導体テストシステム内に複数のロジックテ
スタを有し、その各ロジックテスタが他のロジックテス
タから独立してかつ非同期にテストを行うことのできる
半導体テストシステムを提供することにある。

【００１３】更に、本発明の目的は、被試験半導体デバ
イスの必要に応じて、それぞれのロジックテスターのテ
ストピンを自由に再構成できる複数ロジックテスタとし
て機能することができる半導体テストシステムを提供す
ることにある。

【００１４】更に、本発明の他の目的は、複数の被試験
半導体デバイスのテストを同時に、同期的にあるいは非
同期的に実行することのできる半導体テストシステムを
提供することにある。

【００１５】更に、本発明の他の目的は、複数の半導体
デバイスの同時並列テストを実行するソフトウェアプロ
グラムを単純化でき、かつ複数の異なるテストプログラ
ムを同時に実行することができる半導体テストシステム
を供給することにある。

【００１６】更に、本発明の他の目的は、単一の半導体
テストシステム内に仮想的（バーチャル）な複数のロジ
ックテスタを有して構成し、低コストで高い柔軟性と高
いテスト効率を実現した半導体テストシステムを提供す
ることにある。

【００１７】

【課題を解決するための手段】本発明の半導体テストシ
ステムは、半導体テストシステムの全体的なテストの実
行をテストプログラムを用いて制御するホストコンピュ
ータと、それぞれ対応する被試験半導体デバイス（ＤＵ
Ｔ）にテストパターンを印加してその半導体デバイスの
応答信号を評価する複数のピンユニットと、そのホスト
コンピュータと複数のピンユニット間に設けられその間
で信号、アドレス、コントロール信号やクロックを伝送
するためのピンユニットバスと、被試験デバイスの入力
ピン・出力ピンに対応するように、単一アドレスまたは
グループ選択アドレスがホストコンピュータによってピ
ンユニットバスに送られたときに、ピンユニットの割り
当てを構成する手段とにより構成されている。

【００１８】本発明の複数のロジックテスタを搭載した
テストシステムでは、テストピンのグループ構成は、個
別の被試験半導体デバイス（ＤＵＴ）あるいはシステム
オンチップ（ＳｏＣ）内のサブシステムに応じて、ダイ
ナミックに割り当てられる。これらのテストピン・グル
ープは、テスターハードウェアによって別々にアドレス
され、独立のテストシステムとして取り扱われる。テス
トピン・グループの割り当てや選択は、ピンユニットバ
スにおけるホストコンピュータからのグループ選択アド
レス（ＧＳＡ）を実行可能にするハードウェアメカニズ
ムによって実現される。このような仮想（バーチャル）
ロジックテスタにおいて、各被試験デバイスのテスト
は、同時にあるいは別々に開始され、個別に終了するこ
とが可能である。従って、本発明は複数の異なる被試験
半導体デバイスを一のテストシステムによって同時に行
うことができる。本発明のコンセプトは、パーピン・テ
スタ、またはピンクラスター・テスタのいずれにも適用
できる。

【００１９】

【発明の実施の形態】本発明による複数のバーチャル・
ロジックテスタを搭載した半導体テストシステムの基本
的な構成を第３図に示す。本発明における複数のバーチ
ャル（仮想）テスタは、テストグループを制御する特別
なハードウェアを有することにより、複数の同一または
異なるテストプログラムを同時に並列に実行することの
できる単一のＡＴＥ(自動テストシステム）システムで
ある。第３図の例において、本発明のテストシステム
は、ホスト制御システム３１（「ホストコンピュータ」
または「メインコンピュータ」）、ピンユニット・ホス
ト・コントローラ・インタフェース３２、ピンユニット
バス３３、複数のピンユニット３５₁−３５_N、及びＤＵ
Ｔ搭載基板３７を有している。

【００２０】ホストコンピュータ３１の主な仕事は、ユ
ーザーテストプログラムを実行すること、およびテスト
プログラムを、ピンユニットを構成（割り当て）して実
行するために、テスターバスデータに変換すること、テ
スト結果を取り出すことである。ホストコンピュータは
１個のコンピュータ、あるいはネットワーク上で相互に
接続された複数のコンピュータであり、それぞれがテス
トシステムを制御するためのソフトウエアをサポートし
ている。例えば、１のワークステーションまたはパーソ
ナルコンピュータのような１のコンピュータが、ユーザ
インタフェースを制御し、かつそれが、テストシステム
のハードウェアにおけるリアルタイム機能を制御する他
のコンピュータと接続されているような構成とすること
ができる。

【００２１】ピンユニット・ホスト・コントローラ・イ
ンタフェース３２は、ホストコンピュータ３１をピンユ
ニットバス３３にインタフェースする。ピンユニット
・ホスト・コントローラ・インタフェース３２は、次の
２つの形態のうちの１つを取る。すなわちこのインタフ
ェースは、（１）シリアルまたはパラレルの通信プロト
コールをサポートする、フレキシブルケーブルに接続さ
れたホストカードとターゲットバスカード、または
（２）一のシステム・バックプレーンにおける２つの個
別のバスを接続するインタフェースカードであることが
可能である。

【００２２】ピンユニット・ホスト・コントローラ・イ
ンタフェース３２は、ホストコンピュータ３１が、ピン
ユニット３５₁−３５_Nに個別にあるいはプログラム可能
なグループとして、ピン構成および制御データをデータ
書き込むことを可能にする。プログラム可能なグループ
は、ホストコンピュータ３１が、ピンユニット３５のグ
ループ選択アドレスレジスタに、データ選択アドレス
（ＧＳＡ）を書き込むことを可能とするハードウエア機
構として定義される。特定のグループ選択アドレスが、
グループ・クオリファイアとデスティネーション（目
的）・レジスタ・アドレスと共に、アドレスバス上に送
られたとき、そのＧＳＡグループデータに対応する全て
のピンユニット３５₁−３５_Nのレジスタに、バスデータ
が書き込まれる。このような機能は、後により詳細に説
明するように、第４図に示されたピンユニット・データ
ライト・デコーダ５３により実行される。

【００２３】ピンユニット３５は、割り当てられたテス
トピンに用いるテストパターンを発生し、被試験デバイ
ス（ＤＵＴ）ピンからの応答信号を評価するためのもの
である。ピンユニット３５は、対応するＤＵＴピンにテ
ストパターンを供給し、その応答を評価するように構成
された各テスタ・ピンユニット・ボードを多数集めたグ
ループの中から、バーチャル（仮想）テストユニットと
して割り当てて構成される。本発明では、そのようなピ
ンユニットの割り当て決定は、ホストコンピュータシス
テム３１の制御によって、自由にかつダイナミックに設
定され且つ再構成される。

【００２４】各ピンユニット３５によって実行される高
レベルな機能例には（１）テストの終了を読みとる、
（２）テストパターンをロードする、（３）テストパタ
ーンを開始する、（４）フェイルアドレスを読みとる、
および（５）ピンユニットの構成を設定する等が含まれ
る。これらの機能は、基本的に現存する自動テストシス
テムで用いられている機能と同じである。これらの機能
はバーチャルテスタをあらわす、サブセクションあるい
はグループとしてのピンにも適用できる。ピンユニット
３５は、実行プロセスを簡略にするためあるいは高速プ
ロセスを実現するために、これらの機能の１部を扱うマ
イクロプロセッサを別に搭載してもよい。

【００２５】本発明のバーチャル・テスタは、サイクル
ベースのテストシステムにもイベントベースのテストシ
ステムにも適用することができる。普通のサイクル型テ
ストシステムでは、テストパターンは、テストレートの
記述、ディレイタイミング（遅延時間）の記述、テスト
信号波形の記述、テストベクタの記述を含むテストデー
タに基づいて発生される。イベント型テストシステム
は、新たなコンセプトによるテスタの構成であり、テス
トパターンは、信号値の変化点とそのタイミング情報に
よって形成される。イベント型テストシステムの詳細に
ついては、本発明の出願人と同一の譲受人による米国特
許出願番号０９／４０６３００に開示されている。

【００２６】上記したように、ホストコンピュータ３１
は、ピンユニット３５₁−３５_Nに対するユーザーインタ
フェースとして機能する。したがってホストコンピュー
タ３１は、ユーザーにより、テストの開始と終了を指示
し、テストプログラムや他のテスト条件をロードし、あ
るいはテスト結果の分析を実行することを可能にする。
ホストコンピュータ３１は、ピンユニットバス３３を介
して、ピンユニット３５₁−３５_Nとインタフェースして
いる。簡単に前述したように、ホストコンピュータ３１
は、グループ選択アドレスをピンユニット・ライト・デ
コーダ５３に送信することによって、ピンユニットの構
成と割り当てを決定する。

【００２７】第４図は、ピンユニット・ライト・デコー
ダ５３の回路例を示している。ピンユニット・ライト・
デコーダ５３は、ホストコンピュータ３１が、一のピン
ユニットまたはグループとして構成された複数のピンユ
ニットのレジスタに、データの書き込みを可能にする。
本発明では、バーチャル・テスタの制御動作は、グルー
プレジスタ書き込み機能を有することにより効率良く実
施することが可能である。ピンユニット・ライト・デコ
ーダ５３は、それぞれのピンユニット３５に備えられる
ことが好ましい。ピンユニット・ライト・デコーダ５３
の目的は、ホストコンピュータ３１からのグループ選択
データとレジスタアドレスデータを検出し、インストラ
クションとデータを、指定されたピンユニット３５内の
レジスタに供給することである。更に第４図は、制御信
号、アドレスデータ、クロック等を送信するためのピン
ユニットバス上の信号ラインを示している。

【００２８】第４図の例では、ピンユニット・ライト
（書き込み）・デコーダ５３は、グループ選択アドレス
レジスタ４１、ユニットカード・アドレス・セット４
２、比較器（コンパレータ）４３と４４、ＡＮＤゲート
４５と４６、ＯＲゲート４７、デコーダ４８、そしてフ
リップフロップ４９を有している。ピンユニットバス３
３の信号とデータの例としては、マスター（システム）
クロック、データ、レジスタアドレス、カード・グルー
プアドレス、アドレスエネーブル信号、カード・グルー
プ選択信号、ライト・リード選択信号、そしてピンバス
・クロック等が用いられる。本発明は各種の実施方法が
可能であり、第４図に示した例は、説明を容易にするた
めの単なる一例にすぎない。

【００２９】ピンユニット選択（グループ書き込みオペ
レーション）を直接的に行うために、ピンユニットバス
３３のアドレスライン上には、ホストコンピュータ３１
からのピンユニット・アドレス（カード・グループ・ア
ドレス）とピンユニット・ターゲット・内部レジスタア
ドレスを有している。またデータライン上には、ターゲ
ットレジスタに書き込む、あるいはターゲットレジスタ
から読み出したデータを有している。ここで、ターゲッ
トレジスタとは、各ピンユニット内部に設けられた、デ
ータ転送のためのレジスタ（図示せず）である。リード
・ライト信号、カード・グループ選択信号とアドレスエ
ネーブル信号は、ホストコンピュータ３１により駆動さ
れて、ピンユニット３５に対し、命令された処理を実行
するように指示する。

【００３０】より具体的には、第４図のブロック図と第
５図のタイミングチャートにおいて、ホストコンピュー
タ３１は、データＤｉ（第５図（Ｅ））をデータライン
に設定し、かつカード・グループ・アドレスＧＡｉ（第
５図（Ｇ））とピンユニット・ターゲット・内部レジス
タアドレスＲＡｉ（第５図（Ｆ））をアドレスラインに
設定する。データＤｉは、選択されたピンユニット３５
内のターゲットレジスタに送られる。カード・グループ
・アドレスＧＡｉは、ターゲット・グループの識別番号
を示している。

【００３１】レジスタ４１に示すグループ・アイデンテ
ィファイヤー（グループ識別符号）が、ピンユニットバ
ス上のカード・グループ・アドレスと一致したとき、比
較器４３は一致信号を発生する。一方、ユニットカード
・アドレスセット４２が、カード・グループ・アドレス
と一致した場合には、比較器４４が一致信号を発生す
る。ユニットカード・アドレスセット４２のアドレス
は、スイッチか、特別な自動形成プロセスを用いて、ピ
ンユニットを識別する。比較器４３と比較器４４からの
一致信号は、ＡＮＤゲート４５と４６により互いに排他
的に取り扱われる。ＯＲゲート４７は、デコーダ４８へ
エネーブル信号を供給し、これにより、デコードされた
レジスタアドレスをターゲットレジスタに送信する。

【００３２】ＡＮＤゲート４５と４６の双方にも制御信
号、すなわち、アドレスエネーブル信号（第５図
（Ｃ））、カード・グループ選択信号（第５図
（Ｈ））、そしてライト・リード選択信号、が供給され
る。グループライトの動作において、ライト・リード信
号は、ライトオペレーション（書き込み動作）を示すた
め、１（ハイ）に設定され（第５図（Ｄ））、カード・
グループ選択信号は、グループ書き込み動作を示すた
め、０（ロウ）に設定される。ホストコンピュータ３１
は、アドレスエネーブル信号をピンバスクロックのタイ
ミング（第５図（Ｂ））で、０（ロウ）から１（ハ
イ）、１（ハイ）から０（ロウ）に設定する（第５図
（Ｃ））。従って、このシーケンスの終了後、全てのピ
ンユニット内部レジスタは、レジスタアドレスＲＡｉに
よってアドレスされ、ピンユニットがカード・グループ
アドレスＧＡｉ値と一致したレジスタを有する場合、そ
のレジスタにデータＤｉが格納される。

【００３３】グループデータ書き込みの重要な機能の一
つは、バーチャル・テスタグループ（複数の仮想テス
タ）に、同期した「テスト開始」信号を送信できること
にある。したがって、バーチャル・テスタグループ内の
ピンユニット３５は、全て同一のマスタークロックのタ
イミングでテストを開始する。一般的に、自動テストシ
ステムでは、そのシステムのマスタークロックが、全て
のシステムタイミングを形成している。第５図（Ｉ）の
タイミング図と第４図の回路図に示されるように、ター
ゲットレジスタが、デコーダ４８の出力信号によって選
定されると、エネーブル信号がフリップフロップ４９に
供給され、それによりテスト開始信号が、次のピンバス
クロック（マスタークロック）のタイミングで発生され
る。

【００３４】本発明テストシステムにおける更に別の機
能は、テスト終了信号が独立して発生できることであ
る。ピンユニット３５からのテスト終了信号は、ピンユ
ニットバスを伝送し、その対応するピンユニット３５が
実施しているテストを終了させるが、それは他のピンユ
ニット３５が実施しているテストには影響を与えない。
ホストコンピュータ３１は、テスト終了信号を検出する
と、そのテスト終了信号を発生したピンユニット３５に
おいて、次の新たなテストを実施するよう指示すること
も可能である。第６図は、そのようなテスト終了信号の
検出を行うための回路例を示している。

【００３５】テストの終了は、使用しているテストパタ
ーンの終了か、被試験デバイス（ＤＵＴ）から予期しな
かった応答（不良）が検出された場合に起こる。一般に
テスト終了信号は、ホストコンピュータ３１によってモ
ニターされている。テスト終了信号を検出すると、ホス
トコンピュータ３１は、テスターハードウェアからのテ
スト結果情報を取り出してそれを処理する。

【００３６】複数のバーチャル・テスタが同時にテスト
を実行する本発明では、複数のテスト終了信号を、ホス
トコンピュータ３１によって検出することができる必要
がある。第６図の例では、ピンユニットバス３３は、複
数のテスト終了信号を有しており、その信号がダイナミ
ックにバーチャル・テスタ・グループに割り当てられて
いる。バーチャル・テスタ・グループ内において、各ピ
ンユニットは、ピンユニットバス上の割り当てられたテ
スト終了信号ラインに、「テスト終了」を伝達できるこ
とが必要である。

【００３７】これは、標準的なワイヤードオアの構成を
ピンユニット３５の各出力に用いることにより達成でき
る。従って、第６図の例では、ピンユニット３５₁−３
５_Nのそれぞれが、マルチプレクサ５２、選択レジスタ
５４およびオープンコレクタ・ドライバＤｒを有してい
る。例えば、テスト終了信号は、マルチプレクサ５２に
供給され、ここで選択レジスタ５４によって選択され
て、いずれかのオープンコレクタドライバＤｒに与えら
れる。従って、テスト終了信号は、対応するドライバＤ
ｒを介してピンユニットバス３３に送信され、さらにホ
ストコンピュータに３１伝送される。

【００３８】複数のＤＵＴについてロジックテストを実
行する本発明のバーチャルテスタ技術は、それぞれのバ
ーチャルテスタを互いに同期してあるいは非同期で実行
することが可能である。各バーチャルテスタは、他のバ
ーチャルテスタとは別に実行するためのテストパターン
を有している。このような複数のバーチャルテスタによ
り、テストパターンを複数の被試験デバイスに印加する
場合、従来の標準的な自動テストシステムよりも、本発
明のバーチャルテスタが、テストパターンを格納するた
めのディスク容量がＮ分の１少なくてすむという長所が
ある。このメモリ容量の縮小について、第７図（Ａ）お
よび第７図（Ｂ）を参照して次に説明する。

【００３９】従来の標準的な自動テストシステムでは、
複数のデバイスを同時にテストするために、第７図
（Ａ）に示すように、一のサブパターン６３Ａを単一の
パターンファイル６１Ａに複数回繰り返してかけ算す
る。ここでサブパターン６３Ａは、一の被試験デバイス
をテストするのに必要なテストパターンである。従っ
て、パターンファイルの全体的なサイズは、サブパター
ン（ＳＰ)のサイズ掛けるパターンのくり返し回数（Ｐ
Ｒ)、つまりＳＰ・ＰＲとなる。第７図（Ｂ）に示すよ
うな、本発明のバーチャルテスタでは、サブパターンフ
ァイル６３Ｂ、つまり一のデバイスをテストするのに必
要なパターンが再使用され、バーチャルテスタのそれぞ
れに供給される。従って、パターンファイル６１Ｂの全
体的なサイズは、サブパターンファイル６３Ｂと同一と
なる。したがって、必要なメモリ容量が縮小される。

【００４０】従来のテストシステムにおいて、複数（パ
ラレル）のデバイスのロジックテストを行う場合のテス
トパターンは、ターゲットであるデバイスに横方向に繰
り返されるテストパターンである。このテストパターン
においては、全てのデバイスについて同時に同期してテ
ストパターンを実行しなければならないという制限があ
る。同期実行のみが可能という制限のもとでは、他の被
試験デバイスがテスト中の間は、すでに問題が発見され
た被試験デバイスについて、次のテストに進むことがで
きない。しかし、本発明のバーチャルテスタにおいて
は、対応するピンユニットにおけるテスト終了信号を検
出することにより、被試験デバイスは新たなデバイスに
交換され、他のピンユニットとは別に新たなテストが開
始される。

【００４１】このような非同期の複数並列テストでは、
全体的なテスト時間を短縮することができる。すなわち
非同期複数並列テストでは、被試験デバイスのそれぞれ
について、最高速でテスト動作を実行することができ、
テストパターンを他の被試験デバイスのテストパターン
と同期させる必要がない。従来の同期並列テストでは、
再同期をとるためのスケジュールが必要となり、この結
果テスト時間が長くなる。

【００４２】第８図および第９図は、複数被試験デバイ
スを、本発明の複数のバーチャルロジックテスタを用い
て行う場合の動作フロー図である。従来のロジックテス
トシステムでは、単純なアルゴリズムによっては同時並
列テストを実施することはできない。それぞれのテスト
プログラムは、試験対象デバイスとテストパターンとに
よって固有に作成されている。複数並列テストをサポー
トする本発明の半導体テストシステムでは、単純なアル
ゴリズムを用いて、第２図のようなバッチ搭載ハンドラ
における複数のデバイスの同時テストを実行できる。そ
のようなアルゴリズムの例が、第８図のフロー図に示さ
れている。

【００４３】第８図において、最初のステップＳ１１で
は、テストプランがテストシステムにロードされる。こ
のテストプランは、同時にテストされる「ＮＤＵＴ」
（被試験デバイスＮ個）を示している。ステップＳ１２
では、テストシステムは、ピン割り当てを構成し、その
ピン位置の割り当てをハードウェアとしてのＮ個のバー
チャルテスタとして形成する。次にプロセスはステップ
Ｓ１３に移行し、Ｎ個のテストプログラムを形成して、
それぞれをバーチャルテスタに分配する。ステップＳ１
４において動作プロセスは、テストハンドラにＮ個の被
試験デバイス（ＤＵＴ）をロードするように命令する。
ステップＳ１５において、同期してあるいは非同期で、
全てのテストプログラムを開始する。このステップで
は、割り当てられたピンユニットが、テストパターンを
被試験デバイス（ＤＵＴ）に供給し、その被試験デバイ
スからの応答出力を評価する。

【００４４】ステップＳ１６では、この動作プロセス
は、全てのテストプログラムのタスクが終了するのを待
つ。テストハンドラ上の被試験デバイスについての全て
のテストプログラムのタスクが終了したとき、テストシ
ステムは、全てのテスト結果をテストハンドラに送出す
る。テストハンドラは、その結果に基づいて、ステップ
Ｓ１７において、デバイスを分類する。ステップＳ１８
において、この動作プロセスは、テストハンドラに対し
て、試験したデバイスをテストヘッドから取りはずすよ
うに命令する。ステップＳ１９では、テストした半導体
デバイスが最後のデバイスであるかを決定する。もしテ
ストしたデバイスが最後のデバイスであったときは、プ
ロセスはステップＳ２０に移行して終了する。もしそれ
が最後のデバイスではない場合には、動作プロセスはス
テップＳ１４に戻り、ステップＳ１４−Ｓ１９の行程
を、全ての半導体デバイスがテストされるまで繰り返
す。

【００４５】複数並列テストをサポートする本発明の半
導体テストシステムでは、第２図（Ａ）に示すような、
複数の単一ハンドラにより複数のデバイスの同時テスト
を実行するには、単純なアルゴリズムを用いて実行でき
る。そのようなアルゴリズムの例を第９図のフロー図に
示す。

【００４６】第９図の動作プロセスにおいて、ステップ
Ｓ２１では、テストプランがテストシステムにロードさ
れる。テストプランは「Ｎ個のＤＵＴ」として、Ｎ個の
デバイスを同時にテストすることを指示する。テストプ
ランはさらに、テストハンドラがＤＵＴを配備するよう
指示する。ステップＳ２２では、動作プロセスは、ピン
割り当てを構成し、そのピン位置の割り当てをハードウ
ェアとしてのＮ個のバーチャルテスタとして形成する。
次にプロセスはステップＳ２３に移行し、Ｎ個のテスト
プログラムを形成して、それぞれをバーチャルテスタと
テストハンドラに分配する。ステップＳ２４において動
作プロセスは、テストハンドラにＮ個のＤＵＴをロード
するように命令する。ステップＳ２５において、全ての
テストプログラムが、同期してあるいは非同期で開始さ
れる。このステップでは、割り当てられたピンユニット
は、被試験デバイスにテストパターンを並列に印加し
て、被試験デバイスからの応答出力を評価する。

【００４７】ステップＳ２６では、この動作プロセス
は、全てのテストプログラムのタスクが終了するのを待
つ。テストハンドラ上の被試験デバイスについて、全て
のテストプログラムのタスクが終了したとき、テストシ
ステムは、全てのテスト結果をテストハンドラに送出
し、テストハンドラは、その結果に基づいて、ステップ
Ｓ２７において、デバイスを分類する。ステップＳ２８
において、プロセスはテストハンドラに対して、試験し
たデバイスをテストヘッドから取りはずすように命令す
る。ステップＳ２９では、テストした半導体デバイスが
最後のデバイスであるかを決定する。もしテストしたデ
バイスが最後のデバイスであったときは、プロセスはス
テップＳ３０に移行して終了する。もしそれが最後のデ
バイスではない場合には、プロセスはステップＳ２４に
戻り、ステップＳ２４−Ｓ２９の行程を、全ての半導体
デバイスがテストされるまで繰り返す。

【００４８】ＳｏＣ（システムオンチップ）内のサブシ
ステムを同時にテストする場合も、個別のディスクリー
トなデバイスの同時テストと類似の方法により行う。す
なわちテスト信号セットを、ＳｏＣデバイス内の複数の
コア（サブシステム）に並列に供給する。同期あるいは
非同期のいずれの並列テストも可能な本発明のバーチャ
ルテスタにより、ＳｏＣデバイスのテストを容易に実施
することができる。従来のテストシステムでは、同期し
たテスト信号を同時にデバイスに供給できるが、非同期
のテスト信号を同時にデバイスに供給することはできな
い。非同期並列テストの主な長所は、（１）内部のサブ
システムの動作上の問題には、非同期のテストでなけれ
ば検出できないものがあること、（２）各テストタスク
が最高速で実行でき、かつ一般にテスト中のサブシステ
ムとの再同期をとる必要がないので、全体としてのデバ
イステストの時間が短縮されることである。

【００４９】本発明のバーチャルテスタにより、システ
ムオンチップＳｏＣ内の複数のサブシステムを、非同期
で同時にテストするには、第１０図に示すような簡単な
アルゴリズムを用いて実行できる。第１０図に示す動作
プロセスの開始にあたり、ステップＳ３１において、テ
ストプランがテストシステムにロードされる。テストプ
ランは、Ｎ個のＳｏＣ内サブシステムを、Ｎ個のテスト
プログラムにより並列にテストするように指示してい
る。ステップＳ３２において、テストシステムは、ピン
割り当ての構成を行い、その割り当てをＮ個バーチャル
テスタとして実現し、これによりＳｏＣのサブシステム
が、該当するバーチャルテスタのテストピンに割り当て
られる。動作プロセスは、次にステップＳ３３に移行
し、Ｎ個のテストプログラムを用意し、そのテストプロ
グラムを対応するバーチャルテスタに割り当てる。ステ
ップＳ３４では、プロセスは、テストハンドラに対し、
ＳｏＣデバイスをロードするように命令する。ステップ
Ｓ３５では、全てのテストプログラムのタスクが開始さ
れる。このステップでは、割り当てられたバーチャルテ
スタが、テストパターンをＳｏＣデバイスに同時並列に
供給し、その応答出力を検証する。

【００５０】ステップＳ３６において、テストシステム
は、全てのテストプログラムが終了するのを持つ。テス
トハンドラ上のＳｏＣ内のサブシステムについて、全て
のテストプログラムのタスクが終了すると、プロセスは
ステップＳ３７に移行する。ここでテストシステムは、
全てのテスト結果をテストハンドラに出力し、そこでＳ
ｏＣをテスト結果に基づいて分類する。ステップＳ３８
において、テストシステムは、テストハンドラに対し、
ＳｏＣをテストヘッドから取り外すように命令する。ス
テップＳ３９では、テストされたＳｏＣが最後のＤＵＴ
かを決定する。もし、テストされたＳｏＣが最後の被試
験デバイスであった場合、この動作プロセスはステップ
Ｓ４０で終了する。もし最後のＤＵＴでなかった場合に
は、動作プロセスは、ステップＳ３４に戻り、全ての半
導体部品がテストされるまで、上記のステップＳ３４−
Ｓ３９を繰り返す。

【００５１】バーチャルテスタを用いたこのＳｏＣのテ
スト手法の長所は、テストされているサブシステムにつ
いてのテストプログラムやテストパターンが、他のそれ
から容易に区別できることである。すなわち、テストの
設定条件やパターンが互いに連結して混在しているので
はなく、サブシステム毎に区別できることである。この
ために、テストエンジニアは、ＳｏＣサブシステムのテ
ストプログラムやテストパターンの開発とそのデバッグ
を容易に行うことができる。さらに、このようにテスト
条件を他のサブシステムから区別できるので、ＳｏＣ内
のサブシステムの特性評価を容易に実行できる。

【００５２】第１１図は、本発明のバーチャルテスタに
より、３個の被試験デバイス（ＤＵＴ）を同時にテスト
する際のソフトウェアとハードウェアの例を示す概念ブ
ロック図である。この例では、ソフトウェア・プログラ
ムタスク８２（バーチャル・テストタスクＶＴ１）、８
３（バーチャル・テストタスクＶＴ２）、および８４
（バーチャルテストタスクＶＴ３）が、メインテストプ
ログラム８１である「テストプラン」によって用意され
る。この例では、テストプログラムによりテスタサービ
スカーネル８６から送出されるテストパターンＤＴＰ
は、１のみであると想定している。さらに、被試験デバ
イスＤＵＴ１−ＤＵＴ３は，それぞれ２個のピンＤＰＩ
とＤＰＯしか有していないと想定している。テストパタ
ーンＤＴＰは、各個別のテストピンＤＰＩとＤＰＯに印
加するテストサブパターンを含んでおり、これらサブパ
ターンが、テスタ・ユニットバス・ドライバ８７とテス
タ・ユニットバス・ハードウェア・インタフェース８８
を介して、ピンユニット３５₁ー３５_N（ピンユニット１
ー６）に供給される。

【００５３】さらに第１２図を参照して、第１１図の構
成おけるテストプランは次のように実行される。ステッ
プＳ５１では、テストプランがテストシステムにロード
される。そしてプロセスはステップＳ５２に移行し、テ
ストタスクＶＴ１を、ピンユニット・ハンドルＲＰＤＩ
とＲＰＤＯを操作して、テスターサービスカーネル８６
からピンユニット１と２に転送する。これらのハンドル
ＲＰＤＩとＲＰＤＯは、テストタスクＶＴ１により、被
試験デバイスＤＵＴ１のピンＤＰＩとピンＤＰＯの参照
符号として使用される。ステップＳ５３において、テス
トサブパターンＤＴＰは、被試験デバイスＤＵＴ１のピ
ンＤＰＩに対応するピンユニットにロードされる。

【００５４】そして、プロセスはステップ５４に移行
し、ピンユニット符号ＲＰＤＩ（ピンユニット１）とピ
ンユニットＲＰＤＯ（ピンユニット２）が、バーチャル
・グループ参照符号ＲＶＴＧＲＯＵＰに割付られる。バ
ーチャル・グループを形成するために、システムは、グ
ループ選択アドレスを形成する。最も単純な場合には、
このグループ選択アドレスは、「１」から開始してプラ
ス１づつ増加する整数値である。このグループ番号が、
そのグループとして意図するピンユニットのグループ選
択アドレス（ＧＳＡ）レジスタに書き込まれる。

【００５５】ステップＳ５６において、テストタスクＶ
Ｔ１と参照符号ＲＰＤＩとＲＰＤＯおよびバーチャルグ
ループ参照符号ＲＶＴＧＲＯＵＰをテストピンに分配す
る。そして、全てのバーチャル・テストタスクが割り当
てられたかをステップＳ５７で決定する。もし全てのテ
ストタスクの割り当てが完了している場合には、プロセ
スはステップＳ５９で終了し、もしそうでない場合は、
プロセスは、ステップＳ５８に戻り、上記のステップＳ
５２−Ｓ５７を繰り返して、テストタスクＶＴ２−ＶＴ
３を被試験デバイスＤＵＴ２−ＤＵＴ３と対応するピン
ユニット３ー６に割り当てる。

【００５６】第１２図のプロセスによりテストプランの
設定が完了した後は、第１３図のフローチャートに示す
ような並列テストのプロセスを実行する。第１３図の例
において、このプロセスはステップＳ６１により開始
し、ピンユニットＲＰＤＩとＲＰＤＯについての各テス
トパラメータをステップＳ６２においてセットする。バ
ーチャル・テストグループＲＶＴＧＲＯＵＰについての
テストは、ステップＳ６３により開始される。バーチャ
ルテストグループの全てのピンユニットを同時に開始す
るために、グループ選択アドレスが割り当てられる。

【００５７】ステップＳ６４において、この動作プロセ
スは、バーチャル・テストグループＲＶＴＧＲＯＵＰの
タスクが終了するのを待つ。被試験デバイスＤＵＴ１−
ＤＵＴ３に対するバーチャル・テストグループのタスク
が終了すると、テストシステムは、ステップＳ６５にお
いて、バーチャル・テストグループのパス・フェイル情
報を受け取る。次にプロセスはステップＳ６６に移行
し、テストシステムからバーチャル・テストグループＲ
ＶＴＧＲＯＵＰの全てのテスト結果を出力する。ステッ
プＳ６７においてプロセスは、テストハンドラに対し、
ＤＵＴ１−ＤＵＴ３をテストヘッドから取り外すように
命令する。ステップＳ６８では、テストされたＤＵＴが
最後の被試験デバイスかを決定する。もし最後のデバイ
スであった場合は、プロセスはステップＳ７０で終了す
る。もしそうでなかった場合は、新しい被試験デバイス
ＤＵＴがロードされ、プロセスは、ステップＳ６２に戻
り、全ての被試験デバイスについてテストが完了するま
で、上記のステップＳ６２−ステップＳ６８の行程を繰
り返す。

【００５８】上記のように、複数のバーチャルテスタを
搭載した本発明のテストシステムでは、個々のＤＵＴや
ＳｏＣの個々のサブシステムに対して、グループテスト
ピンがダイナミックに割り当てられる。これらのグルー
プは、テスターハードウェアによって個別にアドレスさ
れ、独立したテストシステムとして取り扱われる。グル
ープ割り当てと選択は、ホストコンピュータから、グル
ープ選択アドレス（ＧＳＡ）をピンユニットバスに書き
込むことにより実施できるハードウェアメカニズムを備
えている。これら複数のバーチャルテスタで実行するテ
ストは、同時あるいは個別に開始でき、個別に終了でき
る。従って、本発明は、複数の異なるＩＣデバイスを、
単一のテストシステムにおいて、同時にテストすること
を可能にする。本発明の思想はパーピン構造のテスタに
もピンクラスター構造のテスタにも適用できる。

【００５９】以上、好ましい実施例しか説明していない
が、上述した本発明の開示に基づき、添付した請求の範
囲で、本発明の精神と範囲を離れることなく、本発明の
様々な形態や変形が可能である。

【００６０】

【発明の効果】以上に説明した本発明の半導体テストシ
ステムは、次のような効果を達成することができる。（１）ＳｏＣデバイスのサブシステムに対し、同期した
並列テストあるいは非同期の並列テストを実行できる。（２）複数のピンユニットのプログラミングを同時に実
行することによりテスタを高速にできる。（３）テスタ構成の柔軟性。（４）複数デバイステストでのハードウェア制御の簡単
化。（５）複数デバイステストでのプログラミングの簡単
化。

【図面の簡単な説明】

【図１】テスト信号とテストストローブを、サイクルベ
ースで記述したテストデータを用いて発生する、従来技
術における半導体テストシステムの構成例を示した概念
的ブロック図である。

【図２】（Ａ）および（Ｂ）は、複数の被試験半導体デ
バイス（ＤＵＴ)を半導体テストシステムにより、同時
にテストするための基本構成例を示した概念図である。

【図３】複数の異なる種類の半導体デバイスを同時に並
列にテストするための複数のバーチャル（仮想）ロジッ
クテスタを搭載した、本発明の半導体テストシステムの
基本構成例を示した概念的ブロック図である。

【図４】第３図の半導体テストシステムにおいて、各ピ
ンユニットに設けられたピンユニット・書き込みデコー
ダの構成を示した回路図であり、このデコーダにより、
受信したグループアドレス選択データに基づいてピンユ
ニットを割り当てる。

【図５】（Ａ）から（Ｉ）は、ピンユニットを選択しテ
スト開始信号を発生するための第４図に示すピンユニッ
ト・書き込みデコーダの動作例を示したタイミングチャ
ートである。

【図６】本発明の複数のバーチャル（仮想）テスタのそ
れぞれのピンユニットに対して、テスト終了信号を供給
するための実施例を示した回路図である。

【図７】（Ａ）および（Ｂ）は、パターンファイル・レ
イアウト（パターンファイル配置）とパターン・ローデ
ィング・フロー（パターン搭載手順）を、それぞれ従来
の半導体テストシステムと、複数のバーチャルテスタを
搭載した本発明の半導体テストシステムについて示した
概念ブロック図である。

【図８】一のテストヘッドを用いた本発明の半導体テス
トシステムにおける並列テストの動作を示すフローチャ
ートである。

【図９】複数のテストヘッドを用いた本発明の半導体テ
ストシステムにおける並列テストの動作を示すフローチ
ャートである。

【図１０】本発明のテストシステムにおいて、システム
オンチップ（ＳｏＣ）ＩＣ内の複数のサブシステム（機
能コア）をテストする場合の、並列テストの動作を示す
フローチャートである。

【図１１】本発明の半導体テストシステムの複数のバー
チャルロジックテスタにより、３個の被試験半導体デバ
イスを同時並列にテストする場合のソフトウェア及びハ
ードウェアの構成を示したブロック図である。

【図１２】本発明の半導体テストシステムにおいて、第
１０図の並列テストを実行するに先だった、複数のバー
チャル・ロジックテスタの割り当てを決定するプロセス
を示すフローチャートである。

【図１３】本発明の半導体テストシステムによるバーチ
ャル・ロジックテスタを用いて第１０図の並列テストを
実行するためのプロセスを示すフローチャートである。

【符号の説明】

３１ホスト制御システム（ホストコンピュー
タ）３２ピンユニット・ホスト・コントローラ・
インタフェース３３ピンユニットバス３５ピンユニット３７ＤＵＴ搭載基板

Claims

【特許請求の範囲】

【請求項１】複数のデバイスを並列にテストするため
の半導体テストシステムにおいて、その半導体テストシステムの全体的なテストの実行をテ
ストプログラムを用いて制御するホストコンピュータ
と、それぞれ対応する被試験半導体デバイス（ＤＵＴ）にテ
ストパターンを印加してその半導体デバイスの応答信号
を評価する複数のピンユニットと、そのホストコンピュータと複数のピンユニット間に設け
られ、その間でデータ、アドレス、コントロール信号や
クロックを伝送するためのピンユニットバスと、被試験デバイスの入力ピン・出力ピンに対応するよう
に、単一アドレスまたはグループ選択アドレスがホスト
コンピュータによってピンユニットバスに送られたとき
に、ピンユニットの割り当てを構成する手段と、により構成される複数の仮想テスタをサポートする半導
体テストシステム。
【請求項２】上記ピンユニットの割り当てを構成する
手段は、上記各ピンユニットに設けられたピンユニット
書き込みデコーダを有し、これにより上記ホストコンピ
ュータにより指定されたとき、上記グループ選択アドレ
スを、対応するピンユニットのグループ選択アドレスレ
ジスタに書き込むことを可能にする、請求項１に記載の
複数の仮想テスタをサポートする半導体テストシステ
ム。
【請求項３】上記複数の仮想テスタにおいて実行する
テストは、互いに同時にあるいは個別に開始し、互いに
別個に終了する、請求項１に記載の複数の仮想テスタを
サポートする半導体テストシステム。
【請求項４】上記各ピンユニットは、半導体テストシ
ステムの１または２以上のテストピンに割り当てられ、
被試験デバイスの上記入力または出力ピンは、その対応
するテストピンに接続される、請求項１に記載の複数の
仮想テスタをサポートする半導体テストシステム。
【請求項５】上記各ピンユニットは、半導体テストシ
ステムのテストピンのグループに割り当てられ、上記ホ
ストコンピュータの制御により、そのグループ内のテス
トピンの数は動的に変更される、請求項１に記載の複数
の仮想テスタをサポートする半導体テストシステム。
【請求項６】上記各ピンユニットは、半導体テストシ
ステムのテストピンのグループに割り当てられ、これに
より各ピンユニットは、複数の被試験デバイスの１つを
独立してテストする、請求項１に記載の複数の仮想テス
タをサポートする半導体テストシステム。
【請求項７】上記各ピンユニットは、半導体テストシ
ステムのテストピンのグループにダイナミックに割り当
てられ、これにより各ピンユニットは、複数の被試験デ
バイスの１つを独立してテストするテスタとして機能
し、１のピンユニットは他のピンユニットと同期してあ
るいは非同期でテスト動作を実行する、請求項１に記載
の複数の仮想テスタをサポートする半導体テストシステ
ム。
【請求項８】上記各ピンユニットは、半導体テストシ
ステムのテストピンのグループに動的（ダイナミック）
に割り当てられ、これにより各ピンユニットは、複数の
被試験デバイスの１つを独立してテストするテスタとし
て機能し、１のピンユニットは他のピンユニットと同時
にあるいは個別にテスト動作を開始し、かつ他のピンユ
ニットとは別個にテスト動作を終了する、請求項１に記
載の複数の仮想テスタをサポートする半導体テストシス
テム。
【請求項９】上記ピンユニット書き込みデコーダは、ピンユニットのグループ選択アドレスレジスタについて
のグループ選択アドレスを識別する手段と、テストデータを書き込むためのピンユニットにおける目
的とするレジスタがどのグループに属するかを示すグル
ープアドレスデータを受け取る手段と、ピンユニットについての上記グループ選択アドレスとピ
ンユニットバスからの上記グループアドレスデータを比
較し、双方が一致したときイネーブル信号を発生する手
段と、そのイネーブル信号を受けたときに上記グループアドレ
スデータをデコードして上記テストデータを上記目的レ
ジスタに書き込むためのデコーダと、により構成される、請求項２に記載の複数の仮想テスタ
をサポートする半導体テストシステム。
【請求項１０】上記ピンユニットのグループ分けの完
了後に、マスタークロックのタイミングでテストスター
ト信号を発生する手段をさらに有する、請求項９に記載
の複数の仮想テスタをサポートする半導体テストシステ
ム。
【請求項１１】上記各ピンユニットからテスト終了信
号を発生する手段をさらに有し、各ピンユニットは、半
導体テストシステムのテストピンのグループに割り当て
られ、これにより各ピンユニットは、複数の被試験デバ
イスの１つを独立してテストするテスタとして機能す
る、請求項１に記載の複数の仮想テスタをサポートする
半導体テストシステム。
【請求項１２】上記ホストコンピュータは、上記テス
ト終了信号を監視し、そのテスト終了信号を発生したピ
ンユニットについてのテストを終了し、他のピンユニッ
トについてのテストを継続する、請求項１１に記載の複
数の仮想テスタをサポートする半導体テストシステム。
【請求項１３】上記ホストコンピュータは上記テスト
終了信号を監視し、そのテスト終了信号を発生したピン
ユニットについて被試験デバイスを交換して次のテスト
を開始し、他のピンユニットについてのテストを継続す
る、請求項１１に記載の複数の仮想テスタをサポートす
る半導体テストシステム。
【請求項１４】上記ホストコンピュータは上記テスト
終了信号を監視し、そのテスト終了信号を発生したピン
ユニットについてテストピンのグループ割り当てを再構
成し、そのピンユニットについて被試験デバイスを交換
して次のテストを開始し、他のピンユニットについての
テストを継続する、請求項１１に記載の複数の仮想テス
タをサポートする半導体テストシステム。
【請求項１５】上記テスト終了信号を発生する手段
は、各ピンユニットにおいてオープンコレクタ構造のド
ライバを有し、上記ピンユニットバスに上記テスト終了
信号を送出する、請求項１１に記載の複数の仮想テスタ
をサポートする半導体テストシステム。
【請求項１６】複数のデバイスを並列にテストするた
めの半導体テストシステムにおいて、その半導体テストシステムの全体的なテストの実行をテ
ストプログラムを用いて制御するホストコンピュータ
と、それぞれ対応する被試験半導体デバイス（ＤＵＴ）にテ
ストパターンを印加してその半導体デバイスの応答信号
を評価する複数のピンユニットと、そのホストコンピュータと複数のピンユニット間に設け
られその間でデータ、アドレス、コントロール信号やク
ロックを伝送するためのピンユニットバスと、被試験デバイスの入力ピン・出力ピンに対応するよう
に、単一アドレスまたはグループ選択アドレスがホスト
コンピュータによってピンユニットバスに送られたとき
に、ピンユニットの割り当てを構成する手段と、各ピンユニットにおけるテスト動作を他のピンユニット
と独立して開始及び終了するための手段と、を有して構成し、上記各ピンユニットは、被試験デバイ
スを他のピンユニットと同期してあるいは非同期でテス
トする、複数の仮想テスタをサポートする半導体テスト
システム。