JP2001142691A - 処理装置 - Google Patents
処理装置Info
- Publication number
- JP2001142691A JP2001142691A JP32119599A JP32119599A JP2001142691A JP 2001142691 A JP2001142691 A JP 2001142691A JP 32119599 A JP32119599 A JP 32119599A JP 32119599 A JP32119599 A JP 32119599A JP 2001142691 A JP2001142691 A JP 2001142691A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- issued
- decoder
- instruction decoder
- code
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3818—Decoding for concurrent execution
- G06F9/3822—Parallel decoding, e.g. parallel decode units
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/3017—Runtime instruction translation, e.g. macros
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
- G06F9/3802—Instruction prefetching
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Advance Control (AREA)
Abstract
(57)【要約】
【課題】 既存のハードウェアに対して大規模な変更を
加えることなく若干の制御を加えてハードウェアによる
命令エミュレーションを実行させることにより、複雑な
機能の命令セットをサポートする。 【解決手段】 １サイクルごとの命令発行が不可能な拡
張命令コードをデコードし、複数個の基本命令の列に分
解して、１サイクルごとに１個の命令を発行する第２の
命令デコーダ３０と、その第２の命令デコーダによって
発行されるべき命令の数をカウントするとともに、拡張
命令コードの実行中であることを示す信号を出力するカ
ウンタ３２と、基本命令コードの実行中には第１の命令
デコーダ２４から発行される命令を選択する一方、拡張
命令コードの実行中には第２の命令デコーダ３０から発
行される命令を選択する命令選択部３４とが、従来の処
理装置に追加される。
加えることなく若干の制御を加えてハードウェアによる
命令エミュレーションを実行させることにより、複雑な
機能の命令セットをサポートする。 【解決手段】 １サイクルごとの命令発行が不可能な拡
張命令コードをデコードし、複数個の基本命令の列に分
解して、１サイクルごとに１個の命令を発行する第２の
命令デコーダ３０と、その第２の命令デコーダによって
発行されるべき命令の数をカウントするとともに、拡張
命令コードの実行中であることを示す信号を出力するカ
ウンタ３２と、基本命令コードの実行中には第１の命令
デコーダ２４から発行される命令を選択する一方、拡張
命令コードの実行中には第２の命令デコーダ３０から発
行される命令を選択する命令選択部３４とが、従来の処
理装置に追加される。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、コンピュータの処
理装置に関し、より詳細には、１サイクルごとの命令発
行が可能な基本命令からなる命令セットを有する処理装
置の機能の拡張に関する。
理装置に関し、より詳細には、１サイクルごとの命令発
行が可能な基本命令からなる命令セットを有する処理装
置の機能の拡張に関する。
【０００２】
【従来の技術】近年、ＲＩＳＣアーキテクチャを採用し
たマイクロプロセッサが種々製品化されている。ＲＩＳ
Ｃとは、縮小命令セットコンピュータ(Reduced Instruc
tion Set Computer)の略であり、ＲＩＳＣアーキテクチ
ャは、使用頻度の高い基本的かつ単純な命令のみからな
る命令セットを設け、コンパイラ技術によって最適にス
ケジューリングされた命令列を単純なハードウェア構成
の下で高速に実行することにより、コストパフォーマン
ス（性能対価格比）の向上を図ろうというものである。
たマイクロプロセッサが種々製品化されている。ＲＩＳ
Ｃとは、縮小命令セットコンピュータ(Reduced Instruc
tion Set Computer)の略であり、ＲＩＳＣアーキテクチ
ャは、使用頻度の高い基本的かつ単純な命令のみからな
る命令セットを設け、コンパイラ技術によって最適にス
ケジューリングされた命令列を単純なハードウェア構成
の下で高速に実行することにより、コストパフォーマン
ス（性能対価格比）の向上を図ろうというものである。
【０００３】このようなＲＩＳＣアーキテクチャでは、
命令長が固定であり、パイプライン制御が最大限に駆使
されている。従来、パイプラインの全てのステージを１
サイクルで通過することができるように単純な命令セッ
トのみで構成されていた。しかしながら、近年のＲＩＳ
Ｃアーキテクチャでは、複雑な処理を行う命令が追加さ
れる傾向にある。例えば、グラフィック機能を高めるた
めの大量データ転送を行う命令等がこれに該当する。
命令長が固定であり、パイプライン制御が最大限に駆使
されている。従来、パイプラインの全てのステージを１
サイクルで通過することができるように単純な命令セッ
トのみで構成されていた。しかしながら、近年のＲＩＳ
Ｃアーキテクチャでは、複雑な処理を行う命令が追加さ
れる傾向にある。例えば、グラフィック機能を高めるた
めの大量データ転送を行う命令等がこれに該当する。
【０００４】
【発明が解決しようとする課題】既存の単純な機能の命
令セットを有するプロセッサにおいて新規に複雑な機能
の命令セットを追加する場合、新規にハードウェア設計
を一からやり直す必要があり、開発工数が増大するとい
う問題がある。また、これらの命令をイリーガルな命令
として扱い、トラップ割り込みを発生させ、ソフトウェ
アで命令コードを判断してソフトウェアエミュレーショ
ンを行うことも行われているが、せっかくの性能アップ
を狙った命令セットを使用しても、トラップ割り込みに
よるオーバヘッドが大きいために性能が出ないという問
題がある。
令セットを有するプロセッサにおいて新規に複雑な機能
の命令セットを追加する場合、新規にハードウェア設計
を一からやり直す必要があり、開発工数が増大するとい
う問題がある。また、これらの命令をイリーガルな命令
として扱い、トラップ割り込みを発生させ、ソフトウェ
アで命令コードを判断してソフトウェアエミュレーショ
ンを行うことも行われているが、せっかくの性能アップ
を狙った命令セットを使用しても、トラップ割り込みに
よるオーバヘッドが大きいために性能が出ないという問
題がある。
【０００５】本発明は、上述した問題点に鑑みてなされ
たものであり、その目的は、既存のハードウェアに対し
て大規模な変更を加えることなく若干の制御を加えてハ
ードウェアによる命令エミュレーション（μオペレーシ
ョン）を行わせることにより、ソフトウェアによる方法
よりも性能を格段に向上させつつ複雑な機能の命令セッ
トをサポートすることが可能な処理装置を提供すること
にある。
たものであり、その目的は、既存のハードウェアに対し
て大規模な変更を加えることなく若干の制御を加えてハ
ードウェアによる命令エミュレーション（μオペレーシ
ョン）を行わせることにより、ソフトウェアによる方法
よりも性能を格段に向上させつつ複雑な機能の命令セッ
トをサポートすることが可能な処理装置を提供すること
にある。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、本発明の第１の態様によれば、１サイクルごとの命
令発行が可能な基本命令コード又は１サイクルごとの命
令発行が不可能な拡張命令コードをフェッチして保持す
る命令コード保持手段と、前記命令コード保持手段に保
持された基本命令コードをデコードして命令を発行する
第１の命令デコーダと、前記命令コード保持手段に保持
された拡張命令コードをデコードし、複数個の命令の列
に分解して、１サイクルごとに１個の命令を発行する第
２の命令デコーダと、前記第２の命令デコーダによって
発行されるべき命令の数をカウントするとともに、拡張
命令コードの実行中であることを示す信号を出力するカ
ウンタと、基本命令コードの実行中には前記第１の命令
デコーダから発行される命令を選択する一方、拡張命令
コードの実行中には前記第２の命令デコーダから発行さ
れる命令を選択する命令選択手段と、前記命令選択手段
から出力される命令を保持する実行命令保持手段と、前
記実行命令保持手段に保持された命令の内容を実行する
命令実行手段と、を具備する処理装置が提供される。
に、本発明の第１の態様によれば、１サイクルごとの命
令発行が可能な基本命令コード又は１サイクルごとの命
令発行が不可能な拡張命令コードをフェッチして保持す
る命令コード保持手段と、前記命令コード保持手段に保
持された基本命令コードをデコードして命令を発行する
第１の命令デコーダと、前記命令コード保持手段に保持
された拡張命令コードをデコードし、複数個の命令の列
に分解して、１サイクルごとに１個の命令を発行する第
２の命令デコーダと、前記第２の命令デコーダによって
発行されるべき命令の数をカウントするとともに、拡張
命令コードの実行中であることを示す信号を出力するカ
ウンタと、基本命令コードの実行中には前記第１の命令
デコーダから発行される命令を選択する一方、拡張命令
コードの実行中には前記第２の命令デコーダから発行さ
れる命令を選択する命令選択手段と、前記命令選択手段
から出力される命令を保持する実行命令保持手段と、前
記実行命令保持手段に保持された命令の内容を実行する
命令実行手段と、を具備する処理装置が提供される。
【０００７】また、本発明の第２の態様によれば、前記
第１の態様に係る処理装置は、前記第２の命令デコーダ
による命令発行ごとにプログラムカウンタが更新される
のを抑止する手段を更に具備する。
第１の態様に係る処理装置は、前記第２の命令デコーダ
による命令発行ごとにプログラムカウンタが更新される
のを抑止する手段を更に具備する。
【０００８】また、本発明の第３の態様によれば、前記
第１の態様に係る処理装置は、前記第１の命令デコーダ
により既に発行された命令が全て完了したことを検出す
る手段を具備し、前記第２の命令デコーダは、該検出す
る手段の出力がオンであることを確認してから命令発行
を開始する。
第１の態様に係る処理装置は、前記第１の命令デコーダ
により既に発行された命令が全て完了したことを検出す
る手段を具備し、前記第２の命令デコーダは、該検出す
る手段の出力がオンであることを確認してから命令発行
を開始する。
【０００９】また、本発明の第４の態様によれば、前記
第３の態様に係る処理装置は、前記第２の命令デコーダ
による命令発行が開始されたときにオンにされ発行され
た命令が全て完了したときにオフにされるフラグを作成
する手段を更に具備し、前記第１の命令デコーダは該フ
ラグがオンの間は命令発行を行わない。
第３の態様に係る処理装置は、前記第２の命令デコーダ
による命令発行が開始されたときにオンにされ発行され
た命令が全て完了したときにオフにされるフラグを作成
する手段を更に具備し、前記第１の命令デコーダは該フ
ラグがオンの間は命令発行を行わない。
【００１０】また、本発明の第５の態様によれば、前記
第１の態様に係る処理装置は、前記第２の命令デコーダ
により命令が連続して発行されていることを示す信号を
生成する手段と、該信号に基づいて前記第２の命令デコ
ーダにより発行される全ての命令ごとにハードウェア資
源に対するスナップショットを生成する手段と、を更に
具備する。
第１の態様に係る処理装置は、前記第２の命令デコーダ
により命令が連続して発行されていることを示す信号を
生成する手段と、該信号に基づいて前記第２の命令デコ
ーダにより発行される全ての命令ごとにハードウェア資
源に対するスナップショットを生成する手段と、を更に
具備する。
【００１１】また、本発明の第６の態様によれば、前記
第１の態様に係る処理装置は、前記第２の命令デコーダ
により最初の命令が発行されたときにオンにされ前記第
２の命令デコーダにより発行された最後の命令が完了し
たときにオフにされるフラグを作成する手段を更に具備
し、前記第１の命令デコーダは該フラグがオンの間は命
令発行を行わない。
第１の態様に係る処理装置は、前記第２の命令デコーダ
により最初の命令が発行されたときにオンにされ前記第
２の命令デコーダにより発行された最後の命令が完了し
たときにオフにされるフラグを作成する手段を更に具備
し、前記第１の命令デコーダは該フラグがオンの間は命
令発行を行わない。
【００１２】また、本発明の第７の態様によれば、前記
第１の態様に係る処理装置は、前記第２の命令デコーダ
により最初の命令が発行されたときにオンにされ前記第
２の命令デコーダにより発行された最後の命令が完了し
たときにオフにされるフラグを作成する手段と、該フラ
グがオンの間は非同期の割り込みを抑止する手段と、を
更に具備する。
第１の態様に係る処理装置は、前記第２の命令デコーダ
により最初の命令が発行されたときにオンにされ前記第
２の命令デコーダにより発行された最後の命令が完了し
たときにオフにされるフラグを作成する手段と、該フラ
グがオンの間は非同期の割り込みを抑止する手段と、を
更に具備する。
【００１３】また、本発明の第８の態様によれば、前記
第１の態様に係る処理装置は、前記第２の命令デコーダ
により最初の命令が発行されたときにオンにされ前記第
２の命令デコーダにより発行された最後の命令が完了し
たときにオフにされるフラグを作成する手段と、該フラ
グがオンの間前記命令実行手段からの命令完了信号を監
視し該信号がオンとなるごとにカウントを行うカウンタ
と、を更に具備し、該カウンタの値が前記第２の命令デ
コーダにより発行されるべき命令の数に達したときに処
理装置を拡張命令コードの実行が完了した状態に移行さ
せる。
第１の態様に係る処理装置は、前記第２の命令デコーダ
により最初の命令が発行されたときにオンにされ前記第
２の命令デコーダにより発行された最後の命令が完了し
たときにオフにされるフラグを作成する手段と、該フラ
グがオンの間前記命令実行手段からの命令完了信号を監
視し該信号がオンとなるごとにカウントを行うカウンタ
と、を更に具備し、該カウンタの値が前記第２の命令デ
コーダにより発行されるべき命令の数に達したときに処
理装置を拡張命令コードの実行が完了した状態に移行さ
せる。
【００１４】また、本発明の第９の態様によれば、前記
第１の態様に係る処理装置は、前記第２の命令デコーダ
による命令発行が開始される前に非同期割り込みが発生
しそうにないことを確認して前記第２の命令デコーダに
よる命令発行中は割り込みが発生しないように制御する
手段を更に具備する。
第１の態様に係る処理装置は、前記第２の命令デコーダ
による命令発行が開始される前に非同期割り込みが発生
しそうにないことを確認して前記第２の命令デコーダに
よる命令発行中は割り込みが発生しないように制御する
手段を更に具備する。
【００１５】また、本発明の第１０の態様によれば、前
記第１の態様に係る処理装置は、前記第２の命令デコー
ダにより最初の命令が発行されるサイクルで拡張命令コ
ードのイリーガルコンディションを検出し、イリーガル
である場合に前記第２の命令デコーダによる命令列の発
行を抑止すべく割り込みを発生させる手段を更に具備す
る。
記第１の態様に係る処理装置は、前記第２の命令デコー
ダにより最初の命令が発行されるサイクルで拡張命令コ
ードのイリーガルコンディションを検出し、イリーガル
である場合に前記第２の命令デコーダによる命令列の発
行を抑止すべく割り込みを発生させる手段を更に具備す
る。
【００１６】また、本発明の第１１の態様によれば、前
記第１の態様に係る処理装置は、前記第１の命令デコー
ダにより既に発行された命令が全て完了したことを検出
する手段を具備し、前記第２の命令デコーダにより最初
の命令が発行されるときのみハードウェア資源に対する
スナップショットを作成し、前記第２の命令デコーダに
より後続の命令が発行されるときにはスナップショット
を作成しない手段を更に具備する。
記第１の態様に係る処理装置は、前記第１の命令デコー
ダにより既に発行された命令が全て完了したことを検出
する手段を具備し、前記第２の命令デコーダにより最初
の命令が発行されるときのみハードウェア資源に対する
スナップショットを作成し、前記第２の命令デコーダに
より後続の命令が発行されるときにはスナップショット
を作成しない手段を更に具備する。
【００１７】また、本発明の第１２の態様によれば、前
記第１の態様に係る処理装置は、前記第２の命令デコー
ダにより発行される命令の実行中には、アドレスストッ
プ用アドレス一致検出回路の出力をマスクし、前記第２
の命令デコーダにより発行される最後の命令の実行が完
了したときにアドレス一致結果を割り込み制御回路へ通
知する手段を更に具備する。
記第１の態様に係る処理装置は、前記第２の命令デコー
ダにより発行される命令の実行中には、アドレスストッ
プ用アドレス一致検出回路の出力をマスクし、前記第２
の命令デコーダにより発行される最後の命令の実行が完
了したときにアドレス一致結果を割り込み制御回路へ通
知する手段を更に具備する。
【００１８】また、本発明の第１３の態様によれば、前
記第１から第１２までの態様に係る処理装置において、
前記第２の命令デコーダによってデコードされる拡張命
令コードは、一つの基本命令で転送可能なデータのサイ
ズの整数倍のサイズを有するデータの転送を指示するブ
ロックデータ転送命令コードである。
記第１から第１２までの態様に係る処理装置において、
前記第２の命令デコーダによってデコードされる拡張命
令コードは、一つの基本命令で転送可能なデータのサイ
ズの整数倍のサイズを有するデータの転送を指示するブ
ロックデータ転送命令コードである。
【００１９】
【発明の実施の形態】以下、添付図面を参照して本発明
の実施形態について説明する。最初に、本発明の理解を
容易にするため、従来技術について説明する。図１は、
従来技術に係る処理装置のハードウェア構成を示すブロ
ック図である。また、図２は、図１の処理装置の動作を
説明するためのタイムチャートである。図１に示される
ように、従来の処理装置は、基本的に、命令コードをフ
ェッチして保持する命令コード保持部２２、その命令コ
ードをデコードしデコード後の命令を発行する命令デコ
ーダ２４、そのデコード後の命令をハードウェアへの制
御情報として保持する実行命令保持部２６、及びその実
行命令保持部に保持された命令の内容を実行する命令実
行部２８から構成される。
の実施形態について説明する。最初に、本発明の理解を
容易にするため、従来技術について説明する。図１は、
従来技術に係る処理装置のハードウェア構成を示すブロ
ック図である。また、図２は、図１の処理装置の動作を
説明するためのタイムチャートである。図１に示される
ように、従来の処理装置は、基本的に、命令コードをフ
ェッチして保持する命令コード保持部２２、その命令コ
ードをデコードしデコード後の命令を発行する命令デコ
ーダ２４、そのデコード後の命令をハードウェアへの制
御情報として保持する実行命令保持部２６、及びその実
行命令保持部に保持された命令の内容を実行する命令実
行部２８から構成される。
【００２０】そして、図２のタイムチャートに示される
ように、１つの命令の動作は、クロックサイクルに同期
した４つのステージ、すなわちＦＥ(fetch) ステージ、
ＤＥ(decode)ステージ、ＥＸ(execution) ステージ、及
びＷＲ(write back)ステージで実現されるとともに、各
命令は、１ステージずつずれつつ流れ作業的に並行して
処理されていく。
ように、１つの命令の動作は、クロックサイクルに同期
した４つのステージ、すなわちＦＥ(fetch) ステージ、
ＤＥ(decode)ステージ、ＥＸ(execution) ステージ、及
びＷＲ(write back)ステージで実現されるとともに、各
命令は、１ステージずつずれつつ流れ作業的に並行して
処理されていく。
【００２１】このようなパイプライン制御を可能とする
既存の単純な機能の命令セット（基本命令セット）に加
えて新規に複雑な機能の命令セット（拡張命令セット）
をサポートしようとする場合において、ハードウェア設
計を一からやり直そうとすると、膨大な開発工数が必要
となる。そこで、本発明は、図１に示される既存のハー
ドウェア構成に若干の変更を加えるだけで、複雑な機能
の命令セットをサポートしようというものである。
既存の単純な機能の命令セット（基本命令セット）に加
えて新規に複雑な機能の命令セット（拡張命令セット）
をサポートしようとする場合において、ハードウェア設
計を一からやり直そうとすると、膨大な開発工数が必要
となる。そこで、本発明は、図１に示される既存のハー
ドウェア構成に若干の変更を加えるだけで、複雑な機能
の命令セットをサポートしようというものである。
【００２２】図３は、本発明の第１実施形態に係る処理
装置のハードウェア構成を示すブロック図である。ま
た、図４は、第１実施形態の動作を説明するためのタイ
ムチャートである。図３における命令コード保持部２
２、命令デコーダ２４、実行命令保持部２６及び命令実
行部２８は、従来技術に係る図１における命令コード保
持部２２、命令デコーダ２４、実行命令保持部２６及び
命令実行部２８と同一であり、図３の構成は、図１の構
成に対してμＯＰ(micro operation) 命令デコーダ３
０、μＯＰカウンタ３２及び命令選択部３４を追加した
ものとなっている。
装置のハードウェア構成を示すブロック図である。ま
た、図４は、第１実施形態の動作を説明するためのタイ
ムチャートである。図３における命令コード保持部２
２、命令デコーダ２４、実行命令保持部２６及び命令実
行部２８は、従来技術に係る図１における命令コード保
持部２２、命令デコーダ２４、実行命令保持部２６及び
命令実行部２８と同一であり、図３の構成は、図１の構
成に対してμＯＰ(micro operation) 命令デコーダ３
０、μＯＰカウンタ３２及び命令選択部３４を追加した
ものとなっている。
【００２３】命令コード保持部２２に基本命令コードが
フェッチされ保持された場合には、図１に関して説明し
た従来の動作と同様に、命令デコーダ２４がその基本命
令コードをデコードして通常命令（基本命令）を出力
し、その通常命令が、命令選択部３４を介して発行さ
れ、実行命令保持部２６によって保持され、命令実行部
２８によって実行されることとなる。
フェッチされ保持された場合には、図１に関して説明し
た従来の動作と同様に、命令デコーダ２４がその基本命
令コードをデコードして通常命令（基本命令）を出力
し、その通常命令が、命令選択部３４を介して発行さ
れ、実行命令保持部２６によって保持され、命令実行部
２８によって実行されることとなる。
【００２４】一方、命令コード保持部２２に拡張命令コ
ードがフェッチされ保持された場合、すなわち図４に示
されるように命令ｍ＋１がフェッチされた場合には、以
下のような動作がなされる。ここで、拡張命令である命
令ｍ＋１は、一つの基本命令で転送可能なデータのサイ
ズの整数倍のサイズを有するデータのメモリ・レジスタ
間転送を指示する BLOCK DATA （ブロックデータ）転送
命令を例示している。例えば、基本命令として８バイト
の転送命令がサポートされている場合において、６４バ
イトの転送を指示する転送命令が、この BLOCK DATA 転
送命令に該当する。
ードがフェッチされ保持された場合、すなわち図４に示
されるように命令ｍ＋１がフェッチされた場合には、以
下のような動作がなされる。ここで、拡張命令である命
令ｍ＋１は、一つの基本命令で転送可能なデータのサイ
ズの整数倍のサイズを有するデータのメモリ・レジスタ
間転送を指示する BLOCK DATA （ブロックデータ）転送
命令を例示している。例えば、基本命令として８バイト
の転送命令がサポートされている場合において、６４バ
イトの転送を指示する転送命令が、この BLOCK DATA 転
送命令に該当する。
【００２５】まず、命令ｍ＋１のＦＥステージにおいて
命令コード保持部２２からμＯＰ命令デコーダ３０へ命
令コードが供給される。すると、μＯＰ命令デコーダ３
０は、命令ｍ＋１のＤＥステージの先頭で、その命令コ
ードが拡張命令としての BLOCK DATA 転送命令を表して
いることを識別する。μＯＰ命令デコーダ３０は、拡張
命令コードであることを認識したときには、拡張命令を
実現する複数の基本命令である各μＯＰ(micro operati
on) 命令の発行が完了するまで当該拡張命令コードを保
持するよう命令コード保持部２２に対して指示する。
命令コード保持部２２からμＯＰ命令デコーダ３０へ命
令コードが供給される。すると、μＯＰ命令デコーダ３
０は、命令ｍ＋１のＤＥステージの先頭で、その命令コ
ードが拡張命令としての BLOCK DATA 転送命令を表して
いることを識別する。μＯＰ命令デコーダ３０は、拡張
命令コードであることを認識したときには、拡張命令を
実現する複数の基本命令である各μＯＰ(micro operati
on) 命令の発行が完了するまで当該拡張命令コードを保
持するよう命令コード保持部２２に対して指示する。
【００２６】そして、μＯＰ命令デコーダ３０は、拡張
命令コードをμＯＰ命令１、μＯＰ命令２、・・・、μ
ＯＰ命令ｎ−１、μＯＰ命令ｎなるｎ個の基本命令に変
換し、図４に示されるように、各μＯＰ命令を１命令／
サイクルで発行し、命令選択部３４に供給する。例え
ば、６４バイトの BLOCK DATA 転送命令の場合には、転
送元及び転送先のアドレスを変えつつ８バイトの転送命
令を８回発行することとなる。
命令コードをμＯＰ命令１、μＯＰ命令２、・・・、μ
ＯＰ命令ｎ−１、μＯＰ命令ｎなるｎ個の基本命令に変
換し、図４に示されるように、各μＯＰ命令を１命令／
サイクルで発行し、命令選択部３４に供給する。例え
ば、６４バイトの BLOCK DATA 転送命令の場合には、転
送元及び転送先のアドレスを変えつつ８バイトの転送命
令を８回発行することとなる。
【００２７】また、μＯＰ命令デコーダ３０は、命令選
択部３４に対して、μＯＰ命令の発行中であることを示
す信号を送る。この信号がオンである間、命令選択部３
４は、μＯＰ命令デコーダ３０から供給される命令を選
択して実行命令保持部２６へ送出する。また、μＯＰ命
令デコーダ３０は、並行して、μＯＰ命令を発行するこ
とをμＯＰカウンタ３２に対して通知する。
択部３４に対して、μＯＰ命令の発行中であることを示
す信号を送る。この信号がオンである間、命令選択部３
４は、μＯＰ命令デコーダ３０から供給される命令を選
択して実行命令保持部２６へ送出する。また、μＯＰ命
令デコーダ３０は、並行して、μＯＰ命令を発行するこ
とをμＯＰカウンタ３２に対して通知する。
【００２８】μＯＰカウンタ３２は、μＯＰ命令デコー
ダ３０からμＯＰ命令の発行の通知を受けると、ｎ個の
命令を発行するためのカウントを開始する。μＯＰ命令
の発行中には、μＯＰカウンタ３２は、図４に示される
ように、μＯＰ命令が実行されていることを示す信号μ
ＯＰＥＸＥＣをオンにする。そして、μＯＰカウンタ３
２は、ｎサイクルのカウントが終了すると、図４に示さ
れるように、分割命令を発行するサイクルが終了したこ
とを示す信号μＯＰＥＮＤをμＯＰ命令デコーダ３０に
送出する。最後に、μＯＰカウンタ３２は、リセットさ
れ、次のμＯＰ命令発行に備える。
ダ３０からμＯＰ命令の発行の通知を受けると、ｎ個の
命令を発行するためのカウントを開始する。μＯＰ命令
の発行中には、μＯＰカウンタ３２は、図４に示される
ように、μＯＰ命令が実行されていることを示す信号μ
ＯＰＥＸＥＣをオンにする。そして、μＯＰカウンタ３
２は、ｎサイクルのカウントが終了すると、図４に示さ
れるように、分割命令を発行するサイクルが終了したこ
とを示す信号μＯＰＥＮＤをμＯＰ命令デコーダ３０に
送出する。最後に、μＯＰカウンタ３２は、リセットさ
れ、次のμＯＰ命令発行に備える。
【００２９】かくして、本実施形態によれば、１サイク
ルごとの命令発行が可能な基本命令コードのみをサポー
トしていたプロセッサが、簡単なハードウェア変更によ
り、１サイクルごとの命令発行が不可能な拡張命令コー
ドをｎ個の基本命令の列に分解して１サイクルごとに１
個の命令を発行することで、拡張命令コードをサポート
することができるようになる。以下、この実施形態に対
して更なる改良を加えた実施形態について説明する。
ルごとの命令発行が可能な基本命令コードのみをサポー
トしていたプロセッサが、簡単なハードウェア変更によ
り、１サイクルごとの命令発行が不可能な拡張命令コー
ドをｎ個の基本命令の列に分解して１サイクルごとに１
個の命令を発行することで、拡張命令コードをサポート
することができるようになる。以下、この実施形態に対
して更なる改良を加えた実施形態について説明する。
【００３０】図５は、本発明の第２実施形態に係る処理
装置のハードウェア構成を示すブロック図である。前述
の実施形態と同一の部分については、同一の参照符号を
付すことにより、その説明を省略する。一般に、処理装
置には、現在実行中の又は次に実行されるべき命令が記
憶されている主記憶装置のアドレスを保持するプログラ
ムカウンタ（ＰＣ）３８が設けられている。
装置のハードウェア構成を示すブロック図である。前述
の実施形態と同一の部分については、同一の参照符号を
付すことにより、その説明を省略する。一般に、処理装
置には、現在実行中の又は次に実行されるべき命令が記
憶されている主記憶装置のアドレスを保持するプログラ
ムカウンタ（ＰＣ）３８が設けられている。
【００３１】この第２実施形態では、μＯＰ命令デコー
ダ３０による命令発行ごとにプログラムカウンタ３８が
更新されるのを抑止するために、命令発行制御部３６が
設けられている。そして、この命令発行制御部３６は、
実行命令保持部２６及び命令実行部２８に対しては通常
通りの動作をさせるとともに、μＯＰ命令の実行時には
拡張命令１個分だけプログラムカウンタ３８が更新され
るように制御する。これによって、 BLOCK DATA 転送命
令等の拡張命令を１個の命令としてソフトウェアに見せ
ることができ、従来のソフトウェアを変更することなく
マルチサイクルの命令をサポートすることができる。
ダ３０による命令発行ごとにプログラムカウンタ３８が
更新されるのを抑止するために、命令発行制御部３６が
設けられている。そして、この命令発行制御部３６は、
実行命令保持部２６及び命令実行部２８に対しては通常
通りの動作をさせるとともに、μＯＰ命令の実行時には
拡張命令１個分だけプログラムカウンタ３８が更新され
るように制御する。これによって、 BLOCK DATA 転送命
令等の拡張命令を１個の命令としてソフトウェアに見せ
ることができ、従来のソフトウェアを変更することなく
マルチサイクルの命令をサポートすることができる。
【００３２】図６は、本発明の第３実施形態に係る処理
装置のハードウェア構成を示すブロック図である。ま
た、図７は、第３実施形態の動作を説明するためのタイ
ムチャートである。前述の各実施形態と同一の部分につ
いては、同一の参照符号を付すことにより、その説明を
省略する。この実施形態では、命令デコーダ２４により
既に発行された命令が全て完了したことを命令発行制御
部３６の出力に基づいて検出するＳｙｎｃ検出部４０が
設けられている。すなわち、Ｓｙｎｃ検出部４０は、図
７に示されるように、命令ｍ＋１（ BLOCK DATA 転送命
令）の前の命令ｍのＷＲステージの完了時点でその出力
をオンにする。
装置のハードウェア構成を示すブロック図である。ま
た、図７は、第３実施形態の動作を説明するためのタイ
ムチャートである。前述の各実施形態と同一の部分につ
いては、同一の参照符号を付すことにより、その説明を
省略する。この実施形態では、命令デコーダ２４により
既に発行された命令が全て完了したことを命令発行制御
部３６の出力に基づいて検出するＳｙｎｃ検出部４０が
設けられている。すなわち、Ｓｙｎｃ検出部４０は、図
７に示されるように、命令ｍ＋１（ BLOCK DATA 転送命
令）の前の命令ｍのＷＲステージの完了時点でその出力
をオンにする。
【００３３】そして、μＯＰ命令デコーダ３０は、Ｓｙ
ｎｃ検出部４０の出力がオンであることを確認してから
命令発行を開始する。すなわち、図７に示されるよう
に、Ｓｙｎｃ検出部４０の出力がオンになった後に命令
ｍ＋１（ BLOCK DATA 転送命令）のＤＥステージが開始
される。これにより、 BLOCK DATA 転送命令等の拡張命
令の実行時には、それ以前の命令が全て完了しているこ
とが保証されることとなる。したがって、拡張命令と一
般の基本命令との混在が避けられ、従来の命令実行部の
ハードウェアをそのまま使用することができるようにな
る。すなわち、拡張命令と一般の基本命令との区別が不
要となる。
ｎｃ検出部４０の出力がオンであることを確認してから
命令発行を開始する。すなわち、図７に示されるよう
に、Ｓｙｎｃ検出部４０の出力がオンになった後に命令
ｍ＋１（ BLOCK DATA 転送命令）のＤＥステージが開始
される。これにより、 BLOCK DATA 転送命令等の拡張命
令の実行時には、それ以前の命令が全て完了しているこ
とが保証されることとなる。したがって、拡張命令と一
般の基本命令との混在が避けられ、従来の命令実行部の
ハードウェアをそのまま使用することができるようにな
る。すなわち、拡張命令と一般の基本命令との区別が不
要となる。
【００３４】図８は、本発明の第４実施形態に係る処理
装置のハードウェア構成を示すブロック図である。ま
た、図９は、第４実施形態の動作を説明するためのタイ
ムチャートである。前述の各実施形態と同一の部分につ
いては、同一の参照符号を付すことにより、その説明を
省略する。この第４実施形態では、前記第３実施形態の
構成に対して、更に、μＯＰ命令デコーダ３０による命
令発行が開始されたときにオンにされ発行された命令が
全て完了したときにオフにされるＰｏｓｔＳｙｎｃフラ
グを作成するＰｏｓｔＳｙｎｃフラグ作成部４２が設け
られている。
装置のハードウェア構成を示すブロック図である。ま
た、図９は、第４実施形態の動作を説明するためのタイ
ムチャートである。前述の各実施形態と同一の部分につ
いては、同一の参照符号を付すことにより、その説明を
省略する。この第４実施形態では、前記第３実施形態の
構成に対して、更に、μＯＰ命令デコーダ３０による命
令発行が開始されたときにオンにされ発行された命令が
全て完了したときにオフにされるＰｏｓｔＳｙｎｃフラ
グを作成するＰｏｓｔＳｙｎｃフラグ作成部４２が設け
られている。
【００３５】すなわち、このＰｏｓｔＳｙｎｃフラグ
は、図９に示されるように、μＯＰ命令１、μＯＰ命令
２、・・・、μＯＰ命令ｎが発行されている間、オンに
なる。そして、命令デコーダ２４は、ＰｏｓｔＳｙｎｃ
フラグがオンの間は命令発行を行わない。すなわち、図
９の例では、命令ｍ＋２のＤＥステージが抑止される。
かくして、拡張命令と一般の基本命令との混在が避けら
れ、従来の命令実行部のハードウェアをそのまま使用す
ることができるようになる。
は、図９に示されるように、μＯＰ命令１、μＯＰ命令
２、・・・、μＯＰ命令ｎが発行されている間、オンに
なる。そして、命令デコーダ２４は、ＰｏｓｔＳｙｎｃ
フラグがオンの間は命令発行を行わない。すなわち、図
９の例では、命令ｍ＋２のＤＥステージが抑止される。
かくして、拡張命令と一般の基本命令との混在が避けら
れ、従来の命令実行部のハードウェアをそのまま使用す
ることができるようになる。
【００３６】図１０は、本発明の第５実施形態に係る処
理装置のハードウェア構成を示すブロック図である。図
１１は、第５実施形態の動作を説明するためのタイムチ
ャートである。前述の各実施形態と同一の部分について
は、同一の参照符号を付すことにより、その説明を省略
する。この第５実施形態では、μＯＰ命令デコーダ３０
により命令が連続して発行されていることを示すμＯＰ
Issue 信号を生成するμＯＰIssue 信号生成回路４４
と、このμＯＰIssue 信号に基づいてμＯＰ命令デコー
ダ３０により発行される全ての命令ごとにハードウェア
資源４８に対するスナップショットを生成するＳＮＡＰ
−ＳＨＯＴ回路４６と、が設けられている。
理装置のハードウェア構成を示すブロック図である。図
１１は、第５実施形態の動作を説明するためのタイムチ
ャートである。前述の各実施形態と同一の部分について
は、同一の参照符号を付すことにより、その説明を省略
する。この第５実施形態では、μＯＰ命令デコーダ３０
により命令が連続して発行されていることを示すμＯＰ
Issue 信号を生成するμＯＰIssue 信号生成回路４４
と、このμＯＰIssue 信号に基づいてμＯＰ命令デコー
ダ３０により発行される全ての命令ごとにハードウェア
資源４８に対するスナップショットを生成するＳＮＡＰ
−ＳＨＯＴ回路４６と、が設けられている。
【００３７】すなわち、図１１に示されるように、μＯ
ＰIssue 信号は、μＯＰ命令１、μＯＰ命令２、・・
・、μＯＰ命令ｎの各ＤＥステージの間、オンにされ
る。そして、このμＯＰIssue 信号がオンの間、ＳＮＡ
Ｐ−ＳＨＯＴ回路４６に対してスナップショットの作成
を指示する信号make snap shot信号がオンにされる。
かくして、μＯＰ命令１、μＯＰ命令２、・・・、μＯ
Ｐ命令ｎにおいて例外(exception) （実装されていない
メモリへのアクセス等の例外的事象）が発生しても、そ
の例外に対する処理を容易に実行することが可能とな
る。
ＰIssue 信号は、μＯＰ命令１、μＯＰ命令２、・・
・、μＯＰ命令ｎの各ＤＥステージの間、オンにされ
る。そして、このμＯＰIssue 信号がオンの間、ＳＮＡ
Ｐ−ＳＨＯＴ回路４６に対してスナップショットの作成
を指示する信号make snap shot信号がオンにされる。
かくして、μＯＰ命令１、μＯＰ命令２、・・・、μＯ
Ｐ命令ｎにおいて例外(exception) （実装されていない
メモリへのアクセス等の例外的事象）が発生しても、そ
の例外に対する処理を容易に実行することが可能とな
る。
【００３８】図１２は、本発明の第６実施形態に係る処
理装置のハードウェア構成を示すブロック図である。ま
た、図１３は、第６実施形態の動作を説明するためのタ
イムチャートである。前述の各実施形態と同一の部分に
ついては、同一の参照符号を付すことにより、その説明
を省略する。この第６実施形態では、μＯＰ命令デコー
ダ３０により最初の命令が発行されたときにオンにされ
かつ発行された最後の命令が完了したときにオフにされ
るμＯＰ実行フラグを作成するμＯＰ実行フラグ作成部
５０が設けられている。
理装置のハードウェア構成を示すブロック図である。ま
た、図１３は、第６実施形態の動作を説明するためのタ
イムチャートである。前述の各実施形態と同一の部分に
ついては、同一の参照符号を付すことにより、その説明
を省略する。この第６実施形態では、μＯＰ命令デコー
ダ３０により最初の命令が発行されたときにオンにされ
かつ発行された最後の命令が完了したときにオフにされ
るμＯＰ実行フラグを作成するμＯＰ実行フラグ作成部
５０が設けられている。
【００３９】すなわち、図１３に示されるように、μＯ
Ｐ実行フラグは、μＯＰ命令１のＤＥステージからμＯ
Ｐ命令ｎのＷＲステージまでの間、オンにされる。そし
て、命令デコーダ２４は、μＯＰ実行フラグがオンの
間、 BLOCK DATA 転送命令等の拡張命令に続く命令の発
行を抑止する。このことにより、一般の基本命令とμＯ
Ｐ命令とが分離され、ハードウェアの簡素化が可能とな
る。
Ｐ実行フラグは、μＯＰ命令１のＤＥステージからμＯ
Ｐ命令ｎのＷＲステージまでの間、オンにされる。そし
て、命令デコーダ２４は、μＯＰ実行フラグがオンの
間、 BLOCK DATA 転送命令等の拡張命令に続く命令の発
行を抑止する。このことにより、一般の基本命令とμＯ
Ｐ命令とが分離され、ハードウェアの簡素化が可能とな
る。
【００４０】図１４は、本発明の第７実施形態に係る処
理装置のハードウェア構成を示すブロック図である。前
述の各実施形態と同一の部分については、同一の参照符
号を付すことにより、その説明を省略する。この第７実
施形態では、前記第６実施形態と同様に、μＯＰ実行フ
ラグ作成部５０が設けられ、μＯＰ実行フラグが前記図
１３に示される如くオンになる。そして、トラップ割り
込みを制御するＴＲＡＰ制御部５２は、μＯＰ実行フラ
グを参照してμＯＰ実行フラグがオンの間は非同期の割
り込みを抑止する。このため、μＯＰ命令の実行中に
は、ソフトウェアに対する割り込みが発生しないことと
なり、割り込み制御の容易化が可能となる。
理装置のハードウェア構成を示すブロック図である。前
述の各実施形態と同一の部分については、同一の参照符
号を付すことにより、その説明を省略する。この第７実
施形態では、前記第６実施形態と同様に、μＯＰ実行フ
ラグ作成部５０が設けられ、μＯＰ実行フラグが前記図
１３に示される如くオンになる。そして、トラップ割り
込みを制御するＴＲＡＰ制御部５２は、μＯＰ実行フラ
グを参照してμＯＰ実行フラグがオンの間は非同期の割
り込みを抑止する。このため、μＯＰ命令の実行中に
は、ソフトウェアに対する割り込みが発生しないことと
なり、割り込み制御の容易化が可能となる。
【００４１】図１５は、本発明の第８実施形態に係る処
理装置のハードウェア構成を示すブロック図である。ま
た、図１６は、第８実施形態の動作を説明するためのタ
イムチャートである。前述の各実施形態と同一の部分に
ついては、同一の参照符号を付すことにより、その説明
を省略する。この第８実施形態では、前記したμＯＰ実
行フラグ作成部５０に加えて、μＯＰ実行フラグがオン
の間、命令実行部２８からの命令完了信号を監視し、命
令完了信号がオンとなるごとにカウントを行うμＯＰco
mpleteカウンタ５４が設けられている。
理装置のハードウェア構成を示すブロック図である。ま
た、図１６は、第８実施形態の動作を説明するためのタ
イムチャートである。前述の各実施形態と同一の部分に
ついては、同一の参照符号を付すことにより、その説明
を省略する。この第８実施形態では、前記したμＯＰ実
行フラグ作成部５０に加えて、μＯＰ実行フラグがオン
の間、命令実行部２８からの命令完了信号を監視し、命
令完了信号がオンとなるごとにカウントを行うμＯＰco
mpleteカウンタ５４が設けられている。
【００４２】すなわち、図１６に示されるように、μＯ
Ｐcompleteカウンタ５４の値は、μＯＰ命令１、μＯＰ
命令２、・・・、μＯＰ命令ｎの各ＷＲステージの終了
時点でインクリメントされる。そして、μＯＰcomplete
カウンタ５４の値がμＯＰ命令デコーダ３０により発行
されるべき命令の数であるｎに達したときに、全てのμ
ＯＰ命令が完了したと判断して、処理装置を、 BLOCK D
ATA 転送命令を完了した状態、すなわち拡張命令コード
の実行が完了した状態に移行させる。かくして、命令実
行部２８におけるout-of-order（追越し）処理の制御を
変更することが不要となる。
Ｐcompleteカウンタ５４の値は、μＯＰ命令１、μＯＰ
命令２、・・・、μＯＰ命令ｎの各ＷＲステージの終了
時点でインクリメントされる。そして、μＯＰcomplete
カウンタ５４の値がμＯＰ命令デコーダ３０により発行
されるべき命令の数であるｎに達したときに、全てのμ
ＯＰ命令が完了したと判断して、処理装置を、 BLOCK D
ATA 転送命令を完了した状態、すなわち拡張命令コード
の実行が完了した状態に移行させる。かくして、命令実
行部２８におけるout-of-order（追越し）処理の制御を
変更することが不要となる。
【００４３】図１７は、本発明の第９実施形態に係る処
理装置のハードウェア構成を示すブロック図である。前
述の各実施形態と同一の部分については、同一の参照符
号を付すことにより、その説明を省略する。この第９実
施形態では、μＯＰ命令デコーダ３０による命令発行が
開始される前に非同期割り込みが発生しそうにないこと
を確認してμＯＰ命令デコーダ３０による命令発行中は
割り込みが発生しないように制御するＰＲＥＴＲＡＰ回
路５６が設けられている。
理装置のハードウェア構成を示すブロック図である。前
述の各実施形態と同一の部分については、同一の参照符
号を付すことにより、その説明を省略する。この第９実
施形態では、μＯＰ命令デコーダ３０による命令発行が
開始される前に非同期割り込みが発生しそうにないこと
を確認してμＯＰ命令デコーダ３０による命令発行中は
割り込みが発生しないように制御するＰＲＥＴＲＡＰ回
路５６が設けられている。
【００４４】すなわち、ＰＲＥＴＲＡＰ回路５６は、ト
ラップ割り込みを制御するＴＲＡＰ制御部５２の内部状
態に基づいて、非同期割り込みが発生しそうにない期間
においてのみ、μＯＰ命令デコーダ３０によるμＯＰ命
令の発行を許可する。これにより、μＯＰ命令の実行中
に非同期割り込みが禁止されることとなり、割り込み制
御の簡単化及びμＯＰ命令の分断の抑止が図られ、その
結果、命令発行制御の簡易化が実現される。
ラップ割り込みを制御するＴＲＡＰ制御部５２の内部状
態に基づいて、非同期割り込みが発生しそうにない期間
においてのみ、μＯＰ命令デコーダ３０によるμＯＰ命
令の発行を許可する。これにより、μＯＰ命令の実行中
に非同期割り込みが禁止されることとなり、割り込み制
御の簡単化及びμＯＰ命令の分断の抑止が図られ、その
結果、命令発行制御の簡易化が実現される。
【００４５】図１８は、本発明の第１０実施形態に係る
処理装置のハードウェア構成を示すブロック図である。
前述の各実施形態と同一の部分については、同一の参照
符号を付すことにより、その説明を省略する。この第１
０実施形態では、μＯＰ命令デコーダ３０により最初の
命令が発行されるサイクルで拡張命令コードのイリーガ
ルコンディションを検出し、イリーガルである場合にμ
ＯＰ命令デコーダ３０による命令列の発行を抑止すべく
割り込みを発生させるイリーガル検出回路５８が設けら
れている。
処理装置のハードウェア構成を示すブロック図である。
前述の各実施形態と同一の部分については、同一の参照
符号を付すことにより、その説明を省略する。この第１
０実施形態では、μＯＰ命令デコーダ３０により最初の
命令が発行されるサイクルで拡張命令コードのイリーガ
ルコンディションを検出し、イリーガルである場合にμ
ＯＰ命令デコーダ３０による命令列の発行を抑止すべく
割り込みを発生させるイリーガル検出回路５８が設けら
れている。
【００４６】すなわち、このイリーガル検出回路５８
は、命令のオペランドにおいて指定されるアドレスが境
界条件を満たしていない等のイリーガルコンディション
を検出するものであり、イリーガルな命令であった場合
には、μＯＰ命令として実行されるべき命令列が発行さ
れるのをその出力信号により抑止するとともに、トラッ
プ割り込みを発生させるべくＴＲＡＰ制御部５２に通知
する。かくして、 BLOCKDATA 転送命令等の拡張命令の
誤発行を抑止することができる。
は、命令のオペランドにおいて指定されるアドレスが境
界条件を満たしていない等のイリーガルコンディション
を検出するものであり、イリーガルな命令であった場合
には、μＯＰ命令として実行されるべき命令列が発行さ
れるのをその出力信号により抑止するとともに、トラッ
プ割り込みを発生させるべくＴＲＡＰ制御部５２に通知
する。かくして、 BLOCKDATA 転送命令等の拡張命令の
誤発行を抑止することができる。
【００４７】図１９は、本発明の第１１実施形態に係る
処理装置のハードウェア構成を示すブロック図である。
前述の各実施形態と同一の部分については、同一の参照
符号を付すことにより、その説明を省略する。この第１
１実施形態では、前記したＳｙｎｃ検出部４０が設けら
れ、更に、μＯＰ命令デコーダ３０により最初のμＯＰ
命令が発行されるときのみハードウェア資源４８に対す
るスナップショットを作成し、μＯＰ命令デコーダ３０
により後続のμＯＰ命令が発行されるときにはスナップ
ショットを作成しないＳＮＡＰ−ＳＨＯＴ回路４６′が
設けられている。
処理装置のハードウェア構成を示すブロック図である。
前述の各実施形態と同一の部分については、同一の参照
符号を付すことにより、その説明を省略する。この第１
１実施形態では、前記したＳｙｎｃ検出部４０が設けら
れ、更に、μＯＰ命令デコーダ３０により最初のμＯＰ
命令が発行されるときのみハードウェア資源４８に対す
るスナップショットを作成し、μＯＰ命令デコーダ３０
により後続のμＯＰ命令が発行されるときにはスナップ
ショットを作成しないＳＮＡＰ−ＳＨＯＴ回路４６′が
設けられている。
【００４８】かくして、２番目以降のμＯＰ命令の途中
で例外が発生した場合においても、最も古いスナップシ
ョットの情報、すなわち BLOCK DATA 転送命令等の拡張
命令を指す先頭のμＯＰ命令の実行時の情報が、トラッ
プ割り込みでソフトウェアに通知されることとなる。す
なわち、 BLOCK DATA 転送命令等の拡張命令で例外が発
生したようにソフトウェアに通知し、μＯＰ命令をソフ
トウェアに認識させることがないようにすることが可能
となる。
で例外が発生した場合においても、最も古いスナップシ
ョットの情報、すなわち BLOCK DATA 転送命令等の拡張
命令を指す先頭のμＯＰ命令の実行時の情報が、トラッ
プ割り込みでソフトウェアに通知されることとなる。す
なわち、 BLOCK DATA 転送命令等の拡張命令で例外が発
生したようにソフトウェアに通知し、μＯＰ命令をソフ
トウェアに認識させることがないようにすることが可能
となる。
【００４９】図２０は、本発明の第１２実施形態に係る
処理装置のハードウェア構成を示すブロック図である。
前述の各実施形態と同一の部分については、同一の参照
符号を付すことにより、その説明を省略する。一般に、
処理装置においては、ソフトウェアのデバッグ等のため
にアドレスストップ用アドレス一致検出回路６０が設け
られることが多い。この第１２実施形態では、μＯＰ命
令デコーダ３０により発行されるμＯＰ命令の実行中に
は、アドレスストップ用アドレス一致検出回路６０の出
力をマスクし、μＯＰ命令デコーダ３０により発行され
る最後のμＯＰ命令の実行が完了したときにアドレス一
致結果をＴＲＡＰ制御部５２へ通知するマスク回路６２
が設けられている。
処理装置のハードウェア構成を示すブロック図である。
前述の各実施形態と同一の部分については、同一の参照
符号を付すことにより、その説明を省略する。一般に、
処理装置においては、ソフトウェアのデバッグ等のため
にアドレスストップ用アドレス一致検出回路６０が設け
られることが多い。この第１２実施形態では、μＯＰ命
令デコーダ３０により発行されるμＯＰ命令の実行中に
は、アドレスストップ用アドレス一致検出回路６０の出
力をマスクし、μＯＰ命令デコーダ３０により発行され
る最後のμＯＰ命令の実行が完了したときにアドレス一
致結果をＴＲＡＰ制御部５２へ通知するマスク回路６２
が設けられている。
【００５０】このため、 BLOCK DATA 転送命令等の拡張
命令の実行後にアドレス一致の割り込みが発生するのが
保証され、μＯＰ命令を用いて複数サイクルで実行され
る拡張命令に対するアドレスストップをソフトウェアの
介在なしに実現することができる。
命令の実行後にアドレス一致の割り込みが発生するのが
保証され、μＯＰ命令を用いて複数サイクルで実行され
る拡張命令に対するアドレスストップをソフトウェアの
介在なしに実現することができる。
【００５１】以上、本発明の実施形態について述べてき
たが、もちろん本発明はこれに限定されるものではな
く、様々な実施形態を採用することが可能である。
たが、もちろん本発明はこれに限定されるものではな
く、様々な実施形態を採用することが可能である。
【００５２】
【発明の効果】以上説明したように、本発明によれば、
既存のハードウェアに対して大規模な変更を加えること
なく若干の制御を加えてハードウェアによる命令エミュ
レーションを実行させることにより複雑な機能の命令セ
ットをサポートする処理装置が提供される。
既存のハードウェアに対して大規模な変更を加えること
なく若干の制御を加えてハードウェアによる命令エミュ
レーションを実行させることにより複雑な機能の命令セ
ットをサポートする処理装置が提供される。
【図１】従来技術に係る処理装置のハードウェア構成を
示すブロック図である。
示すブロック図である。
【図２】図１の処理装置の動作を説明するためのタイム
チャートである。
チャートである。
【図３】本発明の第１実施形態に係る処理装置のハード
ウェア構成を示すブロック図である。
ウェア構成を示すブロック図である。
【図４】第１実施形態の動作を説明するためのタイムチ
ャートである。
ャートである。
【図５】本発明の第２実施形態に係る処理装置のハード
ウェア構成を示すブロック図である。
ウェア構成を示すブロック図である。
【図６】本発明の第３実施形態に係る処理装置のハード
ウェア構成を示すブロック図である。
ウェア構成を示すブロック図である。
【図７】第３実施形態の動作を説明するためのタイムチ
ャートである。
ャートである。
【図８】本発明の第４実施形態に係る処理装置のハード
ウェア構成を示すブロック図である。
ウェア構成を示すブロック図である。
【図９】第４実施形態の動作を説明するためのタイムチ
ャートである。
ャートである。
【図１０】本発明の第５実施形態に係る処理装置のハー
ドウェア構成を示すブロック図である。
ドウェア構成を示すブロック図である。
【図１１】第５実施形態の動作を説明するためのタイム
チャートである。
チャートである。
【図１２】本発明の第６実施形態に係る処理装置のハー
ドウェア構成を示すブロック図である。
ドウェア構成を示すブロック図である。
【図１３】第６実施形態の動作を説明するためのタイム
チャートである。
チャートである。
【図１４】本発明の第７実施形態に係る処理装置のハー
ドウェア構成を示すブロック図である。
ドウェア構成を示すブロック図である。
【図１５】本発明の第８実施形態に係る処理装置のハー
ドウェア構成を示すブロック図である。
ドウェア構成を示すブロック図である。
【図１６】第８実施形態の動作を説明するためのタイム
チャートである。
チャートである。
【図１７】本発明の第９実施形態に係る処理装置のハー
ドウェア構成を示すブロック図である。
ドウェア構成を示すブロック図である。
【図１８】本発明の第１０実施形態に係る処理装置のハ
ードウェア構成を示すブロック図である。
ードウェア構成を示すブロック図である。
【図１９】本発明の第１１実施形態に係る処理装置のハ
ードウェア構成を示すブロック図である。
ードウェア構成を示すブロック図である。
【図２０】本発明の第１２実施形態に係る処理装置のハ
ードウェア構成を示すブロック図である。
ードウェア構成を示すブロック図である。
２２…命令コード保持部 ２４…命令デコーダ ２６…実行命令保持部 ２８…命令実行部 ３０…μＯＰデコーダ ３２…μＯＰカウンタ ３４…命令選択部 ３６…命令発行制御部 ３８…プログラムカウンタ ４０…Ｓｙｎｃ検出部 ４２…ＰｏｓｔＳｙｎｃフラグ作成部 ４４…μＯＰIssue 信号生成回路 ４６，４６′…ＳＮＡＰ−ＳＨＯＴ回路 ４８…アーキテクチャハードウェア資源 ５０…μＯＰ実行フラグ作成部 ５２…ＴＲＡＰ制御部 ５４…μＯＰcompleteカウンタ ５６…ＰＲＥＴＲＡＰ検出回路 ５８…イリーガル検出回路 ６０…アドレスストップ用アドレス一致検出回路 ６２…マスク回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松島 淳也 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 伴 大輔 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B033 BA01 BA03 BD01 BE01
Claims (13)
- 【請求項１】 １サイクルごとの命令発行が可能な基本
命令コード又は１サイクルごとの命令発行が不可能な拡
張命令コードをフェッチして保持する命令コード保持手
段（２２）と、 前記命令コード保持手段に保持された基本命令コードを
デコードして命令を発行する第１の命令デコーダ（２
４）と、 前記命令コード保持手段に保持された拡張命令コードを
デコードし、複数個の命令の列に分解して、１サイクル
ごとに１個の命令を発行する第２の命令デコーダ（３
０）と、 前記第２の命令デコーダによって発行されるべき命令の
数をカウントするとともに、拡張命令コードの実行中で
あることを示す信号を出力するカウンタ（３２）と、 基本命令コードの実行中には前記第１の命令デコーダか
ら発行される命令を選択する一方、拡張命令コードの実
行中には前記第２の命令デコーダから発行される命令を
選択する命令選択手段（３４）と、 前記命令選択手段から出力される命令を保持する実行命
令保持手段（２６）と、 前記実行命令保持手段に保持された命令の内容を実行す
る命令実行手段（２８）と、 を具備する処理装置。 - 【請求項２】 前記第２の命令デコーダによる命令発行
ごとにプログラムカウンタ（３８）が更新されるのを抑
止する手段（３６）を更に具備する、請求項１に記載の
処理装置。 - 【請求項３】 前記第１の命令デコーダにより既に発行
された命令が全て完了したことを検出する手段（４０）
を具備し、前記第２の命令デコーダは、該検出する手段
の出力がオンであることを確認してから命令発行を開始
する、請求項１に記載の処理装置。 - 【請求項４】 前記第２の命令デコーダによる命令発行
が開始されたときにオンにされ発行された命令が全て完
了したときにオフにされるフラグを作成する手段（４
２）を更に具備し、前記第１の命令デコーダは該フラグ
がオンの間は命令発行を行わない、請求項３に記載の処
理装置。 - 【請求項５】 前記第２の命令デコーダにより命令が連
続して発行されていることを示す信号を生成する手段
（４４）と、該信号に基づいて前記第２の命令デコーダ
により発行される全ての命令ごとにハードウェア資源
（４８）に対するスナップショットを生成する手段（４
６）と、を更に具備する、請求項１に記載の処理装置。 - 【請求項６】 前記第２の命令デコーダにより最初の命
令が発行されたときにオンにされ前記第２の命令デコー
ダにより発行された最後の命令が完了したときにオフに
されるフラグを作成する手段（５０）を更に具備し、前
記第１の命令デコーダは該フラグがオンの間は命令発行
を行わない、請求項１に記載の処理装置。 - 【請求項７】 前記第２の命令デコーダにより最初の命
令が発行されたときにオンにされ前記第２の命令デコー
ダにより発行された最後の命令が完了したときにオフに
されるフラグを作成する手段（５０）と、該フラグがオ
ンの間は非同期の割り込みを抑止する手段（５２）と、
を更に具備する、請求項１に記載の処理装置。 - 【請求項８】 前記第２の命令デコーダにより最初の命
令が発行されたときにオンにされ前記第２の命令デコー
ダにより発行された最後の命令が完了したときにオフに
されるフラグを作成する手段（５０）と、該フラグがオ
ンの間前記命令実行手段からの命令完了信号を監視し該
信号がオンとなるごとにカウントを行うカウンタ（５
２）と、を更に具備し、該カウンタの値が前記第２の命
令デコーダにより発行されるべき命令の数に達したとき
に処理装置を拡張命令コードの実行が完了した状態に移
行させる、請求項１に記載の処理装置。 - 【請求項９】 前記第２の命令デコーダによる命令発行
が開始される前に非同期割り込みが発生しそうにないこ
とを確認して前記第２の命令デコーダによる命令発行中
は割り込みが発生しないように制御する手段（５６）を
更に具備する、請求項１に記載の処理装置。 - 【請求項１０】 前記第２の命令デコーダにより最初の
命令が発行されるサイクルで拡張命令コードのイリーガ
ルコンディションを検出し、イリーガルである場合に前
記第２の命令デコーダによる命令列の発行を抑止すべく
割り込みを発生させる手段（５８）を更に具備する、請
求項１に記載の処理装置。 - 【請求項１１】 前記第１の命令デコーダにより既に発
行された命令が全て完了したことを検出する手段（４
０）を具備し、前記第２の命令デコーダにより最初の命
令が発行されるときのみハードウェア資源（４８）に対
するスナップショットを作成し、前記第２の命令デコー
ダにより後続の命令が発行されるときにはスナップショ
ットを作成しない手段（４６′）を更に具備する、請求
項１に記載の処理装置。 - 【請求項１２】 前記第２の命令デコーダにより発行さ
れる命令の実行中には、アドレスストップ用アドレス一
致検出回路（６０）の出力をマスクし、前記第２の命令
デコーダにより発行される最後の命令の実行が完了した
ときにアドレス一致結果を割り込み制御回路（５２）へ
通知する手段（６２）を更に具備する、請求項１に記載
の処理装置。 - 【請求項１３】 前記第２の命令デコーダによってデコ
ードされる拡張命令コードが、一つの基本命令で転送可
能なデータのサイズの整数倍のサイズを有するデータの
転送を指示するブロックデータ転送命令コードである、
請求項１から請求項１２までのいずれか１項に記載の処
理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32119599A JP3669884B2 (ja) | 1999-11-11 | 1999-11-11 | 処理装置 |
| US09/614,455 US6647488B1 (en) | 1999-11-11 | 2000-07-12 | Processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32119599A JP3669884B2 (ja) | 1999-11-11 | 1999-11-11 | 処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001142691A true JP2001142691A (ja) | 2001-05-25 |
| JP3669884B2 JP3669884B2 (ja) | 2005-07-13 |
Family
ID=18129862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32119599A Expired - Fee Related JP3669884B2 (ja) | 1999-11-11 | 1999-11-11 | 処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6647488B1 (ja) |
| JP (1) | JP3669884B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1324191A1 (en) * | 2001-12-27 | 2003-07-02 | STMicroelectronics S.r.l. | Processor architecture, related system and method of operation |
| US7181596B2 (en) * | 2002-02-12 | 2007-02-20 | Ip-First, Llc | Apparatus and method for extending a microprocessor instruction set |
| US7529912B2 (en) * | 2002-02-12 | 2009-05-05 | Via Technologies, Inc. | Apparatus and method for instruction-level specification of floating point format |
| US7315921B2 (en) * | 2002-02-19 | 2008-01-01 | Ip-First, Llc | Apparatus and method for selective memory attribute control |
| US7328328B2 (en) * | 2002-02-19 | 2008-02-05 | Ip-First, Llc | Non-temporal memory reference control mechanism |
| US7546446B2 (en) * | 2002-03-08 | 2009-06-09 | Ip-First, Llc | Selective interrupt suppression |
| US7395412B2 (en) * | 2002-03-08 | 2008-07-01 | Ip-First, Llc | Apparatus and method for extending data modes in a microprocessor |
| US7155598B2 (en) * | 2002-04-02 | 2006-12-26 | Ip-First, Llc | Apparatus and method for conditional instruction execution |
| US7302551B2 (en) * | 2002-04-02 | 2007-11-27 | Ip-First, Llc | Suppression of store checking |
| US7380103B2 (en) * | 2002-04-02 | 2008-05-27 | Ip-First, Llc | Apparatus and method for selective control of results write back |
| US7373483B2 (en) * | 2002-04-02 | 2008-05-13 | Ip-First, Llc | Mechanism for extending the number of registers in a microprocessor |
| US7185180B2 (en) * | 2002-04-02 | 2007-02-27 | Ip-First, Llc | Apparatus and method for selective control of condition code write back |
| US7380109B2 (en) * | 2002-04-15 | 2008-05-27 | Ip-First, Llc | Apparatus and method for providing extended address modes in an existing instruction set for a microprocessor |
| US6954865B2 (en) * | 2002-06-18 | 2005-10-11 | Sun Microsystems, Inc. | Reduced verification complexity and power saving features in a pipelined integrated circuit |
| US20070226454A1 (en) * | 2006-03-01 | 2007-09-27 | Marius Stoian | Highly scalable MIMD machine for java and .net processing |
| US20080177979A1 (en) * | 2006-03-01 | 2008-07-24 | Gheorghe Stefan | Hardware multi-core processor optimized for object oriented computing |
| US7749593B2 (en) * | 2006-07-07 | 2010-07-06 | Certainteed Corporation | Solar heat responsive exterior surface covering |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01286030A (ja) * | 1988-05-12 | 1989-11-17 | Nec Corp | 情報処理装置 |
| JPH02190930A (ja) * | 1988-12-29 | 1990-07-26 | Internatl Business Mach Corp <Ibm> | ソフトウエア命令実行装置 |
| JPH03150633A (ja) * | 1989-11-07 | 1991-06-27 | Matsushita Electric Ind Co Ltd | 命令解読装置 |
| JPH04306735A (ja) * | 1991-04-04 | 1992-10-29 | Toshiba Corp | 非同期割込み禁止機構 |
| JPH08339298A (ja) * | 1995-02-02 | 1996-12-24 | Ricoh Co Ltd | マイクロプロセッサにおける命令追加方法及びそれを用いたマイクロプロセッサ |
| JPH11272462A (ja) * | 1998-03-24 | 1999-10-08 | Fuji Electric Co Ltd | 情報処理装置 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5233695A (en) * | 1987-03-31 | 1993-08-03 | Kabushiki Kaisha Toshiba | Microprocessor with a reduced size microprogram |
| JP2694948B2 (ja) * | 1987-03-31 | 1997-12-24 | 株式会社東芝 | マイクロプログラム処理装置 |
| US5630083A (en) * | 1994-03-01 | 1997-05-13 | Intel Corporation | Decoder for decoding multiple instructions in parallel |
| JPH09330219A (ja) | 1996-06-12 | 1997-12-22 | Matsushita Electric Ind Co Ltd | 命令解読器切替型プロセッサ及び翻訳装置 |
| US6032252A (en) * | 1997-10-28 | 2000-02-29 | Advanced Micro Devices, Inc. | Apparatus and method for efficient loop control in a superscalar microprocessor |
| US6105125A (en) * | 1997-11-12 | 2000-08-15 | National Semiconductor Corporation | High speed, scalable microcode based instruction decoder for processors using split microROM access, dynamic generic microinstructions, and microcode with predecoded instruction information |
| US6356995B2 (en) * | 1998-07-02 | 2002-03-12 | Picoturbo, Inc. | Microcode scalable processor |
| US6430674B1 (en) * | 1998-12-30 | 2002-08-06 | Intel Corporation | Processor executing plural instruction sets (ISA's) with ability to have plural ISA's in different pipeline stages at same time |
-
1999
- 1999-11-11 JP JP32119599A patent/JP3669884B2/ja not_active Expired - Fee Related
-
2000
- 2000-07-12 US US09/614,455 patent/US6647488B1/en not_active Expired - Fee Related
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01286030A (ja) * | 1988-05-12 | 1989-11-17 | Nec Corp | 情報処理装置 |
| JPH02190930A (ja) * | 1988-12-29 | 1990-07-26 | Internatl Business Mach Corp <Ibm> | ソフトウエア命令実行装置 |
| JPH03150633A (ja) * | 1989-11-07 | 1991-06-27 | Matsushita Electric Ind Co Ltd | 命令解読装置 |
| JPH04306735A (ja) * | 1991-04-04 | 1992-10-29 | Toshiba Corp | 非同期割込み禁止機構 |
| JPH08339298A (ja) * | 1995-02-02 | 1996-12-24 | Ricoh Co Ltd | マイクロプロセッサにおける命令追加方法及びそれを用いたマイクロプロセッサ |
| JPH11272462A (ja) * | 1998-03-24 | 1999-10-08 | Fuji Electric Co Ltd | 情報処理装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6647488B1 (en) | 2003-11-11 |
| JP3669884B2 (ja) | 2005-07-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2001142691A (ja) | 処理装置 | |
| JP3176093B2 (ja) | マイクロプロセッサの割込み制御装置 | |
| JP2003085000A (ja) | トレース情報生成装置およびその方法 | |
| JP2001195250A (ja) | 命令トランスレータ、トランスレータ付命令メモリおよびそれらを用いたデータ処理装置 | |
| US12153929B2 (en) | Processor that executes instruction that specifies instruction concatenation and atomicity | |
| TW201342225A (zh) | 用於使用觸發來決定指令順序之方法 | |
| CN114003365A (zh) | 用于risc-v架构的快速中断系统 | |
| JP2669158B2 (ja) | データ処理装置 | |
| JP3212213B2 (ja) | データ処理装置 | |
| US7051146B2 (en) | Data processing systems including high performance buses and interfaces, and associated communication methods | |
| EP1125199B1 (en) | Method of debugging a program thread | |
| JPH0795278B2 (ja) | 処理装置の割込制御方式 | |
| US6347368B1 (en) | Microcomputing device for exchanging data while executing an application | |
| KR100263262B1 (ko) | 마이크로프로세서 | |
| EP0279953B1 (en) | Computer system having mixed macrocode and microcode instruction execution | |
| CN111625328B (zh) | 适用于risc-v架构的中断装置、系统及方法 | |
| JPH04260929A (ja) | データ処理装置 | |
| JP2668456B2 (ja) | ビット検索回路及びそれを備えたデータ処理装置 | |
| JPH08255476A (ja) | データ処理システムにおけるメモリ拡張スタック装置および方法 | |
| US6061787A (en) | Interrupt branch address formed by concatenation of base address and bits corresponding to highest priority interrupt asserted and enabled | |
| US20080162910A1 (en) | Asynchronous control transfer | |
| JPH056281A (ja) | 情報処理装置 | |
| US5987559A (en) | Data processor with protected non-maskable interrupt | |
| JP2556870B2 (ja) | データ処理装置 | |
| JPH07244588A (ja) | データ処理装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041221 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050215 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050315 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050412 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080422 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090422 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090422 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100422 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110422 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110422 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120422 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130422 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140422 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |