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JP2001102465A - 不揮発性メモリ - Google Patents

不揮発性メモリ

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Publication number
JP2001102465A
JP2001102465A JP28023799A JP28023799A JP2001102465A JP 2001102465 A JP2001102465 A JP 2001102465A JP 28023799 A JP28023799 A JP 28023799A JP 28023799 A JP28023799 A JP 28023799A JP 2001102465 A JP2001102465 A JP 2001102465A
Authority
JP
Japan
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ferroelectric
transistor
semiconductor substrate
electrode
layer
Prior art date
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Pending
Application number
JP28023799A
Other languages
English (en)
Inventor
Takashi Nakamura
孝 中村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Priority to JP28023799A priority Critical patent/JP2001102465A/ja
Priority to US09/671,599 priority patent/US6285577B1/en
Priority to KR1020000057409A priority patent/KR100663310B1/ko
Priority to EP00121187A priority patent/EP1089341A3/en
Priority to TW089120344A priority patent/TW480490B/zh
Publication of JP2001102465A publication Critical patent/JP2001102465A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

(57)【要約】 【目的】 本発明では、多値情報の書き込み、読み出し
を行うことのできるメモリ構造を提供する。 【解決手段】 半導体基板に形成されたソース・ドレイ
ン領域間の前記半導体基板表面に、少なくとも第１の強
誘電体層を介してゲート電極を積層してなる強誘電体ト
ランジスタと、第1および第２の電極と、前記第1および
第２の電極間に挟持された第２の強誘電体層とからな
り、前記第1の電極を、前記トランジスタの前記ソース
・ドレイン領域の一方に接続してなる強誘電体キャパシ
タとを具備し、前記コントロール電極と前記半導体基板
との間に第1の電位差を生じさせ、前記第1の強誘電体層
の分極を反転させるとともに、前記第1および第２の電
極間に第２の電位差を生じさせ、前記第２の強誘電体層
の分極を反転させることにより、多値データの書き込み
および読み出しを行うようにしたことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、不揮発性メモリに係
り、特にＭＦＳ（メタル−強誘電体−半導体）電界効果
トランジスタ、ＭＦＩＳ（メタル−強誘電体−絶縁体−
半導体）電界効果トランジスタ、ＭＦＭＩＳ（メタル−
強誘電体−メタル−絶縁体−半導体）電界効果トランジ
スタと、強誘電体キャパシタとからなる複合型の不揮発
性メモリに関する。
【０００２】
【従来の技術】現在研究されている強誘電体メモリは大
きく２つに分けられる。1つは、強誘電体キャパシタの
反転電荷量を検出する方式で、強誘電体キャパシタと選
択トランジスタとで構成される。
【０００３】もう１つは、強誘電体の自発分極による半
導体の抵抗変化を検出する方式のメモリである。この方
式の代表的なものが、ＭＦＳＦＥＴである。これはゲー
ト絶縁膜に強誘電体を用いたＭＩＳ構造である。この構
造では半導体表面に直接強誘電体を形成する必要があ
り、強誘電体／半導体の界面制御が困難なことから、良
質のメモリ素子を製造するのは極めて困難であるとされ
ている。そこで現在は強誘電体／半導体界面にバッファ
層を設けたメモリ構造が主流になっているが、われわれ
は、図６に等価回路図及び図７に断面説明図を示すよう
に、強誘電体／半導体界面にバッファ層として金属層
（Ｍ）と絶縁体層（Ｉ）とを介在させたＭＦＭＩＳ構造
のＦＥＴを提案している。このＭＦＭＩＳ構造のＦＥＴ
は、半導体基板１のソース・ドレイン領域２，３間に形
成されるチャネル領域上に、ゲート酸化膜５、フローテ
ィングゲート６、強誘電体膜７、コントロールゲート８
を順次積層してなるものである。
【０００４】この構造では通常半導体基板1を設置し、
コントロールゲート８に正の電圧を与えると、強誘電体
膜７は分極反転を起こす。コントロールゲート８の電圧
を除去しても、強誘電体膜７の残留分極により、チャネ
ル形成領域ＣＨには負の電荷が発生する。これを「１」
の状態とする。
【０００５】逆に、コントロールゲート８に負の電圧を
与えると、強誘電体膜８は逆方向に分極反転を起こす。
コントロールゲート８の電圧を除去しても、強誘電体膜
８の残留分極によりチャネル形成領域ＣＨには正の電荷
が発生する。これを「０」の状態とする。このようにし
てＦＥＴに情報「１」または「０」の書き込みを行うこ
とができるようになっている。
【０００６】書き込まれた情報の読み出しは、コントロ
ールゲートに読み出し電圧Ｖrを与えることによって実
行される。読み出し電圧Ｖrは、「１」の状態における
閾値電圧Ｖth1と「０」の状態における閾値電圧Ｖth0と
の間の値に設定されている。そして、コントロールゲー
ト７読み出し電圧Ｖｒを与えたとき、ドレイン電流が流
れたか否かを検出することにより、書き込まれた情報が
「１」であったか、「０」であったかを判別することが
できるようになっている。
【０００７】このように、ＭＦＭＩＳ構造のＦＥＴによ
れば、一つの素子で一つのメモリセルを構成することが
でき、非破壊読み出しを良好に行うことが可能となる。
【０００８】一方、図８に等価回路図、図９に断面図を
示すように選択トランジスタと強誘電体キャパシタとで
構成される前者の構造の強誘電体メモリは、１個の強誘
電体キャパシタに「０」「１」２値の電荷量を保持する
ことができるものである。例えば図１０に強誘電体膜の
ヒステリシス特性を示すように、記憶情報「０」を書き
込む場合、キャパシタに印加する電圧をマイナスとし
（選択トランジスタＴSWをｏｎにして、ビット線ＢＬに
マイナス電位、プレート線ＰＬにプラス電位を印加す
る）、ｄ点を通過させた後、印加電圧をゼロに戻せば、
分極値は残留分極点ａ点となり、記憶情報「０」を書き
込むことができる。一方、記憶情報「１」を書き込む場
合、キャパシタに印加する電圧をプラスとし、ｂ点を通
過させた後、印加電圧をゼロに戻せば分極量は残留分極
点ｃ点となり、記憶情報「１」を書きこむことができ
る。
【０００９】データの読み出しに際しては、電圧をキャ
パシタに印加した際にビット線上に流れ出る電荷量を検
出することによって行われる。強誘電体キャパシタから
ビット線に流れ出る電荷はビット線電位を変動させる。
ビット線にはビット線の存在により生じる寄生ビット線
容量Ｃbが存在する。トランジスタがｏｎし、読み出さ
れるメモリが選択させると、ビット線上にはメモリセル
に書き込まれた情報に応じて、電荷が出力される。この
電荷をビット線の全容量値で除した値がビット線の電位
となる。
【００１０】このビット線電位の差をあらかじめ設定さ
れているレファレンス電位と比較し、読み出すように構
成されている。
【００１１】
【発明が解決しようとする課題】これらのメモリ構造で
は、いずれも２値情報の書き込み、読み出ししかできな
いという問題があった。そこで本発明では、多値情報の
書き込み、読み出しを行うことのできるメモリ構造を提
供することを目的とする。
【００１２】
【課題を解決するための手段】そこで本発明では、半導
体基板に形成されたソース・ドレイン領域間の前記半導
体基板表面に、少なくとも第１の強誘電体層を介してゲ
ート電極を積層してなる強誘電体トランジスタと、第1
および第２の電極と、前記第1および第２の電極間に挟
持された第２の強誘電体層とからなり、前記第1の電極
を、前記トランジスタの前記ソース・ドレイン領域の一
方に接続してなる強誘電体キャパシタとを具備し、前記
コントロール電極と前記半導体基板との間に第1の電位
差を生じさせ、前記第1の強誘電体層の分極を反転させ
るとともに、前記第1および第２の電極間に第２の電位
差を生じさせ、前記第２の強誘電体層の分極を反転させ
ることにより、多値データの書き込みおよび読み出しを
行うようにしたことを特徴とする。
【００１３】本発明の第２によれば、請求項１に記載の
不揮発性メモリにおいて、前記強誘電体トランジスタ
は、半導体基板に形成されたソース・ドレイン領域間の
前記半導体基板表面に、第1の強誘電体層とゲート絶縁
膜を介して形成されたゲート電極を具備してなるＭＦＩ
Ｓ構造のトランジスタであることを特徴とする。
【００１４】本発明の第３によれば、請求項１に記載の
不揮発性メモリにおいて、前記強誘電体トランジスタ
は、半導体基板に形成されたソース・ドレイン領域間の
前記半導体基板表面に、ゲート絶縁膜を介してフローテ
ィングゲートと、第1の強誘電体層と、コントロールゲ
ートとを順次積層してなるＭＦＭＩＳ構造のトランジス
タであることを特徴とする。
【００１５】かかる構成によれば、基板とコントロール
ゲートなどのゲート（ワード線）との間に印加する電
圧、および強誘電体トランジスタのゲート電位下におけ
るドレイン電流（チャネル抵抗）の大小との組み合わせ
によって、多値データの書き込みおよび読み出しを行う
ことが、極めて容易に可能となる。
【００１６】また、本発明の第４では、請求項３に記載
の不揮発性メモリにおいて、前記第１および第２の強誘
電体層は、同一工程で形成された強誘電体層であること
を特徴とする。
【００１７】かかる構成によれば、上記効果に加え、さ
らに製造が容易で構造が簡単かつ信頼性の高い不揮発性
メモリを提供することが可能となる。
【００１８】なお、第1および第２の強誘電体層を同一
工程で形成する場合、1トランジスタ1キャパシタ型のメ
モリでは、ＰＺＴ、ＳＢＴを用いるのが望ましい。ＳＴ
Ｎは使用できない。
【００１９】これに対し、第1および第２の強誘電体層
を同一工程で形成する場合、1トランジスタ型のメモリ
では、ＳＴＣを用いるのがより望ましいが、ＰＺＴ、Ｓ
ＢＴを用いてもよい。この1トランジスタ型のメモリと
しては、ゲート電極を第１および第２の強誘電体層を含
むように形成し、これら第１および第２の強誘電体層間
に電極を介在させ、各強誘電体層にかかる電圧を独立し
て制御できるようにしたものが適用可能である。
【００２０】
【発明の実施の形態】次に、本発明の実施例として、Ｐ
ＺＴを誘電体膜として用いた強誘電体メモリについて説
明する。この強誘電体メモリは、図1にその等価回路図
を示すゲート電極に強誘電体層を用いたＭＦＭＩＳトラ
ンジスタＴMFと、このＭＦＭＩＳトランジスタＴMFのソ
ース・ドレイン領域のいずれか一方に第１の電極が接続
され、第２の電極との間に強誘電体層を挟持してなる強
誘電体キャパシタＣFとで１セルを構成してなるもので
ある。
【００２１】この強誘電体メモリは図２（ａ）および
（ｂ）に断面構造図を示すように、ｎ型のシリコン基板
１表面に形成されたｐ型不純物領域からなるソース・ド
レイン領域２，３の間のチャネル領域の表面に、膜厚１
０ｎｍの酸化シリコン膜からなるゲート絶縁膜４を介し
て、ベースゲート５Ｇが形成され、このベースゲートに
接続するプラグＰを介して形成された膜厚１００ｎｍの
イリジウム層と膜厚５０ｎｍの酸化イリジウム層との２
層構造からなるフローティングゲート５と、膜厚２００
ｎｍのＰＺＴからなる強誘電体層６と、膜厚１００ｎｍ
のＰＺＴからなるコントロールゲート７とを順次積層し
てなるＭＦＭＩＳ構造のＦＥＴと、前記ソース・ドレイ
ン領域２，３の一方に接続された膜厚１００ｎｍのイリ
ジウム層と膜厚５０ｎｍの酸化イリジウム層との２層構
造からなる第１電極１６と、膜厚２００ｎｍのＰＺＴか
らなる強誘電体層１７と、膜厚１００ｎｍのイリジウム
層と膜厚５０ｎｍの酸化イリジウム層との２層構造から
なる第２電極１８とからなる強誘電体キャパシタとが接
続せしめられて、１セルを構成している。
【００２２】そしてこの第２の電極１８はプレート線１
８ＰＬmに接続され、ソース・ドレイン領域の一方はビ
ット線２０ＢＬmに接続される。コントロールゲート７
はワード線を構成し、基板表面のＮ−ウェルには、ドラ
イブ線ＤLN２２が図示しない個所で接続され、基板電位
を制御できるように構成されている。ここでフローティ
ングゲートは基板表面に形成されたベースゲート５Ｇに
接続するようにプラグＰを介して強誘電体キャパシタの
第１電極と同レベルに形成されている。１９、２１は層
間絶縁膜である。
【００２３】ここではＭＦＭＩＳ構造のＦＥＴおよび強
誘電体キャパシタでそれぞれ２つの状態（０）、（１）
をとることができるため、計４つの組み合わせ状態
（０、０）、（０、１）、（１、０）、（１、１）で４
値をとることができる。
【００２４】書き込みに際しては、コントロールゲート
ＷＬと基板間ＤＬに電圧を印加することにより、強誘電
体層の分極状態によってトランジスタの閾値電圧が変化
することにより、あるゲート電圧でのドレイン電流（チ
ャネル抵抗）の大小を記憶情報として利用する。そして
さらに、このドレイン電流を強誘電体キャパシタに蓄積
し、さらにこの蓄積情報の有無によっても記憶情報の書
き込み、読み出しを行うことが可能となる。従ってＦＥ
ＭＩＳと、強誘電体キャパシタとでそれぞれ２値づつ、
４値の書き込み、読み出しを行うことが可能となる。
【００２５】次に、この不揮発性メモリの動作について
説明する。図３はヒステリシス特性を示す図である。図
４はリードのタイムチャートを示す図である。
【００２６】ワード線ＷＬには電圧ＶW1、を印加し、Ｆ
ＥＴをオンすることにより（１）を書き込む。このとき
ドライブ線ＤＬは接地電位とする。続いてプレート線を
ハイ、ビット線を接地電位にし、（０）を書き込む。こ
のときは（１，０）の書き込みを行うことになる。さら
にまた、この後ワード線ＷＬには電圧ＶW0、を印加し、
ドライブ線ＤＬをハイとすることによりＦＥＴに（０）
を書き込む。このときは（０，０）の書き込みを行うこ
とになる。
【００２７】一方この時プレート線を接地電位、ビット
線をハイにすると、（１）を書き込むことができる。こ
のときは（１，１）の書き込みを行うことになる。さら
にまた、この後ワード線ＷＬには電圧ＶW0、を印加し、
ドライブ線ＤＬをハイとすることによりはＦＥＴに
（０）を書き込む。このときは（０，１）の書き込みを
行うことになる。
【００２８】読み出しに際しては、まずワード線に読み
出し電圧Ｖrをかける。ここでＦＥＴが（１）のときオ
ン。（０）のときオフとなる。そしてプレート線をハイ
にする。ここでビット線の電位変化が０であるときは、
ＦＥＴが０であると判断する（ここでビット線の電位変
化が0でなく小さいときは後述する）。
【００２９】またビット線の電位変化が大のときはキャ
パシタが1であると判断し、（１、１）を読み出す。ま
たビット線の電位変化が小のときはキャパシタが０であ
ると判断し、（１、０）を読み出す。
【００３０】次にワード線をＶW1にする。（ＦＥＴをオ
ンにする）そしてビット線の電位変化が大であるときは
ＦＥＴは０、キャパシタ１であると判断し、（０、１）
を読み出す。
【００３１】一方ビット線の電位変化が小であるときは
ＦＥＴは１または０、キャパシタ０であると判断し、Ｆ
ＥＴは０、キャパシタ０であると判断された場合のみ、
上記（０、０）を読み出す。
【００３２】再書き込みに際しては、破壊読み出しのた
め、読み出し後に書き込みを行う。ここで基板電位ＤＬ
は図４Ｂに示すように常にグランドとする。
【００３３】そして図４Ｃに示すように、ワード線がＶ
W0、ＶW1となっているときに、プレート線ＰＬを一定時
間だけＶcまで上昇させる。このときこのワード線電位
とプレート線電位に応じて、ドレイン電流が流れ、ビッ
ト線電位は、所定量だけ下がる。
【００３４】このようにして図５に示すように４パター
ンの信号の読み出しを行うことが可能となる。
【００３５】尚、前記実施例では、強誘電体膜として、
ＰＺＴを用いたが、これに限定されることなく、適宜変
更可能である。
【００３６】また、ＭＦＭＩＳ構造のＦＥＴ、強誘電体
キャパシタの両方について、同一工程で形成したＰＺＴ
膜からなる強誘電体膜を使用したが、他の材料を用いて
もよく、また互いに特性の異なる強誘電体膜を用いても
よい。
【００３７】
【発明の効果】以上説明してきたように本発明によれ
ば、容易に安定した多値読み取りが可能な不揮発性メモ
リを得ることがとなる。
【図面の簡単な説明】
【図１】本発明実施例の不揮発性メモリの等価回路を示
す図である。
【図２】本発明実施例の不揮発性メモリを示す図であ
る。
【図３】本発明実施例の不揮発性メモリのヒステリシス
特性を示す図である。
【図４】本発明実施例の不揮発性メモリのリードチャー
トを示す図である。
【図５】本発明実施例の不揮発性メモリの読み出し結果
を示す図。
【図６】従来例の強誘電体メモリの等価回路を示す図で
ある。
【図７】従来例の強誘電体メモリの構造を示す図であ
る。
【図８】従来例の強誘電体メモリの等価回路を示す図で
ある。
【図９】従来例の強誘電体メモリの構造を示す図であ
る。
【図１０】従来例の強誘電体メモリの動作説明図であ
る。
【符号の説明】 １・・・シリコン基板 ２・・・ソース領域 ３・・・ドレイン領域 ４・・・ゲート絶縁膜 ５・・・フローティングゲート ６・・・強誘電体膜 ７・・・コントロールゲート Ｐ・・・プラグ １６・・・第１電極 １７・・・強誘電体膜 １８・・・第２電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/10 ４５１ 27/108 21/8242 Ｆターム(参考） 5B024 AA03 AA15 BA02 BA03 CA07 CA17 CA21 CA27 5F001 AA17 AD33 AE02 AE03 AE08 AE20 AF20 5F083 AD48 FR02 FR05 FR06 FR07 GA30 JA15 JA17 MA06 MA17 ZA21 5F101 BA62 BD20 BE02 BE03 BE05 BE07 BF05

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】半導体基板に形成されたソース・ドレイン
    領域間の前記半導体基板表面に、少なくとも第１の強誘
    電体層を介してゲート電極を積層してなる強誘電体トラ
    ンジスタと、 第1および第２の電極と、前記第1および第２の電極間に
    挟持された第2の強誘電体層とからなり、前記第1の電極
    を、前記トランジスタの前記ソース・ドレイン領域の一
    方に接続してなる強誘電体キャパシタとを具備し、 前記コントロール電極と前記半導体基板との間に第1の
    電位差を生じさせ、前記第1の強誘電体層の分極を反転
    させるとともに、 前記第1および第２の電極間に第２の電位差を生じさ
    せ、前記第２の強誘電体層の分極を反転させることによ
    り、 多値データの書き込みおよび読み出しを行うようにした
    ことを特徴とする不揮発性メモリ。
  2. 【請求項２】前記強誘電体トランジスタは、半導体基板
    に形成されたソース・ドレイン領域間の前記半導体基板
    表面に、第1の強誘電体層とゲート絶縁膜を介して形成
    されたゲート電極を具備してなるＭＦＩＳ構造のトラン
    ジスタであることを特徴とする請求項１に記載の不揮発
    性メモリ。
  3. 【請求項３】前記強誘電体トランジスタは、半導体基板
    に形成されたソース・ドレイン領域間の前記半導体基板
    表面に、ゲート絶縁膜を介してフローティングゲート
    と、第1の強誘電体層と、コントロールゲートとを順次
    積層してなるＭＦＭＩＳ構造のトランジスタであること
    を特徴とする請求項１に記載の不揮発性メモリ。
  4. 【請求項４】前記第１および第２の強誘電体層は、同一
    工程で形成された強誘電体層であることを特徴とする請
    求項３に記載の不揮発性メモリ。
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