JP2001094113A

JP2001094113A - 半導体装置およびその作製方法

Info

Publication number: JP2001094113A
Application number: JP32748299A
Authority: JP
Inventors: Shunpei Yamazaki; 舜平山崎
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 1998-11-17
Filing date: 1999-11-17
Publication date: 2001-04-06
Anticipated expiration: 2019-11-17
Also published as: JP4159712B2

Abstract

(57)【要約】【課題】薄膜トランジスタの信頼性を向上する。【解決手段】ゲート電極はテーパー部を有する第１の
ゲート電極１０８と、第１のゲート電極１０８よりも幅
の狭い第２のゲート電極１０９でなる。半導体層には、
第１のゲート電極１０８を介してリンを低濃度にドーピ
ングする。半導体層には、チャネル形成領域１２１とｎ
+ 型不純物領域１２２、１２３との間に２種類のｎ- 型
不純物領域１２４〜１２７が形成される。ｎ- 型不純物
領域１２４、１２５はゲート電極とオーバーラップし、
ｎ- 型不純物領域１２６、１２７がゲート電極とオーバ
ーラップしていない。２種類のｎ- 型不純物領域を形成
することにより、オフ電流を低下できると共に、特性の
劣化が抑制できる。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は薄膜トランジスタ
（以下、ＴＦＴという）及び薄膜トランジスタで構成さ
れた回路を有する半導体装置に関する。半導体装置とし
て例えば、液晶表示パネルに代表される電気光学装置お
よびその様な電気光学装置を部品として搭載した電子機
器の構成に関する。なお、本明細書中において半導体装
置とは、半導体特性を利用することで機能する装置全般
を指し、電気光学装置、半導体回路および電子機器も半
導体装置である。

【０００２】

【従来の技術】近年、結晶性シリコン膜を利用したＴＦ
Ｔで回路を構成したアクティブマトリクス型液晶表示装
置が注目されている。これはマトリクス状に配置された
複数の画素によって液晶にかかる電界をマトリクス状に
制御し、高精細な画像表示を実現するものである。

【０００３】この様なアクティブマトリクス型液晶表示
装置は、解像度がXGA、SXGAというように高精細になる
に従い、画素数だけでも１００万個を超えるようにな
る。そしてその全てを駆動するためのドライバ回路は非
常に複雑かつ多くのＴＦＴによって形成される。

【０００４】実際の液晶表示装置（液晶パネルともい
う）に要求される仕様は厳しく、全ての画素が正常に動
作するためには画素、ドライバともに高い信頼性が確保
されなければならない。特に、ドライバ回路で異常が発
生すると一列（または一行）の画素が全滅するといった
線欠陥と呼ばれる不良となる。

【０００５】ところが、結晶性シリコン膜を利用したＴ
ＦＴは信頼性の面でまだまだＬＳＩなどに用いられるＭ
ＯＳＦＥＴ（単結晶半導体基板上に形成されたトランジ
スタ）に及ばないとされている。そして、この弱点が克
服されない限り、ＴＦＴでＬＳＩ回路を形成することは
困難であるとの見方が強まっている。

【０００６】ＴＦＴの信頼性を向上させる構造として、
ＧＯＬＤ（Gate Overlapped Light-doped Drain）やＬ
ＡＴＩＤ（Large-Tilt-Angle Implanted Drain）などが
知られている。これらの構造の特徴はＬＤＤ領域とゲー
ト電極とがオーバーラップしている点であり、こうする
ことでＬＤＤ領域の不純物濃度を低減することが可能と
なり、電界の緩和効果が大きくなってホットキャリア耐
性が高まる。

【０００７】例えば、「M.Hatano,H.Akimoto,and T.Sak
ai,IEDM97 TECHNICAL DIGEST,p523-526,1997」ではシリ
コンで形成したサイドウォールを用いてＧＯＬＤ構造の
ＴＦＴを実現している。

【０００８】しかしながら、同論文に開示されたＧＯＬ
Ｄ構造では通常のＬＤＤ構造に比べてオフ電流（ＴＦＴ
がオフ状態にある時に流れる電流）が大きくなってしま
うという問題があり、そのための対策が必要であった。

【０００９】

【発明が解決しようとする課題】本発明はＧＯＬＤ構造
ＴＦＴの欠点を解消し、オフ電流を減少させ、かつホッ
トキャリア耐性の高いＴＦＴを提供することを課題とす
る。そして、そのようなＴＦＴで回路を形成した半導体
回路を有する信頼性の高い半導体装置を実現することを
課題とするものである。

【００１０】

【課題を解決するための手段】上述した課題を解決する
ために、本発明に係る薄膜トランジスタは、チャネルが
形成される半導体層にソース領域またはドレイン領域と
して機能するｎ型又はｐ型の第１の不純物領域のほか
に、チャネルと第１の不純物領域の間に２種類の第１の
不純物領域と同じ導電型を示す不純物領域（第２、第３
の不純物領域）を有する。これら第２、第３の不純物領
域はその導電型を決める不純物濃度が第１の不純物領域
よりも低く、高抵抗領域として機能する。

【００１１】第２の不純物領域はゲート絶縁膜を介して
ゲート電極と重なった低濃度不純物領域であり、ホット
キャリア耐性を高める作用を有する。他方、第３の不純
物領域はゲート電極と重ならない低濃度不純物領域であ
り、オフ電流の増加を防ぐ作用を有する。

【００１２】なお、ゲート電極とはゲート絶縁膜を挟ん
で半導体層と交差している電極であって、半導体層に電
界を印可して空乏層を形成するための電極である。ゲー
ト配線においては、ゲート絶縁膜を挟んで半導体層と交
差している部分がゲート電極である。

【００１３】更に、本発明において、ゲート電極は、ゲ
ート電極周囲は中央の平坦部から外側に向かって、その
膜厚が線形に減少する。第２の不純物領域にはゲート電
極のテーパー部を通って、導電型を付与する不純物が添
加されるため、その濃度勾配はゲート電極側面の傾斜
（膜厚の変化）を反映することとなる。すなわち、第２
の不純物領域へ添加される不純物濃度はチャネル形成領
域から第１の領域に向かって増加することとなる。

【００１４】本発明において、他のゲート電極の構成に
おいては、ゲート絶縁膜に接する第１のゲート電極と、
第１のゲート電極上に形成された第２のゲート電極が積
層されている。この構成において、第１のゲート電極が
側面かゲート絶縁膜となす角度は３度以上６０度以下の
範囲の値であるテーパー状となっている。他方、第２の
ゲート電極はチャネル長方向の幅が第１のゲート電極よ
りも狭くなっている。

【００１５】上記の積層型のゲート電極を有する薄膜ト
ランジスタにおいても、第２の不純物領域の不純物の濃
度分布は第１のゲート電極の膜厚の変化を反映し、その
不純物濃度はチャネル形成領域から第１の領域に向かっ
て増加することとなる。

【００１６】本発明に係る薄膜トランジスタは、半導体
層に２種類の低濃度不純物領域を有することで、ＭＯＳ
ＦＥＴに匹敵する、さらにはそれ以上の信頼性を有す
る。

【００１７】（本発明の薄膜トランジスタの利点）図
３４を用いて、従来のＴＦＴの特性と比較して、本発明
の利点を説明する。

【００１８】上述したように本発明は、第２不純物領域
（ゲートオーバーラップ型のＬＤＤ領域）と第３不純物
領域（非ゲートオーバーラップ型のＬＤＤ領域）という
２種類の低濃度不純物を半導体層に形成することに特徴
がある。

【００１９】図３４（Ａ）、はＬＤＤ領域のないｎチャ
ネル型ＴＦＴの模式図であり、同図（Ｂ）その電気特性
（ゲート電圧Vg対ドレイン電流Id特性）である。同様
に、図３４（Ｃ）、（Ｄ）は通常のＬＤＤ構造の場合を
示し、図３４（Ｅ）、（Ｆ）はいわゆるGOLD構造の場合
を示し、図３４（Ｇ）、（Ｈ）には本発明のｎチャネル
型ＴＦＴの場合を示す。

【００２０】なお、図面中においてn⁺はソース領域ま
たはドレイン領域を示し、channelはチャネル形成領域
を示し、n^-はn⁺よりも不純物濃度が低い低濃度不純物
領域を指す。また、Idはドレイン電流、Vgはゲート電圧
を示す。

【００２１】図３４（Ａ）、（Ｂ）に示すようにＬＤＤ
がない場合、オフ電流（ＴＦＴがオフ状態にある時のド
レイン電流）は高く、オン電流（ＴＦＴがオン状態にあ
る時のドレイン電流）やオフ電流が劣化しやすい。

【００２２】一方非ゲートオーバーラップ型のＬＤＤを
形成することで、オフ電流はかなり抑えられ、オン電流
もオフ電流も劣化が抑制できる。しかしながら、オン電
流の劣化を完全に抑えられているわけではない。（図３
４（Ｃ）、（Ｄ））

【００２３】ＬＤＤ領域がゲート電極とオーバーラップ
したオーバーラップ型のＬＤＤのみを持つＴＦＴ構造
（ＧＯＬＤ構造）（図３４（Ｅ）、（Ｆ））であるが、
この構造は従来のＬＤＤ構造においてオン電流の劣化を
抑制することに重点を置いた構造となっている。

【００２４】この場合、オン電流の劣化を十分に抑える
ことができる反面、通常の非オーバーラップ型のＬＤＤ
構造よりもややオフ電流が高いという問題を持つ。従来
例で述べた論文はこの構造を採用しており、本発明はこ
のオフ電流が高いという問題を認識した上で、解決する
ための構造を模索した結果である。

【００２５】そして、本発明の構造は図３４（Ｇ）、
（Ｈ）に示すように、ゲート電極とオーバーラップさせ
たＬＤＤ領域（第２の不純物領域）と、ゲート電極とオ
ーバーラップしないＬＤＤ領域（第３の不純物領域）を
半導体層に形成した。この構造を採用することで、オン
電流の劣化を抑制する効果をそのままに、オフ電流を小
さくすることが可能となった。

【００２６】本出願人は図３４（Ｅ）、（Ｆ）に示した
ような構造の場合に何故オフ電流が高くなってしまうか
を次のように推測した。ｎチャネル型ＴＦＴがオフ状態
にある時、ゲート電極にはマイナス数十ボルトといった
負の電圧が印加される。その状態でドレイン領域にプラ
ス数十ボルトの正の電圧がかかってしまうと、ゲート絶
縁膜のドレイン側端部に非常に大きな電界が形成され
る。

【００２７】この時、ＬＤＤ領域にはホールが誘起され
て、ドレイン領域、ＬＤＤ領域、チャネル形成領域をつ
なぐ小数キャリアによる電流経路が形成されてしまう。
この電流経路がオフ電流の増加を招くと予想される。

【００２８】本出願人は、このような電流経路を途中で
遮断するために、ゲート電極とオーバーラップしない位
置に別の抵抗体、即ち第３の不純物領域ＬＤＤ領域を形
成する必要があると考えた。本発明はこのような構成を
有する薄膜トランジスタと、この薄膜トランジスタを用
いた回路に関するものである。

【００２９】

【発明の実施の形態】図１〜図７を用いて、本発明の実
施形態を説明する。

【００３０】［実施形態１］本実施形態は本発明をＴ
ＦＴに適用したものである。図１〜図４を用いて、本実
施形態の作製工程を説明する。

【００３１】まず、基板１００全面に下地膜１０１を形
成し、下地膜１０１上に、島状の半導体層１０２を形成
する。半導体層１０２を覆って基板１００全面に、ゲー
ト絶縁膜となる絶縁膜１０３を形成する。（図１
（Ａ））

【００３２】基板１００には、ガラス基板、石英基板、
結晶性ガラス基板、ステンレス基板ポリエチレンテレフ
タレート（ＰＥＴ）等の樹脂基板を用いることができ
る。

【００３３】下地膜１０１は、半導体層１０２に基板か
らナトリウムイオンなどの不純物が拡散するのを防いだ
り、基板１００上に形成される半導体膜の密着性を高め
るための膜である。下地膜１０１には、酸化シリコン膜
や、窒化シリコン膜、窒化酸化シリコン膜等の無機絶縁
膜の単層又は多層膜が使用できる。

【００３４】下地膜１０１の成膜方法はＣＶＤ法やスパ
ッタ法だけでなく、石英基板のような耐熱性基板を用い
た場合には、非晶質シリコン膜を成膜し熱酸化して、酸
化シリコン膜を形成する方法を用いることもできる。

【００３５】また、下地膜１０１には上記の無機絶縁膜
だけでなく、タングステンシリサイドなどのシリサイ
ド、クロム、チタン、窒化チタン、窒化アルミニウムな
どの金属や合金などの導電性膜を下層に、上記無機絶縁
膜を上層に積層した多層膜を下地膜として用いることも
できる。

【００３６】半導体層１０２の材料や結晶性はＴＦＴに
求められる特性に合わせて適宜選択すればよい。非晶質
シリコン、非晶質シリコンゲルマニウム、非晶質ゲルマ
ニウム、又はこれら非晶質半導体膜をレーザ照射や加熱
処理によって結晶化させた結晶性シリコン、結晶性ゲル
マニウムや結晶性シリコンゲルマニウムを用いることが
できる。半導体層１０２の厚さは１０〜１５０ｎｍとす
ればよい。

【００３７】絶縁膜１０３はＴＦＴのゲート絶縁膜を構
成する膜であり、酸化シリコン、窒化シリコン、窒化酸
化シリコンの無機絶縁膜の単層膜、多層膜である。例え
ば、積層膜とする場合には、窒化酸化シリコン膜と酸化
シリコンの２層膜や、窒化シリコン膜を酸化シリコンで
挟んだ積層膜などが用いられる。

【００３８】絶縁膜１０３の成膜手段としてはプラズマ
ＣＶＤ法、ＥＣＲＣＶＤ法など化学気相法（ＣＶＤ）や
スパッタ法等の物理気相法（ＰＶＤ）を用いればよい。

【００３９】絶縁膜１０３上には、ゲート電極（ゲート
配線）を構成する第１の導電膜１０４、第２の導電膜１
０５を形成する。（図１（Ｂ））

【００４０】第１の導電膜１０４はテーパー部を有する
第１のゲート電極（第１のゲート配線）１０８を構成す
る。このため、テーパーエッチングが容易にできる材料
が望まれる。例えば、クロム（Ｃｒ）、タンタル（Ｔ
ａ）を主成分（組成比が５０%以上）とする材料、リン
を含有するｎ型のシリコンが代表的に用いられる。また
チタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍ
ｏ）等を主成分とする材料を用いることができる。また
これらの材料の単層膜だけでなく、多層膜を用いること
ができ、例えば、タンタル膜を窒化タンタル（ＴａＮ）
膜で挟んだ３層膜を用いることができる。

【００４１】第２の導電膜１０５は第２のゲート電極
（第２のゲート配線）１０９を構成する膜であり、アル
ミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、タン
タル（Ｔａ）チタン（Ｔｉ）、タングステン（Ｗ）、モ
リブデン（Ｍｏ）を主成分（組成比が５０%以上）とす
る材料、リンを含有するｎ型のシリコン、シリサイド等
の材料で形成することができる。ただし、第１の導電膜
と第２の導電膜は互いのパターニングにおいて、エッチ
ング選択比のある材料を選択する必要がある。

【００４２】例えば、第１の導電膜１０４／第２の導電
膜１０５としては、n型Ｓｉ／Ｔａ、n型Ｓｉ／Ｔａ−Ｍ
ｏ合金、Ｔａ／Ａｌ、Ｔｉ／Ａｌ、ＷＮ／Ｗ、ＴａＮ／
Ｔａ等の組み合わせを選択することができる。また、材
料の選択する他の指標として抵抗率が挙げられ、第２の
導電膜１０５はできるだけ抵抗率の低い、少なくとも第
１の導電膜１０４よりもシート抵抗が低い材料とするこ
とが望まれる。これはゲート配線と上層配線とを接続さ
せるために、第２のゲート配線と上層配線とでコンタク
トをとるためである。また、第１の導電膜１０４の厚さ
は１０〜４００ｎｍ、第２の導電膜の厚さは１０〜４０
０ｎｍとし、膜厚の合計が２００〜５００ｎｍになるよ
うする。

【００４３】次に、第２の導電膜１０５上にレジストマ
スク１０６を形成する。レジストマスク１０６を用いて
第２の導電膜１０５をエッチングして第２のゲート電極
１０９を形成する。エッチングには等方性のウェットエ
ッチングを用いればよい。また、第１の導電膜１０４と
エッチング選択比がとれる場合には、ドライエッチング
を用いることもできる。（図１（Ｃ））

【００４４】同じレジストマスク１０６を用いて、第１
の導電膜１０４を異方性エッチング（いわゆるテーパー
エッチング）して、第１のゲート電極（第１のゲート配
線）１０８を形成する。なお、このエッチング用に新し
いレジストマスクを形成することもできる。

【００４５】このエッチングにより、図３に示すよう
に、ゲート電極１０８の側面がゲート絶縁膜１０３とな
すテーパー角θは３度以上６０度以下の範囲の値とされ
る。このテーパー角θは好ましくは５度以上４５度以下
の範囲、より好ましくは７度以上２０度以下の範囲とす
る。角θが小さいほどゲート電極１０８のテーパー部の
膜厚変化が小さくなり、これに対応して、半導体層のテ
ーパー部と交差する部分において、ｎ型又はｐ型の不純
物濃度の変化を緩やかにすることができる。

【００４６】図３に示すようにテーパー角θは、テーパ
ー部の幅WG、厚さHGを用いて、tanθ=ＨＧ／ＷＧと定義
できる。

【００４７】レジストマスク１０６を除去し、ゲート電
極１０８、１０９をマスクにして半導体層１０２に所定
の導電型（ｎ型又はｐ型）の不純物を添加する。添加方
法としては、イオン注入法、イオンドーピング法を用い
ることができる。ｎ型の不純物はドナーとなる不純物で
あり、シリコン、ゲルマニウムに対しては１５族元素で
あり、典型的にはリン（Ｐ）、ひ素（Ａｓ）である。ｐ
型の不純物はアクセプターとなる不純物であり、シリコ
ン、ゲルマニウムに対しては１３族元素であり、典型的
にはボロン（Ｂ）である。

【００４８】ここでは、リンをイオンドーピング法にて
添加し、ｎ^-型の不純物領域１１１、１１２を形成す
る。この添加工程において、ｎ^-型の第２の不純物領域
１２４、１２５、ｎ^-型の第３の不純物領域１２６、１
２７におけるｎ型の不純物の濃度分布が決定される。本
明細書でｎ^-型とはｎ⁺型よりもドナーとなる不純物濃度
が低く、シート抵抗が高いことを示している。（図２
（Ａ））

【００４９】ｎ^-型の不純物領域１１１、１１２には第
１のゲート電極１０８のテーパー部を通過させてリンを
添加するため、その濃度勾配は図示の通り、第１のゲー
ト電極１０８のテーパー部の膜厚の変化を反映する。即
ち、リンの深さ方向の濃度分布において、任意の濃度と
なる深さに注目した場合、その濃度勾配はゲート電極の
テーパー部の傾斜を反映したプロファイルになる。

【００５０】更に、後述するように、ｎ^-型の不純物領
域１１１、１１２の濃度勾配はドーピング時の加速電圧
にも依存する。本発明では、リンを第１のゲート電極１
０８のテーパー部及び絶縁膜１０３を通過させるため、
ドーピングの加速電圧は４０〜１００ｋｅＶと高めに設
定する必要がある。また、この加速電圧であれば、ゲー
ト電極１０８のテーパー部の厚さが１００ｎｍ以下の部
分をリンが通過することが可能である。

【００５１】図２（Ａ）では、ｎ^-型の不純物領域１１
１、１１２において第１のゲート電極１０８とオーバー
ラップしている領域はハッチングと白地で示されている
が、これは、白地部分にリンが添加されていないという
ことを示すのではなく、上述したように、この領域のリ
ンの濃度分布が第１のゲート電極１０８のテーパー部の
膜厚を反映していることを直感的に理解できるようにし
たためである。なお、このことは本明細書の他の図面に
おいても同様である。

【００５２】次にゲート電極１０８、１０９を覆ってレ
ジストマスク１２０を形成する。このマスク１２０によ
って、第３の不純物領域の長さが決定される。レジスト
マスク１２０を介して、再びイオンドーピング法により
ｎ型の不純物であるリンを半導体層１０２に添加する。
（図２（Ｂ））

【００５３】レジストマスク１２０で覆われていないｎ
^-型不純物領域１１１、１１２に選択的にリンが添加さ
れて、ｎ⁺型の第１の不純物領域１２２、１２３が形成
される。また第２のゲート電極１０９で覆われていた領
域１２１は図２（Ａ）、（Ｂ）の添加工程でリンが添加
されないため、チャネル形成領域となる。

【００５４】また、ｎ^-型の不純物領域１１１、１１２
において、図２（Ｂ）の添加工程でリンが添加されなか
った領域は、ソース／ドレイン領域よりも高抵抗な低濃
度不純物領域１２４〜１２７となる。

【００５５】第１のゲート電極１０８と重なっている
（オーバーラップ）している低濃度不純物領域１２４、
１２５はｎ^-型の第２の不純物領域となり、第１の電極
１０８と重なっていない低濃度不純物領域はｎ^-型の第
３の不純物領域１２６、１２７となる。

【００５６】なお、図２（Ｂ）の添加工程に先立ってゲ
ート配線をマスクにして、絶縁膜１０３をエッチングし
て、半導体層１０２表面を部分的に露出させても良い。

【００５７】図４に示すように、第２の不純物領域１２
４は４つのタイプに分類できる。これらを区別するた
め、図４を図４（Ａ）〜（Ｄ）に分け、１２１、１２４
にＡ〜Ｄを付した。なお、図４には図示されないが、ゲ
ート電極１０９を挟んで対称的に形成されている他方の
第２の不純物領域１２５も領域１２４と同様である。

【００５８】図４（Ａ）に示すように、第２の不純物領
域１２４Ａにおけるリンの濃度は第１のゲート電極１０
８のテーパー部の膜厚の変化に対応して逆比例し、第３
の不純物領域１２６Ａからチャネル形成領域１２１Ａに
向かってほぼ線形的に減少している。即ち、第２の不純
物領域１２４Ａリンの濃度を深さ方向に平均化した場
合、平均化されたリンの濃度はチャネル形成領域１２１
Ａから第３の不純物領域１２６Ａに向かって増加する。

【００５９】この場合、第３の不純物領域１２６Ａにお
いて、膜厚方向に平均化したリン濃度は領域１２６Ａで
ほぼ均一になる。また、第２のゲート電極１０９に覆わ
れている半導体層にはリンが全く添加されないため、こ
の領域がチャネル形成領域１２１Ａとなり、チャネル長
LAは第２のゲート電極１０９のチャネル長方向の幅にな
る。

【００６０】また、図２（Ａ）のリン添加工程で、図４
（Ａ）の場合よりも加速電圧を大きくした場合、図４
（Ｂ）に示すように、第２の不純物領域１２４Ｂには、
チャネル形成領域１２１Ｂとの接合部分にもリンが添加
される。この場合も、チャネル形成領域１２１Ｂは第２
のゲート電極１０９で覆われた領域であり、チャネル長
LBは第２のゲート電極１０９のチャネル長方向の幅にな
る。また、図４（Ａ）と同じ加速電圧であっても、テー
パー角が小さい場合やテーパー部の膜厚が薄い場合に
も、第２の不純物領域１２４Ｂを形成することができ
る。

【００６１】更に加速電圧を大きくした場合、図４
（Ｃ）に示すように、第２の不純物領域１２４Ｃにおい
て、膜厚方向に平均化したリン濃度を均一がすることも
できる。この場合は、チャネル長LCは第２のゲート電極
１０９のチャネル長方向の幅になる。

【００６２】また、図２（Ａ）のリン添加工程で、図４
（Ａ）の場合よりも加速電圧を小さくした時には、図４
（Ｄ）に示すように、リンは第１のゲート電極１０８の
テーパー部の膜厚が薄い部分しか通過できないため、第
２の不純物領域１２４Ｄは図４（Ａ）よりも狭くなる。

【００６３】第２の不純物領域１２４Ｄにおいて、深さ
方向に平均化されたリンの濃度は図４（Ａ）と同様に、
第３の不純物領域１２６Ｄからチャネル形成領域１２１
Ｄに向かって徐々に減少する。しかし図４（Ｄ）の場合
には図４（Ａ）と異なり、第２の不純物領域１２４Ｄと
チャネル形成領域１２１Ｄとの接合部は第１のゲート電
極１０８のテーパー部の下に存在する。このため、チャ
ネル長LDは第２のゲート電極１０９のチャネル長方向の
幅よりも広くなる。

【００６４】なお、図４（Ａ）と同じ加速電圧であって
も、テーパー角が大きい場合や、第１のゲート電極１０
８の膜厚が厚い場合にも、図４（Ｄ）の第２の不純物領
域１２４Ｄを形成することができる。

【００６５】上述したようにプラズマドープ法で不純物
を添加する場合、第１のゲート電極１０８のテーパー部
において、厚さが１００ｎｍ以下の部分を不純物が通過
して、第２の不純物領域１２４を形成することが可能で
あるので、第１の導電膜１０４の厚さ（第１のゲート電
極１０８の厚さが最大となる部分の厚さ）、及びテーパ
ー角θを調節することにより、チャネル長、第２の不純
物領域の長さを制御することが可能である。

【００６６】ここで、第１不純物領域１２２、１２３の
長さ（チャネル長方向）は２〜２０μｍ（代表的には３
〜１０μｍ）である。半導体層に導電性を与える不純物
（この場合にはリンである）の濃度は１×１０¹⁹〜１×
１０²¹atoms/cm³（代表的には１×１０²⁰〜５×１０²⁰
atoms/cm³）である。この第１不純物領域１２２、１２
３はソース配線又はドレイン配線とＴＦＴとを電気的に
接続させるための低抵抗領域であり、ソース領域又はド
レイン領域となる。

【００６７】また、第２不純物領域１２４、１２５の長
さは０．１〜１μｍ（代表的には０．１〜０．５μｍ、
好ましくは０．１〜０．２μｍ）であり、リンの濃度は
１×１０¹⁵〜１×１０¹⁷atoms/cm³（代表的には５×１
０¹⁵〜５×１０¹⁶atoms/cm³、好ましくは１×１０¹⁶〜
２×１０¹⁶atoms/cm³）であり、第１のゲート電極１０
８を通って不純物が添加されるため、リンの濃度は第
１、第３の不純物領域より低くなる。

【００６８】また、第３不純物領域１２６、１２７の長
さは０．５〜２μｍ（代表的には１〜１．５μｍ）であ
り、リンの濃度は１×１０¹⁶〜１×１０¹⁹atoms/cm
³（代表的には１×１０¹⁷〜５×１０¹⁸atoms/cm³、好
ましくは５×１０¹⁷〜１×１０¹⁸atoms/cm³）である。

【００６９】また、チャネル形成領域１２１は真性半導
体層でなり、第１の不純物領域に添加された不純物（リ
ン）を含まない領域、又はボロンを１×１０¹⁶〜５×１
０¹⁸atoms/cm³の濃度で含む領域である。ボロンはしき
い値電圧の制御用やパンチスルー防止用の不純物であ
り、同様の効果を生むものであれば他の元素で代用する
こともできる。その場合も濃度はボロンと同じにする。

【００７０】なお、第１の不純物領域１２２、１２３と
第２の不純物領域１２４、１２５の間に、ゲート電極と
重ならない低濃度不純物領域（第３の不純物領域１２
６、１２７）を１つ形成したが、この部分に、不純物濃
度が互いに異なる不純物領域を２以上形成することもで
きる。本発明では、少なくとも第１の不純物領域１２
２、１２３と第２の不純物領域１２４、１２５の間に、
第１の不純物領域１２２、１２３よりも不純物（リン）
濃度が低い不純物領域、即ち第１の不純物領域１２２、
１２３よりも抵抗が高い不純物領域が少なくとも１つ存
在すればよい。もちろん、この高抵抗な不純物領域（第
３の不純物領域）がゲート電極に重ならないことも重要
である。

【００７１】第１の不純物領域１２２、１２３が形成し
たら、レジストマスク１２０を除去する。熱処理して、
半導体層１０２に添加されたリンを活性化する。活性化
工程には、熱処理だけでなくレーザや赤外ランプ光によ
る光アニールを行うこともできる。

【００７２】次に、酸化シリコン等でなる層間絶縁膜１
３０を形成する。ゲート絶縁膜１０３、層間絶縁膜１３
０に第１の不純物領域１２２、１２３、及び第２のゲー
ト配線１０９に達するコンタクトホールを形成する。そ
して、ソース電極１３１、ドレイン電極１３２、及び図
示しないゲート配線の取り出し電極を形成する。

【００７３】［実施形態２］図５、図６を用いて、本
実施形態のＴＦＴの作製工程について説明する。本実施
形態は実施形態１の変形例であり、ゲート電極（ゲート
配線）の構造を変形したものであり、他の主要構造は実
施形態１と同様である。

【００７４】実施形態１ではゲート電極は幅の異なる２
つのゲート電極が積層された構造であったが、本実施形
態は上部の第２の電極を省略し、テーパー部を有する第
１のゲート電極のみでゲート電極を形成する。

【００７５】まず、基板１４０全面に下地膜１４１を形
成し、下地膜１４１上に、島状の半導体層１４２を形成
する。半導体層１４２を覆って基板１４０全面に、ゲー
ト絶縁膜となる絶縁膜１４３を形成する。（図５
（Ａ））

【００７６】ゲート絶縁膜１４３上にゲート電極（ゲー
ト配線）を構成する導電膜１４４を形成する。この導電
膜１４４は、テーパーエッチングが容易にできる材料が
望まれる。例えば、クロム（Ｃｒ）、タンタル（Ｔａ）
を主成分（組成比が５０%以上）とする材料、リンを含
有するｎ型のシリコンが代表的に用いられる。またチタ
ン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）
等を主成分とする材料を用いることができる。またこれ
らの材料の単層膜だけでなく、多層膜を用いることがで
き、例えば、タンタル膜を窒化タンタル（ＴａＮ）膜で
挟んだ３層膜を用いることができる。導電膜１４４の厚
さは２００〜５００ｎｍとする。（図５（Ｂ））

【００７７】次に、導電膜１４４上にレジストマスク１
４５を形成する。マスク１４５を用いて導電膜１４４を
エッチングしてゲート電極（ゲート配線）１４６を形成
する。（図５（Ｃ））

【００７８】このエッチングにより、図３に示すよう
に、ゲート電極１４６の側面がゲート絶縁膜となすテー
パー角θは３度以上６０度以下の範囲の値とされる。こ
のテーパー角θは好ましくは５度以上４５度以下、より
好ましくは７度以上２０度以下とする。

【００７９】レジストマスク１４５が存在する状態で、
半導体層１４２に所定の導電型（ｎ型又はｐ型）の不純
物を添加する。ここでは、リンをイオンドーピング法に
て添加し、ｎ^-型の不純物領域１４８、１４９を形成す
る。この添加工程において、ｎ^-型の第２の不純物領域
１５４、１５５、ｎ^-型の第３の不純物領域１５６、１
５７の濃度分布が決定される。また、後述するがレジス
トマスク１４５で覆われている領域は、チャネル形成領
域１５１となる。（図６（Ａ））

【００８０】第２のゲート電極が存在しないため、この
添加工程には、半導体層１４２のチャネルが形成される
領域にリンが添加されるのを防ぐためのマスクが必要で
ある。このようなマスクとして導電膜１４４のエッチン
グに用いたレジストマスク１４５を用いたが、不純物添
加用に新たに形成することもできる。

【００８１】次に、レジストマスク１４５を除去し、ゲ
ート電極１４６を覆ってレジストマスク１５０を形成す
る。レジストマスク１５０を介して、再びイオンドーピ
ング法によりｎ型の不純物であるリンを半導体層１４２
に添加するため、レジストマスク１５０によって、第３
の不純物領域の長さが決定される。なおこの添加工程に
先立って、ゲート配線１４６をマスクにして絶縁膜１４
３をエッチングして、半導体層１４２表面を露出させて
も良い。（図６（Ｂ））

【００８２】図６（Ｂ）に示すように、レジストマスク
１５０で覆われていないｎ^-型不純物領域１４８、１４
９に選択的にリンが添加されて、ｎ⁺型の第１の不純物
領域１５２、１５３が形成される。

【００８３】またレジストマスク１５０で覆われていた
領域は導電型、抵抗値が図６（Ａ）の状態が保たれる。
よって、先にレジストマスク１４５で覆われていた領域
１５１はチャネル形成領域となる。ゲート電極１４６と
重なっている（オーバーラップ）領域は、ｎ^-型の第２
の不純物領域１５４、１５５となり、ゲート電極１４６
と重なっていない領域はｎ^-型の第３の不純物領域１５
６、１５７となる。第２、第３の不純物領域１５４〜１
５７は第１の不純物領域１５２、１５３よりも高抵抗な
低濃度不純物領域である。

【００８４】本実施形態でも、実施形態１と同様に第２
の不純物領域１５４、１５５は図４に示した４つのタイ
プに分類できる。また、チャネル形成領域１５１、第１
〜第３の不純物領域１５２〜１５７について、チャネル
長方向の長さや不純物濃度は実施形態１と同様である。
ただし、チャネル長は実施形態１の第２のゲート電極１
０９に代わって、本実施形態では図６（Ａ）の添加工程
に用いたレジストマスク１４５で決定される。

【００８５】実施形態１のゲート電極は形状の異なる電
極の積層構造であるため、第１のゲート電極１０８の厚
さを薄くしても、第２のゲート電極１０９を厚くするこ
とで低抵抗化が可能であるが、本実施形態のゲート電極
１４６はテーパー部を有する単層電極であるため、その
膜厚は第１のゲート電極１０８よりも厚くなってしま
う。

【００８６】ゲート電極幅を考慮するとテーパー部の幅
WG（図３参照）の長さに限度があるので、第２の不純物
領域１５４、１５５の不純物の濃度分布は図４（Ｄ）に
示すタイプとするのが最も実用的である。

【００８７】なお、第１の不純物領域１５２、１５３と
第２の不純物領域１５４、１５５の間に、ゲート電極と
重ならない低濃度不純物領域（第３の不純物領域１５
６、１５７）を１つ形成したが、この部分に、不純物濃
度が互い異なるような不純物領域を２以上の形成しても
良い。本発明では、少なくとも第１の不純物領域１５
２、１５３と第２の不純物領域１５４、１５５の間に、
第１の不純物領域１５２、１５３よりも不純物（リン）
濃度が低く、抵抗が高い不純物領域が少なくとも１つ存
在すればよい。

【００８８】第１の不純物領域１５２、１５３を形成し
た後レジストマスク１５０を除去する。熱処理して、半
導体層１４２に添加されたリンを活性化する。活性化工
程には、熱処理だけでなくレーザや、赤外ランプ光によ
る光アニールを行うこともできる。だだし、第２の不純
物領域１５４、１５５内のリンを活性化するには、ゲー
ト電極１４６と重なっているため、必ず熱処理が必要で
ある。

【００８９】次に、酸化シリコン等でなる層間絶縁膜１
５８を形成する。ゲート絶縁膜１４３、層間絶縁膜１５
８に第１の不純物領域１５２、１５３、ゲート配線１４
６に達するコンタクトホールを形成する。そして、ソー
ス電極１５９、ドレイン電極１６０、及び図示しないゲ
ート配線１４６の取り出し電極を形成する。

【００９０】［実施形態３］図７を用いて、本実施形
態のＴＦＴの作製工程について説明する。本実施形態も
実施形態１の変形例であり、ゲート電極（ゲート配線）
の構造の変形したものであり、他の主要構造は実施形態
１と同様である。なお図７において、図１、図２と同じ
符号は同じ構成要素を示している。

【００９１】本実施形態のゲート電極は実施形態１と同
様に、第１のゲート電極１６８と第２のゲート電極１６
９が積層した構造であるが、第１のゲート電極１６８の
側面をテーパー状にしない例であり、本実施形態では第
１のゲート電極１６８が第２のゲート電極１６９側面か
ら外側に延びている部分でも膜厚がほぼ一定になってい
る。

【００９２】半導体層には、実施形態１と同様のリンの
添加を経て、チャネル形成領域１６１、ｎ⁺型の第１の
不純物領域１６２、１６３、ｎ^-型の第２の不純物領域
１６４、１６５、ｎ^-型の第３の不純物領域１６６、１
６７が形成される。

【００９３】本実施形態では、第１のゲート電極１６８
の膜厚は一定とされるため、第２の不純物領域１６４、
１６５では不純物濃度に勾配がほとんどない。

【００９４】［実施形態４］本実施形態は、実施形態
１及び実施形態２の変形例である。実施形態１、２では
ゲート電極のテーパー部での厚さはほぼ線形に変化して
いる。本実施形態では、テーパー部の厚さを非線形に変
化させたものである。

【００９５】図８に実施形態１のＴＦＴの変形例を示
す。図８において図２と同じ符号は同じ構成要素を示
す。図８に示すように、第１のゲート電極１７０（ゲー
ト配線）のテーパー部の厚さは非線形に変化されてい
る。半導体層には、実施形態１と同様のリンの添加を経
て、チャネル形成領域１７１、ｎ⁺型の第１の不純物領
域１７２、１７３、ｎ^-型の第２の不純物領域１７４、
１７５、ｎ^-型の第３の不純物領域１７６、１７７が形
成される。

【００９６】図９に実施形態２のＴＦＴの変形例を示
す。図９において図６と同じ符号は同じ構成要素を示
す。図９に示すように、ゲート電極１８０（配線）のテ
ーパー部の厚さは非線形に変化している。半導体層に
は、実施形態１と同様のリンの添加を経て、チャネル形
成領域１８１、ｎ⁺型の第１の不純物領域１８２、１８
３、ｎ^-型の第２の不純物領域１８４、１８５、ｎ^-型
の第３の不純物領域１８６、１８７が形成される。

【００９７】図８、図９の断面図が示すように、ゲート
電極１７０、１８０は膜厚が一定の部分から若干端にず
れた部分で厚さがごく薄くなるようにして、ドナーやア
クセプターとなる不純物をゲート電極１７０、１８０を
通過しやすくした。

【００９８】図示したようなテーパー部をゲート電極１
７０、１８０に形成するには、異方性エッチングと等方
性エッチングを組み合わせて、導電膜をエッチングすれ
ばよい。

【００９９】なお、実施形態１〜４に記載のＴＦＴの構
成は、以下に示す本発明の全ての実施例に適用できるの
は、いうまでもない。

【０１００】

【実施例】以下、図面を用いて本発明の実施例を詳細
に説明する。

【０１０１】［実施例１］本実施例は本発明をアクテ
ィブマトリクス型の液晶表示装置に適用した例を説明す
る。

【０１０２】図１０は本実施例のアクティブマトリクス
型液晶パネルの概略の構成図である。液晶パネルは、ア
クティブマトリクス基板と対向基板との間に液晶が挟ま
れた構造を有し、アクティブマトリクス基板と対向基板
に形成された電極により、映像データに対応した電圧を
液晶に印加することで、パネルに映像を表示することが
できる。

【０１０３】アクティブマトリクス基板２００は、ガラ
ス基板３００上にＴＦＴをスイッチング素子に用いた画
素部２０２、画素部２０２を駆動するためのゲートドラ
イバ回路２０３及びソースドライバ回路２０４が形成さ
れている。ドライバ回路２０３、２０４はそれぞれソー
ス配線、ドレイン配線によって画素部２０２に接続され
ている。

【０１０４】更に、ガラス基板３００上には、ドライバ
回路２０３、２０４に入力される信号を処理する信号処
理回路２０５が形成され、さらにドライバ回路２０３、
２０４、信号処理回路２０５へ電力や制御信号を入力す
るための外部端子が形成され、この外部端子にＦＰＣ２
０６が接続されている。

【０１０５】対向基板２１０においては、ガラス基板全
面にＩＴＯ膜等の透明導電膜が形成されている。透明導
電膜は画素部２０２の画素電極に対する対向電極であ
り、画素電極、対向電極間の電界強度を変化することに
よって液晶材料の配向が変化され、階調表示が可能にな
る。更に、対向基板２１０には必要であれば配向膜や、
カラーフィルタが形成されている。

【０１０６】図１１（Ａ）は画素部の一画素の等価回路
であり、図１１（Ｂ）は画素部２０２の上面図である。
図１１（Ｃ）はドライバ回路２０３、２０４を構成する
ＣＭＯＳ回路の上面図である。

【０１０７】図１２はアクティブマトリクス基板の断面
図である。図１２（Ａ）は画素部２０２の断面図であ
り、図１１（Ｂ）の鎖線Ｘ−Ｘ’に沿った断面に対応す
る。図１２（Ｂ）はＣＭＯＳ回路の断面図であり、図１
１（Ｃ）の鎖線Ｙ−Ｙ’に沿った断面に対応する。図１
２に示すように、画素ＴＦＴ及びＣＭＯＳ回路の薄膜ト
ランジスタは同一のガラス基板３００上に同時に作製さ
れる。

【０１０８】画素部２０２において、ゲート配線３５０
が行ごとに形成され、ソース配線３８０が列ごとに形成
されている。ゲート配線３５０、ソース配線３８０の交
差部近傍には、画素ＴＦＴ２２０が形成されている。画
素ＴＦＴ２２０のソース領域にはソース配線３８０に接
続され、ドレイン領域には液晶セル２４０、保持容量２
３０という２つのコンデンサーが接続されている。

【０１０９】液晶セル２４０は画素電極３９０と対向基
板２１０の透明電極を電極対に、液晶を誘電体とするコ
ンデンサーであり、画素電極３９０によって画素ＴＦＴ
２２０に電気的に接続されている。保持容量２３０は、
共通配線３６０と、画素ＴＦＴ２２０の半導体層に形成
されるチャネル領域を電極対に、ゲート絶縁膜を誘電体
とするコンデンサである。

【０１１０】図１３〜図１６を用いて、本実施例のアク
ティブマトリクス基板の作製工程を説明する。図１３、
図１４は画素部の作製工程を示す断面図であり、図１
５、図１６はＣＭＯＳ回路の作製工程を示す断面図であ
る。

【０１１１】ガラス基板３００を用意する。本実施例で
はコーニングス社製１７３７ガラス基板を用いる。ガラ
ス基板３００表面に接して、プラズマＣＶＤ法でＴＥＯ
Ｓガスを原料に厚さ２００ｎｍの酸化シリコン膜を下地
膜３０１として形成する。そして、下地膜３０１を４０
０℃、４時間加熱する。

【０１１２】下地膜３０１上にＰＥＣＶＤ法によりＨ₂
ガスで希釈したＳｉＨ₄を用いて、厚さ５００ｎｍの非
晶質シリコン膜を成膜する。次に、非晶質シリコン膜を
４５０℃、１時間加熱して水素出し処理をする。非晶質
シリコン膜内の水素原子は５原子％以下、好ましくは１
％以下とする。水素出し処理後の非晶質シリコン膜にエ
キシマレーザ光を照射して結晶性（多結晶）シリコン膜
４０１を形成する。レーザ結晶化の条件は、レーザ光源
としてＸｅＣｌエキシマレーザを用い、光学系によりレ
ーザ光を線状に整形し、パルス周波数を３０Ｈｚ、オー
バーラップ率を９６％、レーザエネルギー密度を３５９
ｍＪ／ｃｍ²とする。（図１３（Ａ）、図１５（Ａ））

【０１１３】非晶質シリコン膜の成膜方法はＰＥＣＶＤ
法の他に、ＬＰＣＶＤ法やスパッタ法を用いることがで
きる。また、非晶質シリコンを結晶化させるレーザには
エキシマレーザのようなパルス発振型の他、Ａｒレーザ
のような連続発振型のレーザを用いても良い。また、レ
ーザ結晶化の代わりにハロゲンランプや水銀ランプを用
いるランプアニール工程、あるいは６００℃以上の加熱
処理工程を用いることもできる。

【０１１４】次に、フォトリソ工程用いて図示しないフ
ォトレジストパターンを形成し、このフォトレジストパ
ターンを用いて結晶性シリコン膜４０１を島状にパター
ニングして、半導体層３０２、３０３、３０４を形成す
る。半導体層３０２、３０３、３０４を覆って、ゲート
絶縁膜３０５として、窒化酸化シリコンを成膜する。成
膜方法はＰＥＣＶＤとし、原料ガスにＳｉＨ₄とＮＯ₂
を用いた。窒化酸化シリコン膜の厚さは１２０ｎｍとす
る。（図１３（Ｂ）、図１５（Ｂ））

【０１１５】ゲート絶縁膜３０５上にリンを含有するｎ
型のシリコン膜４０２、モリブデン−タングステン合金
（Ｍｏ−Ｗ）膜４０３の積層膜をスパッタ法で成膜す
る。シリコン膜４０２の厚さは２００ｎｍとし、Ｍｏ−
Ｗ膜４０３の厚さは２５０ｎｍとする。Ｍｏ−Ｗ膜４０
３のターゲット材料はＭｏとＷの組成比を１：１とし
た。（図１３（Ｃ）、図１５（Ｃ））

【０１１６】Ｍｏ―Ｗ膜４０３上にレジストマスク４０
５を形成する。レジストマスク４０５を用いてＭｏ―Ｗ
膜４０３をウェットエッチングし、画素ＴＦＴのゲート
配線、共通配線、ＣＭＯＳ回路のゲート配線の上部配線
である第２のゲート配線３５２、第２の共通配線３６
２、第２のゲート配線３７２を形成する。（図１３
（Ｄ）、図１５（Ｄ））

【０１１７】再度レジストマスク４０５を用いて、塩素
系のガスを用いた異方性エッチングを行い、ｎ型シリコ
ン膜４０２をエッチングし、第１のゲート配線３５１、
第２の共通配線３６１、第１のゲート配線３７１を形成
する。このとき各配線３５１、３６１、３７１の側面が
ゲート絶縁膜３０５となす角（テーパー角）θが２０度
になるようにし、側部にテーパー部を形成する。（図１
３（Ｅ）、図１５（Ｅ））

【０１１８】レジストマスク４０５を除去した後、配線
３５０、３６０、３７０をマスクにして、イオンドーピ
ング法により半導体層３０２〜３０４にリンを添加し、
ｎ^-型領域４０６〜４１３を自己整合的に形成する。こ
のリンの添加工程では、第１の電極３５１、３６１、３
７１のテーパー部（第２の電極３５２、３６２、３７２
の側面よりも外側にある部分）とゲート絶縁膜３０５を
通過させて、リンを添加するため、加速電圧を高めに
し、９０ＫｅＶとする。

【０１１９】ｎ^-型の不純物領域４０６〜４１３のリン
濃度が最終的なＴＦＴのｎ^-型の低濃度不純物領域のリ
ン濃度を決定するため、ドーズ量は低濃度とし、ｎ^-型
不純物領域４０６〜４１３において、電極３５０、３６
０、３７０と交差していない領域のリンの濃度が１×１
０¹⁸atoms/cm³となるようにした。ドーピングガスには
水素で希釈したホスフィンを用いる。

【０１２０】次に、電極３５０、３６０、３７０を覆う
レジストマスク４１５を形成する。レジストマスク４１
５が各電極の第１の電極３５１、３６１、３７１の側面
よりも外側に延びた長さによって、第１の電極３５１、
３６１、３７１とオーバーラップしないｎ^-型の低濃度
不純物領域の長さが決定される。ここでは、ＣＭＯＳ回
路の半導体層３０４上にはレジストマスクを形成しな
い。

【０１２１】レジストマスク４１５を用いて、イオンド
ーピング法によりリンを添加する。この添加工程におい
ても、水素で希釈したホスフィンをドーピングガスに用
いた。また、リンがゲート絶縁膜３０５を通過できるよ
うにするため、加速電圧は８０ｋｅＶと高めに設定し、
この工程で形成されるｎ⁺型の不純物領域３１３〜３１
５、３３２、３３３、４２１、４２２のリンの濃度が５
×１０²⁰atoms/cm³となるようにドーズ量を設定した。

【０１２２】画素部２０２において、半導体層３０２の
ｎ^-型の不純物領域４０６〜４０９にリンが選択的に添
加され、ｎ⁺型の不純物領域３１３〜３１５が形成され
る。ｎ^-型の不純物領域４０６〜４０９でリンが添加さ
れなかった領域は高抵抗領域として機能し、第１のゲー
ト電極３５１、第１の共通電極と重なっているｎ^-型不
純物領域３１６〜３１９と３２６、３２７と、第１のゲ
ート電極３５１、第１の共通電極３６１と重なっていな
いｎ^-型不純物領域３２０〜３２３、３２８として画定
する。更に、２回のリン添加工程でリンが添加されなか
った領域３１１、３１２、３２５がチャネル形成領域と
して画定する。（図１４（Ａ））

【０１２３】ｎ^-型不純物領域３１６〜３１９はリンの
濃度がｎ^-型不純物領域３２０〜３２３より低く、また
リンの濃度はｎ^-型不純物領域３２０〜３２３からチャ
ネル形成領域３１１、３１２に向かって低くなってい
る。

【０１２４】ＣＭＯＳ回路において、ｎチャネル型ＴＦ
Ｔの半導体層３０３のｎ^-型不純物領域４１０、４１１
にもリンが選択的に添加され、ｎ⁺型の不純物領域３２
２、３２３が形成される。他方、ｎ^-型の不純物領域４
１０、４１１において、リンが添加されなかった領域は
高抵抗領域として機能し、第１のゲート電極３７１と重
なっているｎ^-型不純物領域３３４、３３５と、第１の
ゲート電極３７１と重なっていないｎ^-型不純物領域３
３６、３３７として画定する。２回のリン添加工程でリ
ンが添加されなかった領域３３１はチャネル形成領域と
して画定する。

【０１２５】ｎ^-型不純物領域３３４、３３５はリンの
濃度がｎ^-型不純物領域３３６、３３７より低く、また
リンの濃度はｎ^-型不純物領域３３６、３３７からチャ
ネル形成領域３３１に向かって低くなっている。

【０１２６】また、ｐチャネル型ＴＦＴの半導体層３０
４においては、ゲート電極３７０が上に存在する部分に
はリンがほとんど添加されず、ゲート電極３７０がその
上部に存在しない部分にｎ⁺型領域４２１、４２２が形
成され、第１のゲート電極３７１の下部にはｎ^-型の不
純物領域が残存する。（図１６（Ａ））

【０１２７】レジストマスク４１５を除去した後、ｎチ
ャネル型ＴＦＴを覆うレジストマスク４１６を形成す
る。ｐチャネル型ＴＦＴの第２のゲート電極３７２をマ
スクにして、半導体層３０４側の第１のゲート電極３７
１をエッチングよって細らせ、第３のゲート電極３７３
を形成する。（図１４（Ｂ）、図１６（Ｂ））

【０１２８】第３のゲート電極３７３の側面がゲート絶
縁膜３０５となすテーパー角θが７５度となった。この
第３の電極３７３のテーパー角は６０度以上９０度以下
の範囲とし、より好ましくは７０度以上８５度以下の範
囲とする。

【０１２９】レジストマスク４１６を残存させた状態
で、半導体層３０４にボロンとイオンドーピング法で添
加する。ゲート電極３７２、３７３がマスクとして機能
して、チャネル形成領域３４１、ｐ⁺型不純物領域３４
２、３４３、ｐ⁺型不純物領域３４４、３４５が自己整
合的に形成される。なお、レジストマスク４１６を除去
し、別途新しいレジストマスクを形成しても良い。（図
１４（Ｃ）、図１６（Ｃ））

【０１３０】ボロンの添加工程では、加速電圧を８０ｋ
ｅＶに設定し、ドーズ量はｐ⁺型不純物領域３４２〜３
４５のボロン濃度が３×１０²¹atoms/cm³となるように
設定した。ドーピングガスには水素で希釈したジボラン
を用いたことで、ｐ⁺型不純物領域３４４、３４５はｐ
⁺型不純物領域３４２、３４３とボロン濃度は同じであ
るが、リン濃度が低くなっている。ｐ⁺型不純物領域３
４４、３４５の濃度分布は第１のゲート電極３７１のテ
ーパー部の膜厚変化に対応し、チャネル形成領域３４１
に向かって低くなっている。

【０１３１】レジストマスク４１６を除去した後、５０
０℃で加熱して半導体層に添加したリン、ボロンを活性
化する。加熱処理に先立って、ゲート配線３５０、共通
電極３６０、ゲート配線３７０の酸化を防止するため
に、厚さ５０ｎｍの酸化シリコンでなる保護膜３０６を
形成する。（図１４（Ｃ）、図１６（Ｃ））

【０１３２】次に、層間絶縁膜３０７として、ＰＥＣＶ
Ｄ法で厚さ２０ｎｍの窒化シリコン膜、厚さ９００ｎｍ
の酸化シリコン膜を積層して成膜する。層間絶縁膜３０
７、保護膜３０６、ゲート絶縁膜３０５にｎ⁺型不純物
領域３１３〜３１５、ｎ⁺型不純物領域３３２、３３
３、ｐ⁺型不純物領域３４２、３４３及び第２のゲート
配線３７２に達するコンタクトホールを形成する。

【０１３３】層間絶縁膜３０７上にチタン（１５０ｎ
ｍ）／アルミニウム（５００ｎｍ）／チタン（１００ｎ
ｍ）でなる積層膜をスパッタ法で成膜し、パターニング
して、ソース配線３８０、ドレイン電極３８１、ソース
電極３８４、３８５、ドレイン電極３８６を形成する。
以上により、ＣＭＯＳ回路で主に構成される回路２０３
〜２０５と、画素ＴＦＴ２２０、保持容量２３０が設け
られた画素部２０２が同一のガラス基板３００上に作製
される。（図１４（Ｅ）、図１６（Ｅ））

【０１３４】アクティブマトリクス基板を完成するに
は、更に、基板３００全面に平坦化膜３０８を形成す
る。ここでは、アクリルをスピンコート法で塗布し、焼
成して厚さ１μｍのアクリル膜を形成する。平坦化膜３
０８にＣＭＯＳ回路のソース電極３８４、３８５及に対
するコンタクトホールを開口する。スパッタ法によって
厚さ２００ｎｍのチタンを成膜しパターニングしてソー
ス配線３８７、３８８を形成する。

【０１３５】次に、第１の平坦化膜３０８と同様にし
て、厚さ０．５μｍのアクリルを第２の平坦化膜３０９
として形成する。平坦化膜３０８、３０９にドレイン電
極３８１に対するコンタクトホールを形成する。スパッ
タ法でＩＴＯ膜を成膜し、パターニングして、ドレイン
電極３８１に接続された画素電極３９０を形成する。
（図１２（Ａ）、（Ｂ））

【０１３６】本実施例ではｐチャネル型ＴＦＴに対して
高抵抗領域として機能する低濃度不純物領域を形成して
いないが、ｐチャネル型ＴＦＴは元来高抵抗領域がなく
とも、信頼性が高いので問題はなく、かえって高抵抗領
域形成しないほうがオン電流を稼ぐことができ、ｎチャ
ネル型ＴＦＴとの特性との釣り合いがとれ、都合が良
い。

【０１３７】［実施例２］本実施例は実施例１の変形
例であり、リンとボロンの添加工程の順序を変えたもの
であり、他は実施例１と同様である。図１７を用いて本
実施例の作製工程を説明する。また図１７において、図
１５、図１６と同じ符号は同じ構成要素を示す。

【０１３８】実施例１では、リンを半導体層に添加して
から、ボロンを添加したが、本実施例ではボロンを先に
添加する。

【０１３９】本実施例ではＣＭＯＳ回路の作製工程を説
明するが、実施例のように画素部とドライバ回路が一体
化したアクティブマトリクス基板の作製工程に本実施例
を適用できるのはいうまでもない。

【０１４０】実施例１で示した工程に従って図１５
（Ｅ）の構成を得る。次にレジストマスク４０５を除去
する。図１７（Ａ）にこの状態を示す。

【０１４１】次に、ｎチャネル型ＴＦＴを覆うレジスト
マスク４５１を形成する。レジストマスク４５１を用い
て、半導体層３０４にボロンをイオンドーピング法で添
加する。ゲート電極３７１、３７２がマスクとして機能
し、半導体層３０４にチャネル形成領域５０１、ソース
領域、ドレイン領域として機能するｐ⁺型不純物領域５
０２、５０３が自己整合的に形成される。

【０１４２】加速電圧は８０ｋｅＶとし、ドーズ量はｐ
⁺型不純物領域５０２、５０３のボロン濃度が３×１０
²⁰atoms/cm³となるように設定した。ここで、ｐ⁺型不
純物領域５０２、５０３はドーピング時のボロンの回り
込み、ゲート電極３７０側部の膜厚が薄いため、下部に
も若干重なっていると予想される。（図１７（Ｂ））

【０１４３】レジストマスク４５１を除去した後、ｐチ
ャネル型ＴＦＴを覆うレジストマスク４５２を形成す
る。そして、イオンドーピング法により半導体層３０３
にリンを添加し、ｎ^-型の低濃度不純物領域４５３、４
５４を自己整合的に形成する。加速電圧は９０ｋｅＶと
し、ドーズ量はｎ^-型不純物領域４５３、４５４のリン
濃度が１×１０¹⁸atoms/cm³となるように設定した。ま
た、ドーピングガスには水素で希釈したホスフィンを用
いる。（図１７（Ｃ））

【０１４４】次に、レジストマスク４５２を除去して、
新たにｐチャネル型ＴＦＴ全体と、ｎチャネル型ＴＦＴ
を部分的に覆うレジストマスク４５６を形成する。ｎチ
ャネル型ＴＦＴにおいて、マスク４５６が第１のゲート
電極３７１の側面よりも外側に延びた長さが、第１のゲ
ート電極３７１とオーバーラップしないｎ^-型不純物領
域の長さを決定する。

【０１４５】レジストマスク４５６を用いてイオンドー
ピング法によりリンを添加する。この添加工程において
も、ドーピングガスに水素で希釈したホスフィンを用い
た。

【０１４６】ＣＭＯＳ回路において、ｎチャネル型ＴＦ
Ｔの半導体層３０３のｎ^-型不純物領域４５３、４５４
にリンが選択的に添加され、ｎ⁺型の不純物領域５１
２、５１３が形成される。この工程では、リンをゲート
絶縁膜３０５を通過させるため、加速電圧は８０ｋｅＶ
と高めにする。またｎ⁺型不純物領域５１２、５１３の
リンの濃度が５×１０²⁰atoms/cm³となるようにドーズ
量を設定した。

【０１４７】他方、ｎ^-型の不純物領域４５３、４５４
において、リンが添加されなかった領域は高抵抗領域と
して機能し、第１のゲート電極３７１と重なっているｎ
^-型不純物領域５１４、５１５と、第１のゲート電極３
７１と重なっていないｎ^-型不純物領域５１６、５１７
として画定する。また２回のリン添加工程でリンが添加
されなかった領域５１１はチャネル形成領域として画定
する。（図１７（Ｄ））

【０１４８】本実施例でもゲート電極３７１と重なって
いるｎ^-型不純物領域５１４、５１５は、リン濃度がｎ
^-型不純物領域５１６、５１７（及びｎ⁺型不純物領域
５１２、５１３）よりも低く、またリンの濃度はチャネ
ル形成領域５１１に向かって低くなっている。

【０１４９】レジストマスク４５６を除去した後、厚さ
５０ｎｍでなる酸化シリコンでなる保護膜３０６を形成
し、加熱処理して半導体層に添加したリン、ボロンを活
性化する。層間絶縁膜３０７を形成し、コンタクトホー
ルを開口して、ソース電極３８４、３８５、ドレイン電
極３８６を形成する。以上により、ＣＭＯＳ回路が作製
される。（図１７（Ｅ））

【０１５０】本実施例では、ｐチャネル型ＴＦＴの第１
のゲート電極を細らせる工程を省略することができる。
なお、図１７（Ｂ）のボロンの添加工程を行う前に、ｐ
チャネル型ＴＦＴの第１のゲート電極３７１を第２のゲ
ート電極３７２をマスクにしてエッチングして、第３の
ゲート電極３７３を形成する工程を追加することもでき
る。

【０１５１】［実施例３］本実施例も実施例２と同様
に、リン、ボロンの添加工程の順序を変えた作製工程を
説明する。図１８を用いて本実施例の作製工程を説明す
る。また図１８において、図１５、図１６と同じ符号は
同じ構成要素を示す。

【０１５２】また、本実施例は実施例２の変形例にも対
応する。実施例２では、ｎチャネル型ＴＦＴを作製する
のに、リンを低濃度で添加した後、ボロンを添加するよ
うにしたが、本実施例では先にボロンを高濃度に添加す
るようにした例である。

【０１５３】実施例１で示した工程に従って図１５
（Ｅ）の構成を得る。次にレジストマスク４０５を除去
する。図１８（Ａ）にこの状態を示す。

【０１５４】次に、ｎチャネル型ＴＦＴを覆うレジスト
マスク６００を形成する。レジストマスク６００を用い
て、半導体層３０４にボロンをイオンドーピング法で添
加する。ゲート電極３７１、３７２がマスクとして機能
し、半導体層３０４にチャネル形成領域６０１、ソース
領域、ドレイン領域として機能するｐ⁺型不純物領域６
０２、６０３が自己整合的に形成される。ドーピングの
加速電圧は８０ｋｅＶとし、ドーズ量はｐ⁺型不純物領
域６０２、６０３のボロン濃度が２×１０²⁰atoms/cm³
となるように設定した。

【０１５５】ｐチャネル型ＴＦＴ全体と、ｎチャネル型
ＴＦＴを部分的に覆うレジストマスク６０５を形成す
る。レジストマスク６０５を用いて、イオンドーピング
法によりリンを添加する。この添加工程においても、水
素で希釈したホスフィンをドーピングガスに用いた。ｎ
チャネル型ＴＦＴの半導体層３０３にリンが選択的に添
加され、ｎ⁺型の不純物領域６０６、６０７が形成さ
れ、更に、この工程では、リンをゲート絶縁膜３０５を
通過させるため、加速電圧は８０ｋｅＶと高めにする。
（図１８（Ｃ））

【０１５６】レジストマスク６０５を除去した後、ｐチ
ャネル型ＴＦＴを覆うレジストマスク６０８を形成す
る。そして、イオンドーピング法により半導体層３０３
にリンを添加する。ゲート電極３７０がマスクとして機
能し、チャネル形成領域６１１、ｎ^-型不純物領域６１
４、６１５、ｎ^-型不純物領域６１６、６１７が自己整
合的に形成される。

【０１５７】ｎ⁺型不純物領域６１２、６１３はソース
／ドレイン領域として機能し、リンの濃度が５×１０²⁰
atoms/cm³となるようにして低抵抗化する。ｎ^-型不純
物領域６１４〜６１７はｎ⁺型不純物領域６１２、６１
３よりもリン濃度を低くし、高抵抗化する。第１のゲー
ト電極３７１と重なっていないｎ^-型不純物領域６１
６、６１７のリン濃度を１×１０¹⁸atoms/cm³とする。
（図１８（Ｄ））

【０１５８】レジストマスク６０８を除去した後、厚さ
５０ｎｍの酸化シリコンでなる保護膜３０６を形成し、
加熱処理して半導体層に添加したリン、ボロンを活性化
する。層間絶縁膜３０７を形成し、コンタクトホールを
開口して、ソース電極３８４、３８５及びドレイン電極
３８６を形成する。以上により、ＣＭＯＳ回路が作製さ
れる。（図１８（Ｅ））

【０１５９】本実施例では、リンの添加工程において、
ｐチャネル型ＴＦＴを覆うレジストマスク６０５、６０
８を形成したが、これらのレジストマスク６０５又は／
及び６０８を省略することもできる。この場合は、ｐ⁺
型の不純物領域６０２、６０３にリンが添加されるた
め、添加されるリン濃度をみこして、ボロンを多く添加
する必要がある。

【０１６０】［実施例４］本実施例も実施例１の変形
例であり、リンとボロンの添加工程の順序を変えたもの
であり、主要な構成は実施例１と同様である。

【０１６１】図１９を用いて本実施例の作製工程を説明
する。図１９において、図１５、１６と同じ符号は同じ
構成要素を示す。

【０１６２】実施例１で示した工程に従って図１５
（Ｅ）の構成を得る。次にレジストマスク４０５を除去
する。そして、ゲート配線３７０において、ｎチャネル
型ＴＦＴのゲート電極として機能する部分を少なくとも
覆うレジストマスクを形成し、第２のゲート電極（配
線）３７２をエッチングマスクに用いて、第１のゲート
電極（配線）３７１をエッチングして、第３のゲート電
極（配線）を形成する。

【０１６３】即ち、少なくとも、第１のゲート配線３７
１において、ｐチャネル型ＴＦＴの半導体層３０４と重
なる部分の幅を細らせて、第３のゲート電極３７３を形
成する。（図１９（Ａ））

【０１６４】イオンドーピング法により半導体層３０
３、３０４にリンを低濃度に添加する。第１〜第３のゲ
ート電極３７１〜３７３がマスクとして機能し、ｎ^-型
領域６２１〜６２４が自己整合的に形成される。（図１
９（Ｂ））

【０１６５】次に、ｎチャネル型ＴＦＴを覆うレジスト
マスク６３０を形成する。レジストマスク６３０を用い
て、半導体層３０４にボロンをイオンドーピング法で高
濃度に添加する。第１、第３のゲート電極３７１、３７
３がマスクとして機能し、半導体層３０４にチャネル形
成領域６３１、ソース領域、ドレイン領域として機能す
るｐ⁺型不純物領域６３２、６３３が自己整合的に形成
される。（図１９（Ｃ））

【０１６６】次に、レジストマスク６３０を除去して、
新たにｐチャネル型ＴＦＴ全体と、ｎチャネル型ＴＦＴ
を部分的に覆うレジストマスク６４０を形成する。レジ
ストマスク６４０を用いて、イオンドーピング法により
リンを高濃度に添加する。ｎチャネル型ＴＦＴの半導体
層３０３のｎ^-型不純物領域６２１、６２２にリンが選
択的に添加され、ｎ⁺型の不純物領域６４２、６４３が
形成される。更に、レジストマスク６４０で覆われてい
る領域は、チャネル形成領域６４１、第１のゲート電極
３７１と重なっているｎ^-型不純物領域６４４、６４５
と、第１のゲート電極３７１と重なっていないｎ^-型不
純物領域６４６、６４７として画定する。（図１９
（Ｄ））

【０１６７】本実施例でもゲート電極３７１と重なって
いるｎ^-型不純物領域６４４、６４５は、リン濃度がｎ
^-型不純物領域６４６、６４７（及びｎ⁺型不純物領域
６４２、６４３）よりも低く、またリンの濃度はチャネ
ル形成領域６４１に向かって低くなっている。

【０１６８】レジストマスク６４０を除去した後、厚さ
５０ｎｍでなる酸化シリコンでなる保護膜３０６を形成
し、加熱処理して半導体層に添加したリン、ボロンを活
性化する。層間絶縁膜３０７を形成し、コンタクトホー
ルを開口して、ソース電極３８４、３８５、ドレイン電
極３８６を形成する。以上により、ＣＭＯＳ回路が作製
される。（図１９（Ｅ））

【０１６９】また、本実施例では、ｐチャネル型ＴＦＴ
の第１のゲート電極の幅を細らせたが、この工程を省略
することもできる。

【０１７０】本実施例では、リンの添加工程において、
ｐチャネル型ＴＦＴを覆うレジストマスク６３０、６４
０を形成したが、これらのレジストマスク６３０又は／
及び６４０を省略することもできる。この場合は、ｐ⁺
型の不純物領域６３２、６３３にリンが添加されるた
め、添加されるリン濃度をみこして、ボロンを多く添加
する必要がある。

【０１７１】［実施例５］本実施例は実施例１の変形
例であり、リンとボロンの添加工程の順序を変えたもの
である。主要な構成は実施例１と同様である。

【０１７２】図２０を用いて本実施例の作製工程を説明
する。図２０において、図１５、図１６と同じ符号は同
じ構成要素を示す。

【０１７３】また、本実施例は実施例４の変形例に対応
し、実施例４と同様にｐチャネル型ＴＦＴの第１のゲー
ト電極を細らせて、第３のゲート電極３７３を形成す
る。（図２０（Ａ））

【０１７４】次に、ｐチャネル型ＴＦＴ全体と、ｎチャ
ネル型ＴＦＴを部分的に覆うレジストマスク６５０を形
成する。レジストマスク６５０を用いて、イオンドーピ
ング法によりリンを高濃度に添加し、ｎ型領域６５１、
６５２を形成する。（図２０（Ｂ））

【０１７５】次に、ｎチャネル型ＴＦＴを覆うレジスト
マスク６６０を形成する。レジストマスク６６０を用い
て、半導体層３０４にボロンをイオンドーピング法で高
濃度に添加する。第１、第３のゲート電極３７１、３７
３がマスクとして機能し、半導体層３０４にチャネル形
成領域６６１、ソース領域、ドレイン領域として機能す
るｐ⁺型不純物領域６６２、６６３が自己整合的に形成
される。（図２０（Ｃ））

【０１７６】次に、レジストマスク６６０を除去して、
新たにｐチャネル型ＴＦＴ全体を覆うレジストマスク６
７０を形成する。イオンドーピング法によりリンを低濃
度に添加し、またリンが第１のゲート電極３７１のテー
パー部を通過するように加速電圧を９０ｋｅＶと高めに
設定する。

【０１７７】この結果、ｎチャネル型ＴＦＴの半導体層
３０３に、チャネル形成領域６７１、ｎ⁺型の不純物領
域６７２、６７３、第１のゲート電極３７１と重なって
いるｎ^-型不純物領域６７４、６７５と、第１のゲート
電極３７１と重なっていないｎ^-型不純物領域６７６、
６７７が自己整合的に形成される。（図２０（Ｄ））

【０１７８】レジストマスク６７０を除去した後、厚さ
５０ｎｍでなる酸化シリコンでなる保護膜３０６を形成
し、加熱処理して半導体層に添加したリン、ボロンを活
性化する。層間絶縁膜３０７を形成し、コンタクトホー
ルを開口して、ソース電極３８４、３８５、ドレイン電
極３８６を形成する。以上により、ＣＭＯＳ回路が作製
される。（図２０（Ｅ））

【０１７９】また、本実施例では、ｐチャネル型ＴＦＴ
の第１のゲート電極の幅を細らせたが、この工程を省略
することもできる。

【０１８０】本実施例では、リンの添加工程において、
ｐチャネル型ＴＦＴを覆うレジストマスク６５０、６７
０を形成したが、これらのレジストマスク６５０又は／
及び６７０を省略することもできる。この場合は、ｐ⁺
型の不純物領域６６２、６６３にリンが添加されるた
め、添加されるリン濃度をみこして、ボロンを多く添加
する必要がある。

【０１８１】［実施例６］本実施例は実施例１の変形
例であって、リンとボロンの添加工程の順序を変えたも
のであり、他の構成は実施例１とほぼ同様である。

【０１８２】以下、図２１を用いて本実施例の作製工程
を説明する。図２１において、図１５、図１６と同じ符
号は同じ構成要素を示す。

【０１８３】また、本実施例は実施例５の変形例に対応
し、実施例５と同様にｐチャネル型ＴＦＴの第１のゲー
ト電極を細らせて、第３のゲート電極３７３を形成す
る。（図２１（Ａ））

【０１８４】更に実施例５と同様に、ｐチャネル型ＴＦ
Ｔ全体と、ｎチャネル型ＴＦＴを部分的に覆うレジスト
マスク６８０を形成する。レジストマスク６８０を用い
て、イオンドーピング法によりリンを高濃度に添加し、
ｎ型領域６８１、６８２を形成する。（図２１（Ｂ））

【０１８５】次に、レジストマスク６８０を除去して、
新たにｐチャネル型ＴＦＴ全体を覆うレジストマスク６
９０を形成する。イオンドーピング法によりリンを低濃
度に添加する。リンが第１のゲート電極３７１のテーパ
ー部を通過するように加速電圧を９０ｋｅＶと高めに設
定する。

【０１８６】この結果、ｎチャネル型ＴＦＴの半導体層
３０３に、チャネル形成領域６９１、ｎ⁺型の不純物領
域６９２、６９３、第１のゲート電極３７１と重なって
いるｎ^-型不純物領域６９４、６７５と、第１のゲート
電極３７１と重なっていないｎ^-型不純物領域６９６、
６９７が自己整合的に形成される。（図２１（Ｃ））

【０１８７】次に、ｎチャネル型ＴＦＴ全体を覆うレジ
ストマスク７００を形成した後、イオンドーピング法で
半導体層３０４にボロンを高濃度に添加する。第１、第
３のゲート電極３７１、３７３がマスクとして機能し、
半導体層３０４にチャネル形成領域７０１、ソース領
域、ドレイン領域として機能するｐ⁺型不純物領域７０
２、７０３が自己整合的に形成される。（図２１
（Ｄ））

【０１８８】レジストマスク７００を除去した後、厚さ
５０ｎｍでなる酸化シリコンでなる保護膜３０６を形成
し、加熱処理して半導体層に添加したリン、ボロンを活
性化する。層間絶縁膜３０７を形成し、コンタクトホー
ルを開口して、ソース電極３８４、３８５ドレイン電極
３８６を形成する。以上により、ＣＭＯＳ回路が作製さ
れる。（図２１（Ｅ））

【０１８９】また、本実施例では、ｐチャネル型ＴＦＴ
の第１のゲート電極の幅を細らせたが、この工程を省略
することもできる。

【０１９０】本実施例では、リンの添加工程において、
ｐチャネル型ＴＦＴを覆うレジストマスク６８０、６９
０を形成したが、これらのレジストマスク６８０又は／
及び６９０を省略することもできる。この場合は、ｐ⁺
型の不純物領域７０２、７０３にリンが添加されるた
め、添加されるリン濃度をみこして、ボロンを多く添加
する必要がある。

【０１９１】上述したように実施例２〜６ではＣＭＯＳ
回路の作製工程を説明するが、実施例１のように画素部
とドライバ回路が一体化したアクティブマトリクス基板
の作製工程に本実施例を適用できるのはいうまでもな
い。

【０１９２】［実施例７］本実施例は、実施例１等に示
したテーパー部を有するゲート電極及びゲート電極の形
成方法の一例を説明する。

【０１９３】まず、窒化酸化シリコン膜からなるゲート
絶縁膜を形成し、その上にスパッタ法により金属積層膜
を形成した。本実施例では純度が６Ｎ以上のタングステ
ンターゲットを用いた。また、スパッタガスとしてはア
ルゴン（Ａｒ）、クリプトン（Ｋｒ）、キセノン（Ｘ
ｅ）等の単体ガスまたはそれらの混合ガスを用いればよ
い。なお、スパッタパワー、ガスの圧力、基板温度等の
成膜条件は適宜実施者が制御すればよい。なお、上記金
属積層膜は下層にＷＮｘ（但し、０＜ｘ＜１）で示され
る窒化タングステン膜を有し、上層にタングステン膜を
有している。

【０１９４】こうして得られた金属積層膜は、不純物元
素がほとんど含まれておらず、特に酸素の含有量は３０
ｐｐｍ以下とすることができ、電気抵抗率は２０μΩ・
ｃｍ以下、代表的には、６μ〜１５μΩ・ｃｍとするこ
とができる。また、膜の応力は、−５×１０⁹〜５×１
０⁹ｄｙｎ／ｃｍ²とすることができる。

【０１９５】なお、窒化酸化シリコン膜とはＳｉＯxＮy
で表される絶縁膜であり、珪素、酸素、窒素を所定の割
合で含む絶縁膜を指す。

【０１９６】次いで、所望のゲート配線パターンを得る
ためのレジストマスクパターン（膜厚：１．５μｍ）を
形成する。

【０１９７】次いで、本実施例では、上記金属積層膜の
パターニングに高密度プラズマを使用するＩＣＰ（Indu
ctively Coupled Plasma）エッチング装置を使用してエ
ッチングを行ない、断面がテーパー形状を有するゲート
電極及びゲート電極を形成した。

【０１９８】ここで、ＩＣＰドライエッチング装置プラ
ズマ生成機構について図２２を用いて詳細に説明する。

【０１９９】図２２にエッチングチャンバーの簡略構造
図を示す。チャンバー上部の石英板１１上にアンテナコ
イル１２を配置し、マッチングボックス１３を介してＲ
Ｆ電源１４に接続されている。また、対向に配置された
基板側の下部電極１５にもマッチングボックス１６を介
してＲＦ電源１７が接続されている。

【０２００】基板上方のアンテナコイル１２にＲＦ電流
が印加されると、アンテナコイル１２にＲＦ電流Ｊがα
方向に流れ、Ｚ方向に磁界Ｂが発生する。電流Ｊと磁界
Ｂの関係は次式に従う。

【０２０１】μ₀Ｊ＝rotＢ（μ₀は磁化率）

【０２０２】次式で示すファラデーの電磁誘導の法則に
従って、α方向に誘導電界Ｅが生じる。

【０２０３】―∂Ｂ／∂ｔ＝rotＥ

【０２０４】この誘導電界Ｅで電子がα方向に加速され
ガス分子と衝突し、プラズマが生成される。誘導電界の
方向がα方向なので、荷電粒子がエッチングチャンバー
壁や、基板に衝突して電荷を消失する確率が低くなる。
従って、１Ｐａ程度の低圧力でも高密度のプラズマを発
生させることができる。また、下流へは、磁界Ｂがほと
んどないので、シート状に広がった高密度プラズマ領域
となる。

【０２０５】アンテナコイル１２（ＩＣＰパワーが印加
される）と基板側の下部電極１５（バイアスパワーが印
加される）のそれぞれに印加するＲＦパワーを調節する
ことによってプラズマ密度と自己バイアス電圧を独立に
制御することが可能である。また、被エッチング膜に応
じて異なる周波数のＲＦパワーを印加できる。

【０２０６】ＩＣＰエッチング装置で高密度プラズマを
得るためには、アンテナコイル１２に流れるＲＦ電流Ｊ
を低損失で流す必要があり、大面積化するためには、ア
ンテナコイル１２のインダクタンスを低下させなければ
ならない。そのために図２３に示したようにアンテナを
分割したマルチスパイラルコイル２２のＩＣＰエッチン
グ装置が開発された。図２３中の２１は石英板、２３、
２６はマッチングボックス、２４、２７はＲＦ電源であ
る。また、チャンバーの底部には、基板２８を保持する
下部電極２５が絶縁体２９を介して設けられている。

【０２０７】本実施例は、様々なＩＣＰエッチング装置
の中でも特に、マルチスパイラルコイル方式のＩＣＰエ
ッチング装置を用いることで所望のテーパー角θを有す
る配線を形成した。

【０２０８】所望のテーパー角θを得るため、本実施例
では、ＩＣＰエッチング装置のバイアスパワー密度を調
節する。図２４は、テーパー角θのバイアスパワー依存
性を示した図である。図２４に示したように、バイアス
パワー密度に応じてテーパー角θを制御することができ
る。

【０２０９】また、エッチングガス（ＣＦ₄とＣｌ₂の混
合ガス）のＣＦ₄の流量比を調節してもよい。図２５は
テーパー角θとＣＦ₄の流量比依存性を示した図であ
る。ＣＦ₄の流量比を大きくすればタングステンとレジ
ストとの選択比が大きくなり、配線のテーパー角θを大
きくすることができる。

【０２１０】また、テーパー角θはタングステンとレジ
ストの選択比に依存していると考えられる。図２６にタ
ングステンとレジストの選択比とテーパー角θとの依存
性を示した。

【０２１１】このようにＩＣＰエッチング装置を用い
て、バイアスパワー密度や反応ガス流量比を適宜決定す
ることで、極めて容易に所望のテーパー角θ＝３〜６０
°（好ましくは５〜４５°より好ましくは７〜２０°）
を有するゲート電極および配線を形成することができ
た。

【０２１２】ここでは、Ｗ膜を一例として示したが、一
般に知られている耐熱性導電性材料（Ｔａ、Ｔｉ、Ｍ
ｏ、Ｃｒ、Ｎｂ、Ｓｉ等）についてＩＣＰエッチング装
置を用いると、容易にパターンの端部をテーパー形状と
して加工することができる。

【０２１３】また、上記ドライエッチングに用いるエッ
チングガスとしてＣＦ₄（四フッ化炭素ガス）とＣｌ₂ガ
スとの混合ガスを用いたが、特に限定されず、例えば、
Ｃ₂Ｆ ₆、またはＣ₄Ｆ₈から選ばれたフッ素を含む反応ガ
スとＣｌ₂、ＳｉＣｌ₄、またはＢＣｌ₃から選ばれた塩
素を含むガスとの混合ガスを用いることも可能である。

【０２１４】以降の工程は、実施例１に従えば、半導体
装置が完成する。

【０２１５】なお、本実施例の構成は、本明細書に記載
された実施例のテーパ部を有する電極の作製工程に適用
できる。

【０２１６】［実施例８］実施例１では半導体層にエ
キシマレーザにより結晶化した多結晶シリコン膜を用い
たが、本実施例は他の結晶化方法を示す。

【０２１７】本実施例の結晶化工程は特開平７−１３０
６５２号公報に記載の結晶化技術である。この結晶化工
程について図２７を用いて説明する。

【０２１８】まずガラス基板１００１上に下地膜として
酸化シリコン膜１００２を成膜する。酸化シリコン膜１
００２上に非晶質シリコン膜１００３を成膜する。本実
施例では酸化シリコン膜１００２と非晶質シリコン膜１
００３とをスパッタ法により連続的に成膜した。次に、
重量換算で１０ppmのニッケルを含む酢酸ニッケル塩溶
液を塗布してニッケル含有層１００４を形成した。（図
２７（Ａ））

【０２１９】なお、ニッケル（Ni）以外にも、ゲルマニ
ウム（Ge）、鉄（Fe）、パラジウム（Pd）、錫（Sn）、
鉛（Pb）、コバルト（Co）、白金（Pt）、銅（Cu）、金
（Au）、シリコン（Si）といった元素から選ばれた一種
または複数種の元素を用いても良い。

【０２２０】次に、６００℃１時間の水素だし工程の
後、４５０〜１１００℃で４〜１２時間（本実施例では
５００℃４時間）の熱処理を行い、結晶性シリコン膜１
００５を形成した。こうして得られた結晶性シリコン膜
１００５は非常に優れた結晶性を有することが分かって
いる。（図２７（Ｂ））

【０２２１】なお、本実施例の結晶化工程は本明細書に
記載された半導体層の形成工程に適用できる。

【０２２２】［実施例９］本実施例では、実施例８と
異なる結晶化工程に関するものであり、特開平８−７８
３２９号公報に記載された技術を用いて結晶化した場合
の例について説明する。特開平８−７８３２９号公報に
記載された技術は、触媒元素を選択的に添加することに
よって、半導体膜の選択的な結晶化を可能とするもので
ある。図２８を用いて、同技術を本発明に適用した場合
について説明する。

【０２２３】まず、ガラス基板１０１１上に酸化シリコ
ン膜１０１２を成膜し、その表面上に非晶質シリコン膜
１０１３、酸化シリコン膜１０１４を連続的に成膜し
た。この時、酸化シリコン膜１０１４の膜厚は１５０ｎ
ｍとした。

【０２２４】次に酸化シリコン膜１０１４をパターニン
グして選択的に開口部１０１５を形成し、その後、重量
換算で１００ppmのニッケルを含む酢酸ニッケル塩溶液
を塗布した。形成されたニッケル含有層１０１６は開口
部１０１５の底部のみで非晶質シリコン膜１０１３と接
触した状態となった。（図２８（Ａ））

【０２２５】次に、５００〜６５０℃で４〜２４時間
（本実施例では５５０℃１４時間）の熱処理を行い、非
晶質シリコン膜の結晶化を行った。この結晶化過程で
は、ニッケルが接した部分がまず結晶化し、そこから基
板にほぼ平行な方向へと結晶成長が進行する。結晶学的
には＜１１１＞軸方向に向かって進行することが確かめ
られている。

【０２２６】こうして形成された結晶性シリコン膜１０
１７は棒状または針状の結晶が集合してなり、各々の棒
状結晶は、巨視的にはある特定の方向性をもって成長し
ているため、結晶性が揃っているという利点がある。

【０２２７】なお、上記公報に記載された技術において
もニッケル（Ni）以外にゲルマニウム（Ge）、鉄（F
e）、パラジウム（Pd）、錫（Sn）、鉛（Pb）、コバル
ト（Co）、白金（Pt）、銅（Cu）、金（Au）、シリコン
（Si）といった元素から選ばれた一種または複数種の元
素を用いることができる。

【０２２８】以上のような技術を用いて結晶を含む半導
体膜（結晶性シリコン膜や結晶性シリコンゲルマニウム
膜を含む）を形成し、パターニングを行って結晶を含む
半導体膜でなる半導体層を形成すれば良い。その後の工
程は実施例１に従えば良い。勿論、実施例２〜７との組
み合わせも可能である。

【０２２９】本実施例の技術を用いて結晶化した結晶を
含む半導体膜を用いてＴＦＴを作製した場合、高い電界
効果移動度（モビリティ）が得られるが、そのため高い
信頼性を要求されていた。しかしながら、本発明のＴＦ
Ｔ構造を採用することで本実施例の技術を最大限に生か
したＴＦＴを作製することが可能となった。

【０２３０】［実施例１０］本実施例は、実施例８、
９で示した半導体の結晶化に用いたニッケルを、結晶化
後にリンを用いて除去する工程を行う例を示す。本実施
例ではその方法として、特開平１０−１３５４６８号公
報または特開平１０−１３５４６９号公報に記載された
技術を用いた。

【０２３１】同公報に記載された技術は、非晶質半導体
膜の結晶化に用いた触媒元素を結晶化後にリンのゲッタ
リング作用を用いて除去する技術である。同技術を用い
ることで、結晶性半導体膜中の触媒元素の濃度を１×１
０¹⁷atms/cm³以下、好ましくは１×１０¹⁶atms/cm³にま
で低減することができる。

【０２３２】本実施例の構成について図２９を用いて説
明する。ここではコーニング社の１７３７基板に代表さ
れる無アルカリガラス基板を用いた。図２９（Ａ）で
は、実施例２で示した結晶化の技術を用いて、下地膜１
０２２、結晶性シリコン膜１０２３が形成された状態を
示している。そして、結晶性シリコン膜１０２３の表面
にマスク用の酸化珪素膜１０２４が１５０ｎｍの厚さに
形成され、パターニングにより開孔部が設けられ、結晶
性シリコン膜を露出させた領域を設けてある。そして、
リンを添加する工程を実施して、結晶性シリコン膜にリ
ンが添加された領域１０２５が設けられた。

【０２３３】この状態で、窒素雰囲気中で５５０〜１０
２０℃、５〜２４時間、例えば６００℃、１２時間の熱
処理を行うと、結晶性シリコン膜にリンが添加された領
域１０２５がゲッタリングサイトとして働き、結晶性シ
リコン膜１０２３に残存していた触媒元素はリンが添加
された領域１０２５に偏析させることができた。

【０２３４】そして、マスク用の酸化珪素膜１０２４
と、リンが添加された領域１０２５とをエッチングして
除去することにより、結晶化の工程で使用した触媒元素
の濃度を１×１０¹⁷atms/cm³以下にまで低減された結
晶性シリコン膜を得ることができた。この結晶性シリコ
ン膜はそのまま実施例１で示した本願発明のＴＦＴの半
導体層として使用することができた。

【０２３５】［実施例１１］本実施例では、実施例
８、９に対して特開平１０−１３５４６８号公報または
特開平１０−１３５４６９号公報に記載された技術を組
み合わせた例を示す。

【０２３６】同公報に記載された技術は、実施例３、４
で示した半導体の結晶化に用いたニッケルを、結晶化後
にハロゲン元素（代表的には塩素）のゲッタリング作用
を用いて除去する技術である。同技術を用いることで半
導体層中のニッケル濃度を１×１０¹⁷atoms/cm³以下
（好ましくは１×１０¹⁶atoms/cm³以下）にまで低減す
ることができる。

【０２３７】本実施例の構成について図３０を用いて説
明する。まず基板として耐熱性の高い石英基板１０３１
を用いた。勿論、シリコン基板やセラミックス基板を用
いても良い。石英基板を用いた場合、特に下地膜として
酸化シリコン膜を設けなくても基板側からの汚染はな
い。

【０２３８】次に実施例３、４の結晶化方法を用いて結
晶性シリコン膜（図示せず）を形成し、パターニングし
て半導体層１０３２、１０３３を形成した。さらに、そ
れら半導体層を覆って酸化シリコン膜でなるゲート絶縁
膜１０３４を形成した。（図３０（Ａ））

【０２３９】ゲート絶縁膜１０３４を形成したら、ハロ
ゲン元素を含む雰囲気中において熱処理を行った。本実
施例では処理雰囲気を酸素と塩化水素とを混合した酸化
性雰囲気とし、処理温度を９５０℃、処理時間を３０分
とした。なお、処理温度は７００〜１１５０℃（代表的
には９００〜１０００℃）の間で選択すれば良いし、処
理時間も１０分〜８時間（代表的には３０分〜２時間）
の間で選択すれば良い。（図３０（Ｂ））

【０２４０】この時、ニッケルは揮発性のニッケル塩化
物となって処理雰囲気中に離脱し、結晶性シリコン膜中
のニッケル濃度が低減する。従って、図３０（Ｂ）に示
した半導体層１０３５、１０３６中に含まれるニッケル
濃度は１×１０¹⁷atoms/cm³以下に低減されていた。

【０２４１】以上のような技術でなる本実施例を用いて
半導体層を形成し、その後の工程は実施例１、２に従え
ば良い。勿特に本実施例と実施例４の結晶化方法の組み
合わせは非常に結晶性の高い結晶性シリコン膜を実現で
きることが判明している。

【０２４２】（半導体層の結晶構造に関する知見）上記
作製工程に従って形成した半導体層は、微視的に見れば
複数の針状又は棒状の結晶（以下、棒状結晶と略記す
る）が集まって並んだ結晶構造を有する。このことはＴ
ＥＭ（透過型電子顕微鏡法）による観察で容易に確認で
きた。

【０２４３】また、電子線回折及びエックス線（Ｘ線）
回折を利用して半導体層の表面（チャネルを形成する部
分）が結晶軸に多少のずれが含まれているものの主たる
配向面が｛１１０｝面であることを確認した。本出願人
がスポット径約1.5μmの電子線回折写真を詳細に観察し
た結果、｛１１０｝面に対応する回折斑点がきれいに現
れているが、各斑点は同心円上に分布を持っていること
が確認された。

【０２４４】また、本出願人は個々の棒状結晶が接して
形成する結晶粒界をＨＲ−ＴＥＭ（高分解能透過型電子
顕微鏡法）により観察し、結晶粒界において結晶格子に
連続性があることを確認した。これは観察される格子縞
が結晶粒界において連続的に繋がっていることで、容易
に確認できる。

【０２４５】なお、結晶粒界における結晶格子の連続性
は、その結晶粒界が「平面状粒界」と呼ばれる粒界であ
ることに起因する。本明細書における平面状粒界の定義
は、「Characterization of High-Efficiency Cast-Si
Solar Cell Wafers by MBICMeasurement ；Ryuichi Shi
mokawa and Yutaka Hayashi，Japanese Journal ofAppl
ied Physics vol.27，No.5，pp.751-758，1988」に記載
された「Planar boundary 」である。

【０２４６】上記論文によれば、平面状粒界には双晶粒
界、特殊な積層欠陥、特殊なtwist粒界などが含まれ
る。この平面状粒界は電気的に不活性であるという特徴
を持つ。即ち、結晶粒界でありながらキャリアの移動を
阻害するトラップとして機能しないため、実質的に存在
しないと見なすことができる。

【０２４７】特に結晶軸（結晶面に垂直な軸）が〈１１
０〉軸である場合、｛２１１｝双晶粒界はΣ３の対応粒
界とも呼ばれる。Σ値は対応粒界の整合性の程度を示す
指針となるパラメータであり、Σ値が小さいほど整合性
の良い粒界であることが知られている。

【０２４８】本出願人が本発明を実施して得た結晶性シ
リコン膜を詳細にＴＥＭを用いて観察した結果、結晶粒
界の殆ど（９０％以上、典型的には９５％以上）がΣ３
の対応粒界、即ち｛２１１｝双晶粒界であることが判明
した。

【０２４９】二つの結晶粒の間に形成された結晶粒界に
おいて、両方の結晶の面方位が｛１１０｝である場合、
｛１１１｝面に対応する格子縞がなす角をθとすると、
θ＝70.5°の時にΣ３の対応粒界となることが知られて
いる。

【０２５０】本実施例の結晶性シリコン膜は、結晶粒界
において隣接する結晶粒の各格子縞がまさに約70.5°の
角度で連続しており、その事からこの結晶粒界は｛２１
１｝双晶粒界であるという結論に辿り着いた。

【０２５１】なお、θ＝ 38.9 °の時にはΣ９の対応粒
界となるが、この様な他の結晶粒界も存在した。

【０２５２】この様な対応粒界は、同一面方位の結晶粒
間にしか形成されない。即ち、本実施例を実施して得た
結晶性シリコン膜は面方位が概略｛１１０｝で揃ってい
るからこそ、広範囲に渡ってこの様な対応粒界を形成し
うる。

【０２５３】この様な結晶構造（正確には結晶粒界の構
造）は、結晶粒界において異なる二つの結晶粒が極めて
整合性よく接合していることを示している。即ち、結晶
粒界において結晶格子が連続的に連なり、結晶欠陥等に
起因するトラップ準位を非常に作りにくい構成となって
いる。従って、この様な結晶構造を有する半導体薄膜は
実質的に結晶粒界が存在しないと見なすことができる。

【０２５４】また７００〜１１５０℃という高い温度で
の熱処理工程によって結晶粒内に存在する欠陥が殆ど消
滅していることがＴＥＭ観察によって確認されている。
これはこの熱処理工程の前後で欠陥数が大幅に低減され
ていることからも明らかである。

【０２５５】この欠陥数の差は電子スピン共鳴分析（El
ectron Spin Resonance ：ＥＳＲ）によってスピン密度
の差となって現れる。現状では本実施例の作製工程に従
って作製された結晶性シリコン膜のスピン密度は少なく
とも３×１０¹⁷spins/cm³以下（好ましくは５×１０¹⁵s
pins/cm³以下）であることが判明している。ただし、
この測定値は現存する測定装置の検出限界に近いので、
実際のスピン密度はさらに低いと予想される。

【０２５６】以上の事から、本実施例を実施することで
得られた結晶性シリコン膜は結晶粒内及び結晶粒界が実
質的に存在しないため、単結晶シリコン膜又は実質的な
単結晶シリコン膜と考えて良い。本出願人はこのような
結晶構造を有する結晶性シリコン膜をＣＧＳ(Continuou
s Grain Silicon)と呼んでいる。

【０２５７】ＣＧＳに関する記載は本出願人による特開
平１０−２９４２８０号公報、特願平１０−１５２３１
６号、特願平１０−１５２３０８号または特願平１０−
１５２３０５号の出願を参照すれば良い。

【０２５８】（ＴＦＴの電気特性に関する知見）本実施
例で作製したＴＦＴは、ＭＯＳＦＥＴに匹敵する電気特
性を示した。本出願人が試作したＴＦＴからは次に示す
様なデータが得られている。

【０２５９】スイッチング性能（オン／オフ動作切り換
えの俊敏性）の指標となるサブスレッショルド係数が、
ｎチャネル型ＴＦＴおよびｐチャネル型ＴＦＴともに60
〜100mV/decade（代表的には60〜85mV/decade ）と小さ
い。

【０２６０】（２）ＴＦＴの動作速度の指標となる電界
効果移動度（μFE）が、ｎチャネル型ＴＦＴで 200〜65
0cm²/Vs （代表的には 300〜500cm²/Vs ）、ｐチャネル
型ＴＦＴで100〜300cm²/Vs （代表的には 150〜200cm²/
Vs ）と大きい。

【０２６１】（３）ＴＦＴの駆動電圧の指標となるしき
い値電圧（Ｖth）が、ｎチャネル型ＴＦＴで-0.5〜1.5
Ｖ、ｐチャネル型ＴＦＴで-1.5〜0.5 Ｖと小さい。

【０２６２】以上の様に、極めて優れたスイッチング特
性および高速動作特性が実現可能であることが確認され
ている。

【０２６３】（回路特性に関する知見）次に、本実施例
を実施して形成したＴＦＴを用いて作製されたリングオ
シレータによる周波数特性を示す。リングオシレータと
はＣＭＯＳ構造でなるインバータ回路を奇数段リング状
に接続した回路であり、インバータ回路１段あたりの遅
延時間を求めるのに利用される。実験に使用したリング
オシレータの構成は次の様になっている。段数：９段ＴＦＴのゲイト絶縁膜の膜厚：30ｎｍ及び50ｎｍＴＦＴのゲイト長： 0.6μｍ

【０２６４】このリングオシレータによって発振周波数
を調べた結果、最大値で1.04ＧＨｚの発振周波数を得る
ことができた。また、実際にＬＳＩ回路のＴＥＧの一つ
であるシフトレジスタを作製して動作周波数を確認し
た。その結果、ゲイト絶縁膜の膜厚30ｎｍ、ゲイト長
0.6μｍ、電源電圧５Ｖ、段数５０段のシフトレジスタ
回路において動作周波数100 ＭＨｚの出力パルスが得ら
れた。

【０２６５】以上の様なリングシレータおよびシフトレ
ジスタの驚異的なデータは、本実施例のＴＦＴがＭＯＳ
ＦＥＴに匹敵する、若しくは凌駕する性能（電気特性）
を有していることを示している。

【０２６６】［実施例１２］本実施例も結晶化工程で
用いた触媒元素をゲッタリングする技術に関する。

【０２６７】実施例１０では、結晶化シリコン中の触媒
元素をゲッタリングするため、ゲッタリング領域１０２
５（図２９参照）を形成する必要がある。ゲッタリング
領域には、ＴＦＴを形成することができなくなるため、
回路の集積化を妨げている。本実施例は上記の問題点を
解消したゲッタリング方法であり、ｎチャネル型ＴＦＴ
のｎ⁺型不純物領域及び、ｐチャネル型ＴＦＴのｐ⁺型
不純物領域をゲッタリング領域に用いる。

【０２６８】実施例１で示した工程では、ｎ⁺型不純物
領域３１３〜３１５及び、ｐ⁺型不純物領域３３２、３
３３にはリンが５×１０²⁰atoms/cm³の高濃度に存在す
る。（図１４、図１６参照）このため、これらの領域を
ゲッタリング領域に用いることができる。

【０２６９】このため、ＴＦＴの半導体層３０２〜３０
４を実施例３、４で示した結晶性シリコンで形成した場
合、リン、ボロンの活性化工程をゲッタリングのための
加熱工程と兼ねればよい。例えば、活性化工程（図１４
（Ｄ）、図１６（Ｄ）参照）において、５００〜６５０
℃（代表的には５５０〜６００℃）の処理温度で２〜２
４時間（代表的には４〜１２時間）の熱処理工程を行え
ばよい。

【０２７０】この熱処理工程において、各ＴＦＴのチャ
ネル形成領域３１１、３１２、３２５、３３１、３４１
に残存したニッケルは、リンの作用により上記のｎ⁺型
不純物領域、ｐ⁺型不純物領域へ向かって拡散し、そこ
で捕獲される。

【０２７１】そのため、ｎ⁺型不純物領域３１３〜３１
５及び、ｐ⁺型不純物領域３３２、３３３のニッケル
（触媒）濃度は１×１０¹⁷〜１×１０²⁰atoms/cm³（代
表的には１×１０¹⁸〜５×１０¹⁹atoms/cm³）と増加
し、他方、チャネル形成領域３１１、３１２、３２５、
３３１、３４１のニッケル濃度は２×１０¹⁷atoms/cm³
以下（代表的には１×１０¹⁴〜５×１０¹⁶atoms/cm³）
にまで低減することができる。

【０２７２】なお、本実施例の効果を得るには、ｎ⁺型
不純物領域３１３〜３１５及び、ｐ ⁺型不純物領域３３
２、３３３には、リンまたはヒ素の濃度が少なくとも１
×１０¹⁹atoms/cm³以上（好ましくは１×１０²⁰〜５×
１０²¹atoms/cm³）となるようする。

【０２７３】［実施例１３］本実施例は、実施例１の
ＣＭＯＳ回路の変形例である。図３１を用いて。本実施
例例のＴＦＴの構造を説明する。図３１（Ａ）〜（Ｄ）
において同じ符号は同じ構成要素を示す。また、本実施
例の作製工程は実施例１、２を適用すれば良く、詳細な
説明を省略する。

【０２７４】図３１（Ａ）は、実施例１の変形例であ
り、第２のゲート電極（配線）を省略して、テーパー部
を有する電極（配線）だけでゲート電極（配線）を形成
した例である。

【０２７５】基板９００全面に酸化シリコンでなる下地
膜９０１を形成されている。下地膜９０１上に、ｎチャ
ネル型ＴＦＴ、ｐチャネル型ＴＦＴの島状の半導体層が
形成されている。島状の半導体層を覆って基板９００全
面に、ゲート絶縁膜９０５が形成されている。更に、Ｔ
ＦＴを覆って窒化シリコンでなる保護膜９０６、層間絶
縁膜が形成９０７が形成され、層間絶縁膜９０７上には
ソース電極９４１、９４２、ドレイン電極９４３が形成
されている。

【０２７６】ゲート絶縁膜９０５を挟んでゲート配線
（ゲート電極）９３３が半導体層を交差して形成されて
いる。ゲート配線９３１の側面はテーパー状に形成され
ている。ここでは、厚さ２５０ｎｍのクロムで形成し
た。更に、ｐチャネル型ＴＦＴの半導体層と交差してい
る部分は、その幅が細らされて第２のゲート電極９３３
Ａが形成されている。

【０２７７】また半導体層にリン、ボロンを添加する方
法は実施例１を適用した。ｎチャネル型ＴＦＴの半導体
層には、チャネル形成領域９１１Ａ、ｎ⁺型不純物領域
９１２Ａ、９１３Ａ、ゲート電極９３１Ａと重なってい
るｎ^-不純物型領域９１４Ａ、９１５Ａ、ゲート電極９
３１Ａと重なっていないｎ^-型不純物領域９１６Ａ、９
１７Ａが形成されている。

【０２７８】ｎ^-型不純物領域９１４Ａ、９１５Ａ、ｎ
^-型不純物領域９１６Ａ、９１７Ａはリンの濃度がｎ⁺
型不純物領域９１２Ａ、９１３Ａよりも低くなってい
る。また、ｎ^-型不純物領域９１４Ａ、９１５Ａとチャ
ネル形成領域９１１Ａとの接合部はゲート電極９３１Ａ
のテーパー部の下に存在し、ｎ^-型不純物領域９１４
Ａ、９１５Ａの濃度はチャネル形成領域９１１Ａに向か
って減少している。

【０２７９】他方、ｐチャネル型ＴＦＴの半導体層に
は、チャネル形成領域９２１Ａ、ｐ⁺型不純物領域９２
２Ａ、９２３Ａ、ｐ⁺型不純物領域９２４Ａ、９２５Ａ
が形成されている。ｐ⁺型不純物領域９２２Ａ、９２３
Ａよりもｐ⁺型不純物領域９２４Ａ、９２５Ａはリンの
濃度が低く、ボロン濃度は同じになっている。

【０２８０】図３１（Ｂ）は実施例２、３の変形例であ
り、第２の電極を省略して、ゲート電極をテーパー部を
有する電極だけで形成した例である。

【０２８１】図３１（Ｂ）では、ｎチャネル型ＴＦＴと
ｐチャネル型ＴＦＴともゲート電極９３１Ｂはテーパー
状に形成されている。ここでは、厚さ２５０ｎｍのクロ
ムで形成した。

【０２８２】また半導体層にリン、ボロンを添加する工
程は実施例２を適用した。ｎチャネル型ＴＦＴの半導体
層には、チャネル形成領域９１１Ｂ、ｎ⁺型不純物領域
９１２Ｂ、９１３Ｂ、ゲート電極９３１Ｂと重なってい
るｎ^-不純物型領域９１４Ｂ、９１５Ｂ、ゲート電極９
３１Ｂと重なっていないｎ^-型不純物領域９１６Ｂ、９
１７Ｂが形成されている。

【０２８３】ｎ^-型不純物領域９１４Ｂ、９１５Ｂ、ｎ
^-型不純物領域９１６Ｂ、９１７Ｂはリンの濃度がｎ⁺
型不純物領域９１２Ｂ、９１３Ｂよりも低くなってい
る。また、ｎ^-型不純物領域９１４Ｂ、９１５Ｂとチャ
ネル形成領域９１１Ｂとの接合部はゲート電極９３１の
テーパー部の下に存在し、ｎ^-型不純物領域９１４Ｂ、
９１５Ｂの濃度はチャネル形成領域９１１Ｂに向かって
減少している。

【０２８４】他方、ｐチャネル型ＴＦＴの半導体層に
は、チャネル形成領域９２１Ｂ、ｐ⁺型不純物領域９２
２Ｂ、９２３Ｂがゲート電極９３１Ｂをマスクにして自
己整合的に形成されている。

【０２８５】図３１（Ｃ）は実施例１において、第１の
ゲート電極のテーパーエッチングを省略した例である。

【０２８６】ゲート配線は第１のゲート配線９３１Ｃと
第１のゲート配線９３１Ｃよりもチャネル長方向の幅の
狭い第２のゲート配線９３２Ｃでなる。なお、第１のゲ
ート配線９３１Ｃがｐチャネル型ＴＦＴの半導体層と交
差する部分は、第２のゲート配線９３２Ｃをマスクにし
て幅が細らされた第３のゲート電極９３３Ｃが形成され
ている。

【０２８７】ｎチャネル型ＴＦＴの半導体層には、チャ
ネル形成領域９１１Ｃ、ｎ⁺型不純物領域９１２Ｃ、９
１３Ｃ、ゲート電極９３１Ｃと重なっているｎ^-不純物
型領域９１４Ｃ、９１５Ｃ、ゲート電極９３１Ｃと重な
っていないｎ^-型不純物領域９１６Ｃ、９１７Ｃが形成
されている。

【０２８８】ｎ^-型不純物領域９１４Ｃ、９１５Ｃ、ｎ
^-型不純物領域９１６Ｃ、９１７Ｃはリンの濃度がｎ⁺
型不純物領域９１２Ｃ、９１３Ｃよりも低くなってい
る。

【０２８９】他方、ｐチャネル型ＴＦＴの半導体層に
は、チャネル形成領域９２１Ｃ、ｐ⁺型不純物領域９２
２Ｃ、９２３Ｃ、ｐ⁺型不純物領域９２４Ｃ、９２５Ｃ
が形成されている。ｐ⁺型不純物領域９２４Ｃ、９２５
Ｃはｐ⁺型不純物領域９２２Ｃ、９２３Ｃよりもリン濃
度が低くなっている。

【０２９０】図３１（Ｄ）は実施例１において、ゲート
配線表面を覆う第４のゲート配線を形成した例である。

【０２９１】ＣＭＯＳ回路は実施例１の工程に従ってボ
ロンの添加工程を行う。次に、窒化シリコンでなる保護
膜９０６を形成する代わりに、クロム（Ｃｒ）、タンタ
ル（Ｔａ）、チタン（Ｔｉ）、タングステン（Ｗ）、モ
リブデン（Ｍｏ）でなる金属膜、またはこれらの元素を
主成分とする合金、またはシリサイド等の導電性材料を
形成し、パターニングして第４のゲート配線９３４Ｄを
形成する。しかる後活性化を行えばよい。

【０２９２】この構成により、第２のゲート配線９３２
Ｄが第１のゲート配線９３１Ｄ（第３のゲート電極９３
３Ｄを含む）と第４のゲート配線９３４Ｄでくるまれた
構造のゲート配線を得ることができる。

【０２９３】この場合には、ｎチャネル型ＴＦＴの半導
体層には、チャネル形成領域９１１Ｄ、ｎ⁺型不純物領
域９１２Ｄ、９１３Ｄ、ゲート電極９３１Ｄと重なって
いるｎ^-不純物型領域９１４Ｄ、９１５Ｄ、ゲート電極
９３１Ｄと重なっていないｎ ^-型不純物領域９１６Ｄ、
９１７Ｄが形成されているが、ｎ^-型不純物領域９１４
Ｄ、９１５Ｄは第１及び第４のゲート電極と交差してい
る部分であり、ｎ^-型不純物領域９１６Ｄ、９１７Ｄは
第４のゲート電極９３４Ｄと交差していない。

【０２９４】この構成の利点は、第１のゲート電極９３
１Ｄの下部の半導体層にほとんどリンが添加されない場
合に特に有効である。図３１（Ｄ）に示すように、ｎ^-
不純物型領域９１４Ｄ、９１５Ｄが第１のゲート電極９
３１Ｄとほとんど重ならなくなっても、第４のゲート電
極９３４Ｄをｎ^-型不純物領域に重ならせることができ
るので、確実にゲート電極とオーバーラップしているｎ
^-型不純物領域を形成することが可能になる。

【０２９５】他方、ｐチャネル型ＴＦＴの半導体層に
は、チャネル形成領域９２１Ｄ、ｐ⁺型不純物領域９２
２Ｄ、９２３Ｄ、ｐ⁺型不純物領域９２４Ｄ、９２５Ｄ
が形成されている。ｐ⁺型不純物領域９２４Ｄ、９２５
Ｄはｐ⁺型不純物領域９２２Ｄ、９２３Ｄよりもリン濃
度が低くなっている。この場合には、ｎ^-型不純物領域
と第４のゲート電極９３４Ｄが重なっている。オフ電流
特性や耐圧性に問題が生ずる場合には、第４のゲート配
線９３４Ｄを形成する際に、ｐチャネル型ＴＦＴの半導
体層と交差している部分に第４のゲート配線９３４Ｄを
形成しないようにすればよい。

【０２９６】［実施例１４］本明細書記載の液晶表示装
置にはネマチック液晶以外にも様々な液晶を用いること
が可能である。例えば、1998, SID, "Characteristics
and Driving Schemeof Polymer-Stabilized Monostable
FLCD Exhibiting Fast Response Time andHigh Contra
st Ratio with Gray-Scale Capability" by H. Furue e
t al.や、1997, SID DIGEST, 841, "A Full-Color Thre
sholdless Antiferroelectric LCDExhibiting Wide Vie
wing Angle with Fast Response Time" by T. Yoshida
etal.や、1996, J. Mater. Chem. 6(4), 671-673, "Thr
esholdless antiferroelectricity in liquid crystals
and its application to displays" by S. Inui et a
l.や、米国特許第5594569 号に開示された液晶を用いる
ことが可能である。

【０２９７】等方相−コレステリック相−カイラルスメ
クティックＣ相転移系列を示す強誘電性液晶（ＦＬＣ）
を用い、ＤＣ電圧を印加しながらコレステリック相−カ
イラルスメクティックＣ相転移をさせ、かつコーンエッ
ジをほぼラビング方向に一致させた単安定ＦＬＣの電気
光学特性を図４１に示す。図４１に示すような強誘電性
液晶による表示モードは「Ｈａｌｆ−Ｖ字スイッチング
モード」と呼ばれている。図４１に示すグラフの縦軸は
透過率（任意単位）、横軸は印加電圧である。「Ｈａｌ
ｆ−Ｖ字スイッチングモード」については、寺田らの”
Ｈａｌｆ−Ｖ字スイッチングモードＦＬＣＤ”、第４６
回応用物理学関係連合講演会講演予稿集、１９９９年３
月、第１３１６頁、および吉原らの”強誘電性液晶によ
る時分割フルカラーＬＣＤ”、液晶第３巻第３号第１９
０頁に詳しい。

【０２９８】図４１に示されるように、このような強誘
電性混合液晶を用いると、低電圧駆動かつ階調表示が可
能となることがわかる。本発明の液晶表示装置には、こ
のような電気光学特性を示す強誘電性液晶も用いること
ができる。

【０２９９】また、ある温度域において反強誘電相を示
す液晶を反強誘電性液晶（ＡＦＬＣ）という。反強誘電
性液晶を有する混合液晶には、電場に対して透過率が連
続的に変化する電気光学応答特性を示す、無しきい値反
強誘電性混合液晶と呼ばれるものがある。この無しきい
値反強誘電性混合液晶は、いわゆるＶ字型の電気光学応
答特性を示すものがあり、その駆動電圧が約±２．５Ｖ
程度（セル厚約１μｍ〜２μｍ）のものも見出されてい
る。

【０３００】また、一般に、無しきい値反強誘電性混合
液晶は自発分極が大きく、液晶自体の誘電率が高い。こ
のため、無しきい値反強誘電性混合液晶を液晶表示装置
に用いる場合には、画素に比較的大きな保持容量が必要
となってくる。よって、自発分極が小さな無しきい値反
強誘電性混合液晶を用いるのが好ましい。

【０３０１】なお、このような無しきい値反強誘電性混
合液晶を本発明の液晶表示装置に用いることによって低
電圧駆動が実現されるので、低消費電力化が実現され
る。

【０３０２】［実施例１５］本発明のＴＦＴは実施例１
に示した液晶表示装置だけでなく、あらゆる半導体回路
に適用することが可能である。即ち、ＲＩＳＣプロセッ
サ、ＡＳＩＣプロセッサ等のマイクロプロセッサに適用
しても良いし、Ｄ／Ａコンバータ等の信号処理回路から
携帯機器（携帯電話、ＰＨＳ、モバイルコンピュータ）
用の高周波回路に適用しても良い。

【０３０３】さらに、従来のＭＯＳＦＥＴ上に層間絶縁
膜を形成し、その上に本発明のＴＦＴを用いて半導体回
路を作製したような三次元構造の半導体装置を実現する
ことも可能である。このように本発明は現在ＬＳＩが用
いられている全ての半導体装置に適用することが可能で
ある。即ち、ＳＩＭＯＸ、Ｓｍａｒｔ−Ｃｕｔ（SOITEC
社の登録商標）、ＥＬＴＲＡＮ（キャノン株式会社の登
録商標）などのＳＯＩ構造（単結晶半導体薄膜を用いた
ＴＦＴ構造）に本発明を適用しても良い。

【０３０４】また、本実施例の半導体回路は実施例１〜
１３のどのような組み合わせからなる構成を用いても実
現することができる。

【０３０５】［実施例１６］本実施例では、本願発明を
用いてアクティブマトリクス型ＥＬ（エレクトロルミネ
ッセンス）表示装置を作製した例について説明する。

【０３０６】図３５（Ａ）は本願発明を用いたＥＬ表示
装置の上面図である。図３５（Ａ）において、４０１０
は基板、４０１１は画素部、４０１２はソース側駆動回
路、４０１３はゲート側駆動回路であり、それぞれの駆
動回路は配線４０１４〜４０１６を経てＦＰＣ４０１７
に至り、外部機器へと接続される。

【０３０７】このとき、少なくとも画素部、好ましくは
駆動回路及び画素部を囲むようにしてカバー材６００
０、シーリング材（ハウジング材ともいう）７０００、
密封材（第２のシーリング材）７００１が設けられてい
る。

【０３０８】また、図３５（Ｂ）は本実施例のＥＬ表示
装置の断面構造であり、基板４０１０、下地膜４０２１
の上に駆動回路用ＴＦＴ（但し、ここではｎチャネル型
ＴＦＴとｐチャネル型ＴＦＴを組み合わせたＣＭＯＳ回
路を図示している。）４０２２及び画素部用ＴＦＴ４０
２３（但し、ここではＥＬ素子への電流を制御するＴＦ
Ｔだけ図示している。）が形成されている。これらのＴ
ＦＴは公知の構造（トップゲート構造またはボトムゲー
ト構造）を用いれば良い。

【０３０９】本願発明は、駆動回路用ＴＦＴ４０２２、
画素部用ＴＦＴ４０２３に際して用いることができる。

【０３１０】本願発明を用いて駆動回路用ＴＦＴ４０２
２、画素部用ＴＦＴ４０２３が完成したら、樹脂材料で
なる層間絶縁膜（平坦化膜）４０２６の上に画素部用Ｔ
ＦＴ４０２３のドレインと電気的に接続する透明導電膜
でなる画素電極４０２７を形成する。透明導電膜として
は、酸化インジウムと酸化スズとの化合物（ＩＴＯと呼
ばれる）または酸化インジウムと酸化亜鉛との化合物を
用いることができる。そして、画素電極４０２７を形成
したら、絶縁膜４０２８を形成し、画素電極４０２７上
に開口部を形成する。

【０３１１】次に、ＥＬ層４０２９を形成する。ＥＬ層
４０２９は公知のＥＬ材料（正孔注入層、正孔輸送層、
発光層、電子輸送層または電子注入層）を自由に組み合
わせて積層構造または単層構造とすれば良い。どのよう
な構造とするかは公知の技術を用いれば良い。また、Ｅ
Ｌ材料には低分子系材料と高分子系（ポリマー系）材料
がある。低分子系材料を用いる場合は蒸着法を用いる
が、高分子系材料を用いる場合には、スピンコート法、
印刷法またはインクジェット法等の簡易な方法を用いる
ことが可能である。

【０３１２】本実施例では、シャドーマスクを用いて蒸
着法によりＥＬ層を形成する。シャドーマスクを用いて
画素毎に波長の異なる発光が可能な発光層（赤色発光
層、緑色発光層及び青色発光層）を形成することで、カ
ラー表示が可能となる。その他にも、色変換層（ＣＣ
Ｍ）とカラーフィルターを組み合わせた方式、白色発光
層とカラーフィルターを組み合わせた方式があるがいず
れの方法を用いても良い。勿論、単色発光のＥＬ表示装
置とすることもできる。

【０３１３】ＥＬ層４０２９を形成したら、その上に陰
極４０３０を形成する。陰極４０３０とＥＬ層４０２９
の界面に存在する水分や酸素は極力排除しておくことが
望ましい。従って、真空中でＥＬ層４０２９と陰極４０
３０を連続成膜するか、ＥＬ層４０２９を不活性雰囲気
で形成し、大気解放しないで陰極４０３０を形成すると
いった工夫が必要である。本実施例ではマルチチャンバ
ー方式（クラスターツール方式）の成膜装置を用いるこ
とで上述のような成膜を可能とする。

【０３１４】なお、本実施例では陰極４０３０として、
ＬｉＦ（フッ化リチウム）膜とＡｌ（アルミニウム）膜
の積層構造を用いる。具体的にはＥＬ層４０２９上に蒸
着法で１ｎｍ厚のＬｉＦ（フッ化リチウム）膜を形成
し、その上に３００ｎｍ厚のアルミニウム膜を形成す
る。勿論、公知の陰極材料であるＭｇＡｇ電極を用いて
も良い。そして陰極４０３０は４０３１で示される領域
において配線４０１６に接続される。配線４０１６は陰
極４０３０に所定の電圧を与えるための電源供給線であ
り、導電性ペースト材料４０３２を介してＦＰＣ４０１
７に接続される。

【０３１５】４０３１に示された領域において陰極４０
３０と配線４０１６とを電気的に接続するために、層間
絶縁膜４０２６及び絶縁膜４０２８にコンタクトホール
を形成する必要がある。これらは層間絶縁膜４０２６の
エッチング時（画素電極用コンタクトホールの形成時）
や絶縁膜４０２８のエッチング時（ＥＬ層形成前の開口
部の形成時）に形成しておけば良い。また、絶縁膜４０
２８をエッチングする際に、層間絶縁膜４０２６まで一
括でエッチングしても良い。この場合、層間絶縁膜４０
２６と絶縁膜４０２８が同じ樹脂材料であれば、コンタ
クトホールの形状を良好なものとすることができる。

【０３１６】このようにして形成されたＥＬ素子の表面
を覆って、パッシベーション膜６００３、充填材６００
４、カバー材６０００が形成される。

【０３１７】さらに、ＥＬ素子部を囲むようにして、カ
バー材６０００と基板４０１０の内側にシーリング材７
０００が設けられ、さらにシーリング材７０００の外側
には密封材（第２のシーリング材）７００１が形成され
る。

【０３１８】このとき、この充填材６００４は、カバー
材６０００を接着するための接着剤としても機能する。
充填材６００４としては、ＰＶＣ（ポリビニルクロライ
ド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビ
ニルブチラル）またはＥＶＡ（エチレンビニルアセテー
ト）を用いることができる。この充填材６００４の内部
に乾燥剤を設けておくと、吸湿効果を保持できるので好
ましい。

【０３１９】また、充填材６００４の中にスペーサーを
含有させてもよい。このとき、スペーサーをＢａＯなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。

【０３２０】スペーサーを設けた場合、パッシベーショ
ン膜６００３はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。

【０３２１】また、カバー材６０００としては、ガラス
板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅ
ｒｇｌａｓｓ−ＲｅｉｎｆｏｒｃｅｄＰｌａｓｔｉｃ
ｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリ
ルフィルムを用いることができる。なお、充填材６００
４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることが好ましい。

【０３２２】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材６０００が透光性を有する
必要がある。

【０３２３】また、配線４０１６はシーリング材７００
０および密封材７００１と基板４０１０との隙間を通っ
てＦＰＣ４０１７に電気的に接続される。なお、ここで
は配線４０１６について説明したが、他の配線４０１
４、４０１５も同様にしてシーリング材７０００および
密封材７００１の下を通ってＦＰＣ４０１７に電気的に
接続される。

【０３２４】［実施例１７］本実施例では、本願発明を
用いて実施例１６とは異なる形態のＥＬ表示装置を作製
した例について、図３６（Ａ）、３６（Ｂ）を用いて説
明する。図３５（Ａ）、３５（Ｂ）と同じ番号のものは
同じ部分を指しているので説明は省略する。

【０３２５】図３６（Ａ）は本実施例のＥＬ表示装置の
上面図であり、図３６（Ａ）をＡ-Ａ'で切断した断面図
を図３６（Ｂ）に示す。

【０３２６】実施例１７に従って、ＥＬ素子の表面を覆
ってパッシベーション膜６００３までを形成する。

【０３２７】さらに、ＥＬ素子を覆うようにして充填材
６００４を設ける。この充填材６００４は、カバー材６
０００を接着するための接着剤としても機能する。充填
材６００４としては、ＰＶＣ（ポリビニルクロライ
ド）、エポキシ樹脂、シリコーン樹脂、ＰＶＢ（ポリビ
ニルブチラル）またはＥＶＡ（エチレンビニルアセテー
ト）を用いることができる。この充填材６００４の内部
に乾燥剤を設けておくと、吸湿効果を保持できるので好
ましい。

【０３２８】また、充填材６００４の中にスペーサーを
含有させてもよい。このとき、スペーサーをＢａＯなど
からなる粒状物質とし、スペーサー自体に吸湿性をもた
せてもよい。

【０３２９】スペーサーを設けた場合、パッシベーショ
ン膜６００３はスペーサー圧を緩和することができる。
また、パッシベーション膜とは別に、スペーサー圧を緩
和する樹脂膜などを設けてもよい。

【０３３０】また、カバー材６０００としては、ガラス
板、アルミニウム板、ステンレス板、ＦＲＰ（Ｆｉｂｅ
ｒｇｌａｓｓ−ＲｅｉｎｆｏｒｃｅｄＰｌａｓｔｉｃ
ｓ）板、ＰＶＦ（ポリビニルフルオライド）フィルム、
マイラーフィルム、ポリエステルフィルムまたはアクリ
ルフィルムを用いることができる。なお、充填材６００
４としてＰＶＢやＥＶＡを用いる場合、数十μｍのアル
ミニウムホイルをＰＶＦフィルムやマイラーフィルムで
挟んだ構造のシートを用いることが好ましい。

【０３３１】但し、ＥＬ素子からの発光方向（光の放射
方向）によっては、カバー材６０００が透光性を有する
必要がある。

【０３３２】次に、充填材６００４を用いてカバー材６
０００を接着した後、充填材６００４の側面（露呈面）
を覆うようにフレーム材６００１を取り付ける。フレー
ム材６００１はシーリング材（接着剤として機能する）
６００２によって接着される。このとき、シーリング材
６００２としては、光硬化性樹脂を用いるのが好ましい
が、ＥＬ層の耐熱性が許せば熱硬化性樹脂を用いても良
い。なお、シーリング材６００２はできるだけ水分や酸
素を透過しない材料であることが望ましい。また、シー
リング材６００２の内部に乾燥剤を添加してあっても良
い。

【０３３３】また、配線４０１６はシーリング材６００
２と基板４０１０との隙間を通ってＦＰＣ４０１７に電
気的に接続される。なお、ここでは配線４０１６につい
て説明したが、他の配線４０１４、４０１５も同様にし
てシーリング材６００２の下を通ってＦＰＣ４０１７に
電気的に接続される。

【０３３４】［実施例１８］実施例１６および実施例１
７のような構成からなるアクティブマトリクス型ＥＬ表
示パネルにおいて、本願発明を用いることが出来る。実
施例１７，１８では光が下方に放射される構造になって
いるが、本実施例では画素部のさらに詳細な断面構造の
一例を図３７に、上面構造を図３８（Ａ）に、回路図を
図３８（Ｂ）に示す。図３７、図３８（Ａ）及び図３８
（Ｂ）では共通の符号を用いるので互いに参照すれば良
い。本実施例では上方照射の例を示しているが、本実施
例の画素部の構造を実施例１７、１８に応用してＥＬ表
示装置を作製できるのはいうまでもない。

【０３３５】図３７において、基板３５０１上に設けら
れたスイッチング用ＴＦＴ３５０２は本願発明のＮＴＦ
Ｔを用いて形成される（実施例１〜１３参照）。本実施
例ではダブルゲート構造としているが、構造及び作製プ
ロセスに大きな違いはないので説明は省略する。但し、
ダブルゲート構造とすることで実質的に二つのＴＦＴが
直列された構造となり、オフ電流値を低減することがで
きるという利点がある。なお、本実施例ではダブルゲー
ト構造としているが、シングルゲート構造でも構わない
し、トリプルゲート構造やそれ以上のゲート本数を持つ
マルチゲート構造でも構わない。また、本願発明のＰＴ
ＦＴを用いて形成しても構わない。

【０３３６】また、電流制御用ＴＦＴ３５０３は本願発
明のＮＴＦＴを用いて形成される。このとき、スイッチ
ング用ＴＦＴ３５０２のドレイン配線３０３５は配線３
０３６によって電流制御用ＴＦＴのゲート電極３０３７
に電気的に接続されている。ゲート配線３０３９からス
イッチング用ＴＦＴ３５０２のゲート電極３０３９ａ、
３０３９ｂが伸びている。なお、図面が複雑になるた
め、図３８（Ａ）ではゲート配線３０３９及びゲート電
極３０３７、３０３９ａ、３０３９ｂは１層のみしか示
していないが、実際は図３７に示すよう２層になってい
る。

【０３３７】このとき、電流制御用ＴＦＴ３５０３が本
願発明の構造であることは非常に重要な意味を持つ。電
流制御用ＴＦＴはＥＬ素子を流れる電流量を制御するた
めの素子であるため、多くの電流が流れ、熱による劣化
やホットキャリアによる劣化の危険性が高い素子でもあ
る。そのため、電流制御用ＴＦＴのドレイン側に、ゲー
ト絶縁膜を介してゲート電極に重なるようにＬＤＤ領域
を設ける本願発明の構造は極めて有効である。

【０３３８】また、本実施例では電流制御用ＴＦＴ３５
０３をシングルゲート構造で図示しているが、複数のＴ
ＦＴを直列につなげたマルチゲート構造としても良い。
さらに、複数のＴＦＴを並列につなげて実質的にチャネ
ル形成領域を複数に分割し、熱の放射を高い効率で行え
るようにした構造としても良い。このような構造は熱に
よる劣化対策として有効である。

【０３３９】また、図３８（Ａ）に示すように、電流制
御用ＴＦＴ３５０３のゲート電極３０３７となる配線は
３５０４で示される領域で、電流制御用ＴＦＴ３５０３
のドレイン配線３０４０と絶縁膜を介して重なる。この
とき、３５０４で示される領域ではコンデンサが形成さ
れる。このコンデンサ３５０４は電流制御用ＴＦＴ３５
０３のゲートにかかる電圧を保持するためのコンデンサ
として機能する。なお、ドレイン配線３０４０は電流供
給線（電源線）３６０１に接続され、常に一定の電圧が
加えられている。

【０３４０】スイッチング用ＴＦＴ３５０２及び電流制
御用ＴＦＴ３５０３の上には第１パッシベーション膜３
０４１が設けられ、その上に樹脂絶縁膜でなる平坦化膜
３０４２が形成される。平坦化膜３０４２を用いてＴＦ
Ｔによる段差を平坦化することは非常に重要である。後
に形成されるＥＬ層は非常に薄いため、段差が存在する
ことによって発光不良を起こす場合がある。従って、Ｅ
Ｌ層をできるだけ平坦面に形成しうるように画素電極を
形成する前に平坦化しておくことが望ましい。

【０３４１】また、３０４３は反射性の高い導電膜でな
る画素電極（ＥＬ素子の陰極）であり、電流制御用ＴＦ
Ｔ３５０３のドレインに電気的に接続される。画素電極
３０４３としてはアルミニウム合金膜、銅合金膜または
銀合金膜など低抵抗な導電膜またはそれらの積層膜を用
いることが好ましい。勿論、他の導電膜との積層構造と
しても良い。

【０３４２】また、絶縁膜（好ましくは樹脂）で形成さ
れたバンク３０４４a、３０４４bにより形成された溝
（画素に相当する）の中に発光層３０４５が形成され
る。なお、ここでは一画素しか図示していないが、Ｒ
（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を
作り分けても良い。発光層とする有機ＥＬ材料としては
共役ポリマー系材料を用いる。代表的なポリマー系材料
としては、ポリパラフェニレンビニレン（ＰＰＶ）系、
ポリビニルカルバゾール（ＰＶＫ）系、ポリフルオレン
系などが挙げられる。

【０３４３】なお、ＰＰＶ系有機ＥＬ材料としては様々
な型のものがあるが、例えば「H. Shenk,H.Becker,O.Ge
lsen,E.Kluge,W.Kreuder,and H.Spreitzer,“Polymers
forLight Emitting Diodes”,Euro Display,Proceeding
s,1999,p.33-37」や特開平１０−９２５７６号公報に記
載されたような材料を用いれば良い。

【０３４４】具体的な発光層としては、赤色に発光する
発光層にはシアノポリフェニレンビニレン、緑色に発光
する発光層にはポリフェニレンビニレン、青色に発光す
る発光層にはポリフェニレンビニレン若しくはポリアル
キルフェニレンを用いれば良い。膜厚は３０〜１５０ｎ
ｍ（好ましくは４０〜１００ｎｍ）とすれば良い。

【０３４５】但し、以上の例は発光層として用いること
のできる有機ＥＬ材料の一例であって、これに限定する
必要はまったくない。発光層、電荷輸送層または電荷注
入層を自由に組み合わせてＥＬ層（発光及びそのための
キャリアの移動を行わせるための層）を形成すれば良
い。

【０３４６】例えば、本実施例ではポリマー系材料を発
光層として用いる例を示したが、低分子系有機ＥＬ材料
を用いても良い。また、電荷輸送層や電荷注入層として
炭化珪素等の無機材料を用いることも可能である。これ
らの有機ＥＬ材料や無機材料は公知の材料を用いること
ができる。

【０３４７】本実施例では発光層３０４５の上にＰＥＤ
ＯＴ（ポリチオフェン）またはＰＡｎｉ（ポリアニリ
ン）でなる正孔注入層３０４６を設けた積層構造のＥＬ
層としている。そして、正孔注入層３０４６の上には透
明導電膜でなる陽極３０４７が設けられる。本実施例の
場合、発光層３０４５で生成された光は上面側に向かっ
て（ＴＦＴの上方に向かって）放射されるため、陽極は
透光性でなければならない。透明導電膜としては酸化イ
ンジウムと酸化スズとの化合物や酸化インジウムと酸化
亜鉛との化合物を用いることができるが、耐熱性の低い
発光層や正孔注入層を形成した後で形成するため、可能
な限り低温で成膜できるものが好ましい。

【０３４８】陽極３０４７まで形成された時点でＥＬ素
子３５０５が完成する。なお、ここでいうＥＬ素子３５
０５は、画素電極（陰極）３０４３、発光層３０４５、
正孔注入層３０４６及び陽極３０４７で形成されたダイ
オードを指す。図３８（Ａ）に示すように画素電極３０
４３は画素の面積にほぼ一致するため、画素全体がＥＬ
素子として機能する。従って、発光の利用効率が非常に
高く、明るい画像表示が可能となる。

【０３４９】ところで、本実施例では、陽極３０４７の
上にさらに第２パッシベーション膜３０４８を設けてい
る。第２パッシベーション膜３０４８としては窒化珪素
膜または窒化酸化珪素膜が好ましい。この目的は、外部
とＥＬ素子とを遮断することであり、有機ＥＬ材料の酸
化による劣化を防ぐ意味と、有機ＥＬ材料からの脱ガス
を抑える意味との両方を併せ持つ。これによりＥＬ表示
装置の信頼性が高められる。

【０３５０】以上のように本願発明のＥＬ表示パネルは
図３７のような構造の画素からなる画素部を有し、オフ
電流値の十分に低いスイッチング用ＴＦＴと、ホットキ
ャリア注入に強い電流制御用ＴＦＴとを有する。従っ
て、高い信頼性を有し、且つ、良好な画像表示が可能な
ＥＬ表示パネルが得られる。

【０３５１】なお、本実施例の構成は、実施例１〜１３
構成と自由に組み合わせて実施することが可能である。
また、実施例２２の電子機器の表示部として本実施例の
ＥＬ表示パネルを用いることは有効である。

【０３５２】［実施例１９］本実施例では、実施例１８
に示した画素部において、ＥＬ素子３５０５の構造を反
転させた構造について説明する。説明には図３９を用い
る。なお、図３７の構造と異なる点はＥＬ素子の部分と
電流制御用ＴＦＴだけであるので、その他の説明は省略
することとする。

【０３５３】図３９において、電流制御用ＴＦＴ３５０
３は本願発明のＰＴＦＴを用いて形成される。作製プロ
セスは実施例１〜１３を参照すれば良い。

【０３５４】本実施例では、画素電極（陽極）３０５０
として透明導電膜を用いる。具体的には酸化インジウム
と酸化亜鉛との化合物でなる導電膜を用いる。もちろ
ん、酸化インジウムと酸化スズとの化合物でなる導電膜
を用いても良い。

【０３５５】そして、絶縁膜でなるバンク３０５１a、
３０５１bが形成された後、溶液塗布によりポリビニル
カルバゾールでなる発光層３０５２が形成される。その
上にはカリウムアセチルアセトネート（ａｃａｃＫと表
記される）でなる電子注入層３０５３、アルミニウム合
金でなる陰極３０５４が形成される。この場合、陰極３
０５４がパッシベーション膜としても機能する。こうし
てＥＬ素子３７０１が形成される。

【０３５６】本実施例の場合、発光層３０５２で発生し
た光は、矢印で示されるようにＴＦＴが形成された基板
から外部に放射される。

【０３５７】なお、本実施例の構成は、実施例１〜１３
の構成と自由に組み合わせて実施することが可能であ
る。また、実施例２２の電子機器の表示部として本実施
例のＥＬ表示パネルを用いることは有効である。

【０３５８】［実施例２０］本実施例では、図３８
（Ｂ）に示した回路図とは異なる構造の画素とした場合
の例について図４０（Ａ）〜図４０（Ｃ）に示す。な
お、本実施例において、３８０１はスイッチング用ＴＦ
Ｔ３８０２のソース配線、３８０３はスイッチング用Ｔ
ＦＴ３８０２のゲート配線、３８０４は電流制御用ＴＦ
Ｔ、３８０５はコンデンサ、３８０６、３８０８は電流
供給線、３８０７はＥＬ素子とする。

【０３５９】図４０（Ａ）は、二つの画素間で電流供給
線３８０６を共通とした場合の例である。即ち、二つの
画素が電流供給線３８０６を中心に線対称となるように
形成されている点に特徴がある。この場合、電源供給線
の本数を減らすことができるため、画素部をさらに高精
細化することができる。

【０３６０】また、図４０（Ｂ）は、電流供給線３８０
８をゲート配線３８０３と平行に設けた場合の例であ
る。なお、図４０（Ｂ）では電流供給線３８０８とゲー
ト配線３８０３とが重ならないように設けた構造となっ
ているが、両者が異なる層に形成される配線であれば、
絶縁膜を介して重なるように設けることもできる。この
場合、電源供給線３８０８とゲート配線３８０３とで専
有面積を共有させることができるため、画素部をさらに
高精細化することができる。

【０３６１】また、図４０（Ｃ）は、図４０（Ｂ）の構
造と同様に電流供給線３８０８をゲート配線３８０３と
平行に設け、さらに、二つの画素を電流供給線３８０８
を中心に線対称となるように形成する点に特徴がある。
また、電流供給線３８０８をゲート配線３８０３のいず
れか一方と重なるように設けることも有効である。この
場合、電源供給線の本数を減らすことができるため、画
素部をさらに高精細化することができる。

【０３６２】なお、本実施例の構成は、実施例１〜１
３、１５〜１７の構成と自由に組み合わせて実施するこ
とが可能である。また、実施例２２の電子機器の表示部
として本実施例の画素構造を有するＥＬ表示パネルを用
いることは有効である。

【０３６３】［実施例２１］実施例１８に示した図３
８（Ａ）、３８（Ｂ）では電流制御用ＴＦＴ３５０３の
ゲートにかかる電圧を保持するためにコンデンサ３５０
４を設ける構造としているが、コンデンサ３５０４を省
略することも可能である。実施例１９の場合、電流制御
用ＴＦＴ３５０３として実施例１〜１３に示すような本
願発明のＮＴＦＴを用いているため、ゲート絶縁膜を介
してゲート電極に重なるように設けられたＬＤＤ領域を
有している。この重なり合った領域には一般的にゲート
容量と呼ばれる寄生容量が形成されるが、本実施例では
この寄生容量をコンデンサ３５０４の代わりとして積極
的に用いる点に特徴がある。

【０３６４】この寄生容量のキャパシタンスは、上記ゲ
ート電極とＬＤＤ領域とが重なり合った面積によって変
化するため、その重なり合った領域に含まれるＬＤＤ領
域の長さによって決まる。

【０３６５】また、実施例２０に示した図４０（Ａ）〜
（Ｃ）の構造においても同様に、コンデンサ３８０５を
省略することは可能である。

【０３６６】なお、本実施例の構成は、実施例１〜１
３、１６〜２０の構成と自由に組み合わせて実施するこ
とが可能である。また、実施例２２の電子機器の表示部
として本実施例の画素構造を有するＥＬ表示パネルを用
いることは有効である。なお実施例１７から実施例２２
中で、ＮＴＦＴ及びＰＴＦＴは本願のｎチャネル型ＴＦ
Ｔ及びｐチャネル型ＴＦＴと同じ物を指すことは言うま
でもない。

【０３６７】［実施例２２］本発明を実施して形成さ
れたＴＦＴを用いた半導体装置は様々な半導体回路や電
気光学装置を代表とする表示装置に適用することができ
る。即ち、それら電気光学装置や半導体回路を部品とし
て組み込んだ電子機器全てに本発明は適用できる。

【０３６８】その様な電子機器としては、ビデオカメ
ラ、デジタルカメラ、プロジェクター（リア型またはフ
ロント型）、ヘッドマウントディスプレイ（ゴーグル型
ディスプレイ）、カーナビゲーション、パーソナルコン
ピュータ、携帯情報端末（モバイルコンピュータ、携帯
電話または電子書籍等）などが挙げられる。それらの一
例を図３２及び図３３に示す。

【０３６９】図３２（Ａ）はパーソナルコンピュータで
あり、本体２００１、画像入力部２００２、表示装置２
００３、キーボード２００４で構成される。本発明を画
像入力部２００２、表示装置２００３やその他の信号制
御回路に適用することができる。

【０３７０】図３２（Ｂ）はビデオカメラであり、本体
２１０１、表示装置２１０２、音声入力部２１０３、操
作スイッチ２１０４、バッテリー２１０５、受像部２１
０６で構成される。本発明を表示装置２１０２、音声入
力部２１０３やその他の信号制御回路に適用することが
できる。

【０３７１】図３２（Ｃ）はモバイルコンピュータ（モ
ービルコンピュータ）であり、本体２２０１、カメラ部
２２０２、受像部２２０３、操作スイッチ２２０４、表
示装置２２０５で構成される。本発明は表示装置２２０
５やその他の信号制御回路に適用できる。

【０３７２】図３２（Ｄ）はゴーグル型ディスプレイで
あり、本体２３０１、表示装置２３０２、アーム部２３
０３で構成される。本発明は表示装置２３０２やその他
の信号制御回路に適用することができる。

【０３７３】図３２（Ｅ）はプログラムを記録した記録
媒体（以下、記録媒体と呼ぶ）を用いるプレーヤーであ
り、本体２４０１、表示装置２４０２、スピーカ部２４
０３、記録媒体２４０４、操作スイッチ２４０５で構成
される。なお、この装置は記録媒体としてＤＶＤ（Digt
al Versatile Disc）、ＣＤ等を用い、音楽鑑賞や映画
鑑賞やゲームやインターネットを行うことができる。本
発明は表示装置２４０２やその他の信号制御回路に適用
することができる。

【０３７４】図３２（Ｆ）はデジタルカメラであり、本
体２５０１、表示装置２５０２、接眼部２５０３、操作
スイッチ２５０４、受像部（図示しない）で構成され
る。本発明を表示装置２５０２やその他の信号制御回路
に適用することができる。

【０３７５】図３３（Ａ）はフロント型プロジェクター
であり、表示装置２６０１、スクリーン２６０２で構成
される。本発明は表示装置やその他の信号制御回路に適
用することができる。

【０３７６】図３３（Ｂ）はリア型プロジェクターであ
り、本体２７０１、表示装置２７０２、ミラー２７０
３、スクリーン２７０４で構成される。本発明は表示装
置やその他の信号制御回路に適用することができる。

【０３７７】なお、図３３（Ｃ）は、図３３（Ａ）及び
図３３（Ｂ）中における表示装置２６０１、２７０２の
構造の一例を示した図である。表示装置２６０１、２７
０２は、光源光学系２８０１、ミラー２８０２、２８０
４〜２８０６、ダイクロイックミラー２８０３、プリズ
ム２８０７、液晶表示装置２８０８、位相差板２８０
９、投射光学系２８１０で構成される。投射光学系２８
１０は、投射レンズを含む光学系で構成される。本実施
例は三板式の例を示したが、特に限定されず、例えば単
板式であってもよい。また、図３３（Ｃ）中において矢
印で示した光路に実施者が適宜、光学レンズや、偏光機
能を有するフィルムや、位相差を調節するためのフィル
ム、ＩＲフィルム等の光学系を設けてもよい。

【０３７８】また、図３３（Ｄ）は、図３３（Ｃ）中に
おける光源光学系２８０１の構造の一例を示した図であ
る。本実施例では、光源光学系２８０１は、リフレクタ
ー２８１１、光源２８１２、レンズアレイ２８１３、２
８１４、偏光変換素子２８１５、集光レンズ２８１６で
構成される。なお、図３３（Ｄ）に示した光源光学系は
一例であって特に限定されない。例えば、光源光学系に
実施者が適宜、光学レンズや、偏光機能を有するフィル
ムや、位相差を調節するフィルム、ＩＲフィルム等の光
学系を設けてもよい。

【０３７９】以上の様に、本発明の半導体装置は適用範
囲は極めて広く、あらゆる分野の電子機器に適用するこ
とが可能である。また、本実施例の半導体装置は実施例
１〜２１のどのような組み合わせからなる構成を用いて
も実現することができる。

【０３８０】

【発明の効果】本発明を実施することで、ＴＦＴの信頼
性を高めること、特にｎチャネル型ＴＦＴの信頼性を高
めることができる。従って、厳しい信頼性が要求される
高い電気特性（特に高いモビリティ）を有するチャネル
型ＦＴの信頼性を確保することが可能となった。また同
時に、特性バランスに優れたｎチャネル型ＴＦＴとｐチ
ャネル型ＴＦＴとを組み合わせてＣＭＯＳ回路を形成す
ることで、信頼性が高く且つ優れた電気特性を示す半導
体回路を形成できる。

【０３８１】さらに、本発明では半導体の結晶化に用い
た触媒元素を低減することができるため、不安定要因の
少ない半導体装置を実現できる。しかも触媒元素を低減
する工程はソース領域及びドレイン領域の形成及び活性
化と同時に行われるため、スループットを低下させるよ
うなこともない。

【０３８２】また、以上のようにＴＦＴで組む回路の信
頼性を高めることで電気光学装置、半導体回路、さらに
は電子機器をも含む全ての半導体装置の信頼性を確保す
ることが可能となる。

【図面の簡単な説明】

【図１】本発明のＴＦＴの作製工程を示す断面図。（実
施形態１）

【図２】本発明のＴＦＴの作製工程を示す断面図。（実
施形態１）

【図３】ゲート電極の部分断面図。（実施形態１）

【図４】半導体層の部分断面図。（実施形態１）

【図５】本発明のＴＦＴの作製工程を示す断面図。（実
施形態２）

【図６】本発明のＴＦＴの作製工程を示す断面図。（実
施形態２）

【図７】本発明のＴＦＴの断面図。（実施形態３）

【図８】本発明のＴＦＴの断面図。（実施形態４）

【図９】本発明のＴＦＴの断面図。（実施形態４）

【図１０】本発明の液晶表示装置の概略を示す図。（実
施例１）

【図１１】本発明の画素部、ＣＭＯＳ回路の上面図。
（実施例１）

【図１２】本発明のアクティブマトリクス基板の断面
図。（実施例１）

【図１３】本発明の画素部の作製工程を示す断面図。
（実施例１）

【図１４】本発明の画素部の作製工程を示す断面図。
（実施例１）

【図１５】本発明のＣＭＯＳ回路の作製工程を示す断面
図。（実施例１）

【図１６】本発明のＣＭＯＳ回路の作製工程を示す断面
図。（実施例１）

【図１７】本発明のＣＭＯＳ回路の作製工程を示す断面
図。（実施例２）

【図１８】本発明のＣＭＯＳ回路の作製工程を示す断面
図。（実施例３）

【図１９】本発明のＣＭＯＳ回路の作製工程を示す断面
図。（実施例４）

【図２０】本発明のＣＭＯＳ回路の作製工程を示す断面
図。（実施例５）

【図２１】本発明のＣＭＯＳ回路の作製工程を示す断面
図。（実施例６）

【図２２】ＩＣＰエッチング装置のプラズマ生成機構を
示した図。（実施例７）

【図２３】マルチスパイラルコイル方式のＩＣＰエッチ
ング装置の概念図で。（実施例７）

【図２４】バイアスパワー対テーパー角θ特性図。（実
施例７）

【図２５】対ＣＦ₄の流量比対テーパー角θ特性図。
（実施例７）

【図２６】（Ｗ／レジスト）選択比対テーパー角θ特性
図。（実施例７）

【図２７】本発明の結晶性シリコン膜の作製工程を示す
図。（実施例８）

【図２８】本発明の結晶性シリコン膜の作製工程を示す
図。（実施例９）

【図２９】本発明の結晶性シリコン膜の作製工程を示す
図。（実施例１０）

【図３０】本発明の結晶性シリコン膜の作製工程を示す
図。（実施例１１）

【図３１】本発明のＣＭＯＳ回路の作製工程を示す断面
図。（実施例１３）

【図３２】本発明の電子機器の一例を示す図。（実施例
２２）

【図３３】本発明の電子機器の一例を示す図。（実施例
２２）

【図３４】ＴＦＴのゲート電圧−ドレイン電流特性図。

【図３５】アクティブマトリクス型ＥＬ表示装置の構成
を示す図。（実施例１６）

【図３６】アクティブマトリクス型ＥＬ表示装置の構成
を示す図。（実施例１７）

【図３７】アクティブマトリクス型ＥＬ表示装置の画素
部の構成を示す断面図。（実施例１８）

【図３８】アクティブマトリクス型ＥＬ表示装置の画素
部の構成を示す上面図及び回路図。（実施例１８）

【図３９】アクティブマトリクス型ＥＬ表示装置の画素
部の構成を示す断面図。（実施例１９）

【図４０】アクティブマトリクス型ＥＬ表示装置の画素
部の構成を示す回路図。（実施例２０）

【図４１】反強誘電性混合液晶の光透過率特性の一例を
示す図。（実施例１４）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 ６２７ＧＦターム(参考） 5F052 AA02 AA17 AA24 BA02 BA07 BB01 BB07 DA01 DA02 DA03 DB02 DB03 DB07 GB05 JA01 JA10 5F110 AA06 AA26 BB02 BB04 CC02 DD01 DD02 DD03 DD12 DD13 DD14 DD15 DD17 EE01 EE02 EE03 EE04 EE05 EE06 EE09 EE14 EE15 EE23 EE44 FF02 FF03 FF04 FF09 FF10 FF28 FF30 FF31 GG02 GG03 GG04 GG13 GG15 GG25 GG32 GG34 GG43 GG45 GG47 HJ01 HJ04 HJ07 HJ13 HJ17 HJ18 HJ23 HL03 HL04 HL12 HL24 HM15 NN02 NN23 NN24 NN35 NN73 NN74 PP02 PP03 PP05 PP06 PP10 PP34 PP35 QQ04 QQ05 QQ11 QQ19 QQ28

Claims

【特許請求の範囲】

【請求項１】半導体層と、前記半導体層に接して形成
されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記
半導体層と交差するゲート電極とを有する薄膜トランジ
スタにおいて、前記ゲート電極の側面が前記ゲート絶縁膜となす角度は
３度以上６０度以下の範囲にあり、前記半導体層は、チャネル形成領域と、導電性の第１の不純物領域と、前記チャネル形成領域と前記第１の不純物領域に挟ま
れ、かつ前記チャネル形成領域に接する前記第１の不純
物領域と同じ導電型の第２の不純物領域と、前記第１の不純物領域と前記第２の不純物領域に挟ま
れ、前記第１の不純物と同じ導電型の第３の不純物領域
と、を有し、前記第２の不純物領域は前記ゲート絶縁膜を介して前記
ゲート電極と重なり、前記第３の不純物領域は前記第ゲート電極と重ならず、前記第２の不純物領域及び前記第３の不純物領域は、前
記導電型の不純物の濃度が前記第１の不純物領域よりも
低いことを特徴とする薄膜トランジスタ。
【請求項２】請求項１において、前記第２の不純物領域は、前記チャネル形成領域から前
記第１の不純物領域に向かって、前記導電型の不純物の
濃度が高くなっていることを特徴とする薄膜トランジス
タ。
【請求項３】半導体層と、前記半導体層に接して形成
されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記
半導体層と交差するゲート電極とを有する薄膜トランジ
スタであって、前記ゲート電極は、前記ゲート絶縁膜に接して形成された第１のゲート電極
と、前記第１のゲート電極表面に接し、前記第１のゲート電
極よりもチャネル長方向の幅が狭い第２のゲート電極
と、を有し、前記第１のゲート電極の側面が前記ゲート絶縁膜となす
角度は３度以上６０度以下の範囲にあり、前記半導体層は、チャネル形成領域と、導電性の第１の不純物領域と、前記チャネル形成領域と前記第１の不純物領域に挟ま
れ、かつ前記チャネル形成領域に接する前記第１の不純
物領域と同じ導電型の第２の不純物領域と、前記第１の不純物領域と前記第２の不純物領域に挟まれ
た前記第１の不純物と同じ導電型の第３の不純物領域
と、を有し、前記第２の不純物領域は前記ゲート絶縁膜を介して前記
第１のゲート電極と重なり、前記第３の不純物領域は前記第１のゲート電極と重なら
ず、前記第２の不純物領域及び前記第３の不純物領域におい
て、前記導電型の不純物濃度は前記第１の不純物領域よ
りも低いことを特徴とする薄膜トランジスタ。
【請求項４】請求項３において、前記第２の不純物領域は、前記チャネル形成領域から前
記第１の不純物領域に向かって、前記導電型の不純物の
濃度が高くなっていることを特徴とする薄膜トランジス
タ。
【請求項５】半導体層と、前記半導体層に接して形成
されたゲート絶縁膜と、前記ゲート絶縁膜を介して前記
半導体層と交差するゲート電極とを有する薄膜トランジ
スタでなる回路を含んだ半導体装置であって、前記ゲート電極の側面が前記ゲート絶縁膜となす角度は
３度以上６０度以下の範囲にあり、前記半導体層は、チャネル形成領域と、前記チャネル形成領域の外側に形成された導電性の第１
の不純物領域と、前記チャネル形成領域と前記第１の不純物領域に挟ま
れ、かつ前記チャネル形成領域に接する前記第１の不純
物領域と同じ導電型の第２の不純物領域と、前記第１の不純物領域と前記第２の不純物領域に挟まれ
た前記第１の不純物と同じ導電型の第３の不純物領域
と、を有し、前記第２の不純物領域は前記ゲート絶縁膜を介して前記
ゲート電極と重なり、前記第３の不純物領域は前記ゲート電極と重ならず、前記第２の不純物領域及び前記第３の不純物領域は、前
記導電型の不純物濃度が前記第１の不純物領域よりも低
いことを特徴とする半導体装置。
【請求項６】請求項５において、前記第２の不純物領域は、前記チャネル形成領域から前
記第１の不純物領域に向かって、前記導電型の不純物の
濃度が高くなっていることを特徴とする半導体装置。
【請求項７】請求項５又は６において、前記薄膜トランジスタにコンデンサが接続され、前記容量は、半導体層と、前記コンデンサの半導体層表
面に接する誘電体膜と、前記誘電体膜に接する電極を有
することを特徴とする半導体装置。
【請求項８】請求項７において、前記コンデンサの半導体層は、第１の不純物領域と同じ
導電型の第４の不純物領域と、前記導電型の不純物の濃
度が前記チャネル形成領域と同じ領域とを有することを
特徴とする半導体装置。
【請求項９】請求項６乃至８のいずれか一項におい
て、前記薄膜トランジスタの半導体層と前記容量の半導体層
は一体であることを特徴とする半導体装置。
【請求項１０】請求項５乃至8のいずれか一項に記載
の半導体装置をアクティブマトリクス型表示装置の画素
マトリクス回路として設けたことを特徴とする液晶表示
装置。
【請求項１１】請求項５乃至8のいずれか一項に記載
の半導体装置をアクティブマトリクス型表示装置の画素
マトリクス回路として用いたことを特徴とするエレクト
ロルミネセンス表示装置。
【請求項１２】請求項１０または１１の表示装置を設
けたことを特徴とするビデオカメラ、デジタルカメラ、
プロジェクタ、ゴーグル型ディスプレイ、カーナビゲー
ションシステム、パーソナルコンピュータ又は携帯型情
報端末。
【請求項１３】ｎチャネル型の薄膜トランジスタとｐ
チャネル型薄膜トランジスタでなるＣＭＯＳ回路を含む
半導体装置であって、前記ｎ型の薄膜トランジスタは、第１の半導体層と、前
記第１の半導体層に接する第１のゲート絶縁膜と、前記
第２のゲート絶縁膜を介して前記第１の半導体層と交差
するゲート電極とを有し、前記ｐ型の薄膜トランジスタは、第２の半導体層と、前
記第２の半導体層に接する第２のゲート絶縁膜と、前記
第２のゲート絶縁膜を介して前記第２の半導体層と交差
する第２のゲート電極を有し、前記ｎ型の薄膜トランジスタのゲート電極の側面がゲー
ト絶縁膜となす角度は、３度以上６０度以下の範囲にあ
り、前記第１の半導体層は、第１のチャネル形成領域と、第１のｎ型不純物領域と、前記第１のチャネル形成領域と前記第１のｎ型不純物領
域挟まれ、かつ前記第１のチャネル形成領域に接する第
２のｎ型不純物領域と、前記第１のｎ型不純物領域と前記第２のｎ型不純物領域
に挟まれた第３の不純物領域と、を有し、前記第２のｎ型不純物領域は前記第１のゲート絶縁膜を
介して前記ゲート電極と重なり、前記第３のｎ型不純物領域は前記ゲート電極と重なら
ず、前記第２のｎ型不純物領域及び前記第３のｎ型不純物領
域は、ｎ型の不純物の濃度が前記第１のｎ型不純物領域
より低いことを特徴とする半導体装置。
【請求項１４】ｎチャネル型の薄膜トランジスタとｐ
チャネル型薄膜トランジスタでなるＣＭＯＳ回路を備え
た半導体装置であって、前記ｎ型の薄膜トランジスタは、第１の半導体層と、前
記第１の半導体層に接する第１のゲート絶縁膜と、前記
第２のゲート絶縁膜を介して前記第１の半導体層と交差
するゲート電極を有し、前記ｐ型の薄膜トランジスタは、第２の半導体層と、前
記第２の半導体層に接する第２のゲート絶縁膜と、前記
第２のゲート絶縁膜を介して前記第２の半導体層と交差
する第２のゲート電極とを有し、前記ｎ型の薄膜トランジスタのゲート電極の側面がゲー
ト絶縁膜となす角度は、３度以上６０度以下の範囲にあ
り、前記第１の半導体層は、第１のチャネル形成領域と、第１のｎ型不純物領域と、前記第１のチャネル形成領域と前記第１のｎ型不純物領
域挟まれ、かつ前記第１のチャネル形成領域に接する第
２のｎ型不純物領域と、前記第１のｎ型不純物領域と前記第２のｎ型不純物領域
に挟まれた第３のｎ型不純物領域と、を有し、前記第２のｎ型不純物領域は前記第１のゲート絶縁膜を
介して前記第１のゲート電極と重なり、前記第３のｎ型不純物領域は前記第１のゲート電極と重
ならず、前記第２のｎ型不純物領域及び前記第３のｎ型不純物領
域は、ｎ型の不純物の濃度が前記第１のｎ型不純物領域
よりも低く、前記第２の半導体層は、第２のチャネル形成領域と、第１のｐ型不純物領域と、前記第２のチャネル形成領域と前記第１のｐ型不純物領
域に挟まれ、かつ前記第２のチャネル形成領域に接する
第２のｐ型不純物領域と、を有し、前記第２のｐ型不純物領域において、前記ｎ型の不純物
の濃度は前記第１のｐ型不純物領域よりも低いことを特
徴とする半導体装置。
【請求項１５】請求項１４において、前記第２のｐ型不純物領域は前記第２のゲート電極と重
ならないことを特徴とする半導体装置。
【請求項１６】請求項１４又は１５において前記第２のゲート電極はチャネル長方向の幅が前記第１
のゲート電極よりも狭いことを特徴とする半導体装置。
【請求項１７】ｎチャネル型の薄膜トランジスタとｐ
チャネル型薄膜トランジスタでなるＣＭＯＳ回路を含む
半導体装置であって、前記ｎ型の薄膜トランジスタは、第１の半導体層と、前
記第１の半導体層に接する第１のゲート絶縁膜と、前記
第２のゲート絶縁膜を介して前記第１の半導体層と交差
するゲート電極を有し、前記ｐ型の薄膜トランジスタは、第２の半導体層と、前
記第２の半導体層に接する第２のゲート絶縁膜と、前記
第２のゲート絶縁膜を介して前記第２の半導体層と交差
するゲート電極を有し、前記ｎチャネル型薄膜トランジスタのゲート電極は、第１のゲート絶縁膜に接して形成された第１のゲート電
極層と、前記第１のゲート電極表面に接し、前記第１のゲート電
極よりもチャネル長方向の幅が狭い第２のゲート電極と
を有し、前記第１のゲート電極の側面と前記第１のゲート絶縁膜
がなす角度は３度以上６０度以下の範囲にあり、前記第１の半導体層は、第1のチャネル形成領域と、前記第１のチャネル形成領域の外側に形成された第１の
ｎ型不純物領域と、前記第１のチャネル形成領域と前記第１のｎ型不純物領
域挟まれ、かつ前記第１のチャネル形成領域に接する第
２のｎ型不純物領域と、前記第１のｎ型不純物領域と前記第２のｎ型不純物領域
に挟まれた第３のｎ型不純物領域と、を有し、前記第２のｎ型不純物領域は前記第１のゲート絶縁膜を
介して前記第１のゲート電極と重なり、前記第３のｎ型不純物領域は前記第１のゲート電極と重
ならず、前記第２のｎ型不純物領域及び前記第３のｎ型不純物領
域は、ｎ型の不純物の濃度が前記第１のｎ型不純物領域
よりも低く、前記ｐチャネル型薄膜トランジスタのゲート電極は、前記第２のゲート絶縁膜に接する第３のゲート電極と、前記第３のゲート電極に接する第４のゲート電極と、を
有することを特徴とする半導体装置。
【請求項１８】ｎチャネル型の薄膜トランジスタとｐ
チャネル型薄膜トランジスタでなるＣＭＯＳ回路を含む
半導体装置であって、前記ｎ型の薄膜トランジスタは、第１の半導体層と、前
記第１の半導体層に接する第１のゲート絶縁膜と、前記
第２のゲート絶縁膜を介して前記第１の半導体層と交差
するゲート電極を有し、前記ｐ型の薄膜トランジスタは、第２の半導体層と、前
記第２の半導体層に接する第２のゲート絶縁膜と、前記
第２のゲート絶縁膜を介して前記第２の半導体層と交差
するゲート電極を有し、前記ｎチャネル型薄膜トランジスタのゲート電極は、第１のゲート絶縁膜に接して形成された第１のゲート電
極層と、前記第１のゲート電極表面に接し、前記第１のゲート電
極よりもチャネル長方向の幅が狭い第２のゲート電極と
を有し、前記第１のゲート電極の側面と前記第１のゲート絶縁膜
がなす角度は３度以上６０度以下の範囲にあり、前記第１の半導体層は、第1のチャネル形成領域と、前記第１のチャネル形成領域の外側に形成された第１の
ｎ型不純物領域と、前記第１のチャネル形成領域と前記第１のｎ型不純物領
域挟まれ、かつ前記第１のチャネル形成領域に接する第
２のｎ型不純物領域と、前記第１のｎ型不純物領域と前記第２のｎ型不純物領域
に挟まれた第３のｎ型の不純物領域と、を有し、前記第２のｎ型不純物領域は前記第１のゲート絶縁膜を
介して前記第１のゲート電極と重なり、前記第３のｎ型不純物領域は前記第１のゲート電極と重
ならず、前記第２のｎ型不純物領域及び前記第３のｎ型不純物領
域は、ｎ型の不純物の濃度が前記第１のｎ型不純物領域
よりも低く、前記ｐチャネル型薄膜トランジスタのゲート電極は、前記第２のゲート絶縁膜に接する第３のゲート電極と、前記第３のゲート電極に接する第４のゲート電極と、を
有し、前記第２の半導体層は、第２のチャネル形成領域と、第１のｐ型不純物領域と、前記第２のチャネル形成領域と前記第１のｐ型不純物領
域に挟まれ、かつ前記第２のチャネル形成領域に接する
第２のｐ型不純物領域と、を有し、前記第２のｐ型不純物領域は、前記ｎ型の不純物の濃度
が前記第１のｐ型不純物領域よりも低いことを特徴とす
る半導体装置。
【請求項１９】請求項１８において、前記第２のｐ型不純物領域において、ｐ型の不純物濃度
は前記第１のｐ型の不純物濃度と同じであることを特徴
とする半導体装置。
【請求項２０】請求項１７乃至１９のいずれか一項に
おいて、前記第３のゲート電極及び第４のゲート電極は、チャネ
ル長方向の幅が前記第１のゲート電極より狭いことを特
徴とする半導体装置。
【請求項２１】請求項１７乃至２０のいずれか一項に
おいて、前記第２のｐ型不純物領域は前記第４のゲート電極と重
ならないことを特徴とする半導体装置。
【請求項２２】請求項１３乃至２１のいずれか一項に
おいて、前記第２のｎ型不純物領域において、前記第１のチャネ
ル形成領域から前記第１のｎ型不純物領域に向かって、
前記ｎ型の不純物の濃度が高くなっていることを特徴と
する半導体装置。
【請求項２３】請求項１３乃至請求項２２のいずれか
１項に記載の半導体装置をソースドライバ回路又はゲー
トドライバ回路に用いたことをするアクティブマトリク
ス型液晶表示装置。
【請求項２４】請求項１３乃至請求項２２のいずれか
１項に記載の半導体装置をソースドライバ回路又はゲー
トドライバ回路に用いたことをするアクティブマトリク
ス型エレクトロルミネセンス表示装置。
【請求項２５】請求項１３乃至請求項２２のいずれか
１項に記載の半導体装置を画素マトリクス回路に用いた
ことをするアクティブマトリクス型エレクトロルミネセ
ンス表示装置。
【請求項２６】請求項２３乃至１５のいずれか１項に
記載の表示装置を備えたことを特徴とするビデオカメ
ラ、デジタルカメラ、プロジェクタ、ゴーグル型ディス
プレイ、カーナビゲーションシステム、パーソナルコン
ピュータ又は携帯型情報端末。
【請求項２７】半導体層に接して絶縁膜を形成する工
程と、前記絶縁膜を介して前記半導体層と交差する前記ゲート
電極を形成する工程と、前記ゲート電極の少なくとも一部を通過させて、所定の
導電型の不純物を前記半導体層に添加する工程と、を有
し、前記ゲート電極の側面が前記絶縁膜となす角度を３度以
上６０度以下の範囲の値にすることを特徴とする半導体
装置の作製方法。
【請求項２８】半導体層に接して絶縁膜を形成する工
程と、前記絶縁膜を介して前記半導体層と交差する前記ゲート
電極を形成する工程と、前記ゲート電極の少なくとも一部を通過させて、所定の
導電型の不純物を前記半導体層に添加する第１の添加工
程と、前記ゲート電極を通過させないで、前記不純物を前記半
導体層に添加する第２の添加工程と、を有し、前記ゲート電極の側面が前記絶縁膜となす角度を３度以
上６０度以下の範囲の値にすることを特徴とする半導体
装置の作製方法。
【請求項２９】請求項２８に記載の第２の添加工程に
おいて、前記ゲート電極を覆い、かつ前記ゲート電極よりもチャ
ネル長方向の幅の広いマスクを用いて、前記半導体層に
前記不純物を添加することを特徴とする半導体装置の作
製方法。
【請求項３０】半導体層に接して絶縁膜を形成する工程
と、前記絶縁膜に接して第１の導電膜を形成する工程と、前記第１の導電膜に接して第２の導電膜を形成する工程
と、前記第１、第２の導電膜をパターニングして、第１のゲ
ート電極と、該第１のゲート電極よりもチャネル長方向
の幅の狭い前記第１のゲート電極上に第２のゲート電極
を形成する工程と、前記第１のゲート電極の少なくとも一部を通過させて、
所定の導電型の不純物を前記半導体層に添加する工程
と、を有し、前記第１のゲート電極の側面が前記絶縁膜となす角度を
３度以上６０度以下の範囲の値にすることを特徴とする
半導体装置の作製方法。
【請求項３１】半導体層に接して絶縁膜を形成する工
程と、前記絶縁膜に接して第１の導電膜を形成する工程と、前記第１の導電膜に接して第２の導電膜を形成する工程
と、前記第１、第２の導電膜をパターニングして、第１のゲ
ート電極と、該第１のゲート電極よりもチャネル長方向
の幅の狭い前記第１のゲート電極上の第２のゲート電極
を形成する工程と、前記第１のゲート電極の少なくとも一部を通過させて、
所定の導電型の不純物を前記半導体層に添加する第１の
添加工程と、前記ゲート電極を通過させないで、前記導電型の不純物
を前記半導体層に添加する第２の添加工程と、を有し、前記ゲート電極の形成工程において、前記第１のゲート
電極の側面が前記絶縁膜となす角度を３度以上６０度以
下の範囲の値にすることを特徴とする半導体装置の作製
方法。
【請求項３２】請求項３１に記載の第２の添加工程に
おいて、前記第１のゲート電極を覆い、かつ前記第１のゲート電
極よりもチャネル長方向の幅の広いマスクを用いて、前
記不純物を前記半導体層に添加することを特徴とする半
導体装置の作製方法。
【請求項３３】ｎチャネル型の薄膜トランジスタとｐ
チャネル型薄膜トランジスタでなるＣＭＯＳ回路を備え
た半導体装置の作製方法であって、第１の半導体層と第２の半導体層を形成する工程と、前記第１半導体層と前記第２の半導体層に接して絶縁膜
を形成する工程と、前記第１の半導体層と前記第２の半導体層とに交差する
第１のゲート配線と、前記第１のゲート配線上に第２の
ゲート配線とを形成する工程と、前記第１のゲート配線の少なくとも一部を通過させて、
ｎ型の不純物を前記第１の半導体層に添加する第１の添
加工程と、前記第１のゲート配線を通過させないで、前記ｎ型の不
純物を前記第１の半導体層に添加する第２の添加工程
と、前記第１及び第２のゲート配線をマスクにして、ｐ型の
不純物を前記第２の半導体層に添加する添加工程と、を
有し、前記第１のゲート配線において、前記第１の半導体層と
交差している部分の側面は前記絶縁膜となす角度が３度
以上６０度以下の範囲の値であることを特徴とする半導
体装置の作製方法。
【請求項３４】ｎチャネル型の薄膜トランジスタとｐ
チャネル型薄膜トランジスタでなるＣＭＯＳ回路を備え
た半導体装置の作製方法であって、第１の半導体層と第２の半導体層を形成する工程と、前
記第１半導体層と前記第２の半導体層に接して絶縁膜を
形成する工程と、前記第１の半導体層と前記第２の半導
体層とに交差する第１のゲート配線と、前記第１のゲー
ト配線上に第２のゲート配線とを形成する工程と、前記第１及び第２のゲート配線をマスクにして、ｐ型の
不純物を前記第２の半導体層に添加する第１の添加工程
と、前記第１のゲート配線の少なくとも一部を通過させて、
ｎ型の不純物を前記第１の半導体層に添加する第２の添
加工程と、前記第１のゲート配線を通過させないで、前記ｎ型の不
純物を前記第１の半導体層に添加する第３の添加工程
と、を有し、前記第１の半導体層と交差している部分の側面は前記絶
縁膜となす角度が３度以上６０度以下の範囲の値である
ことを特徴とする半導体装置の作製方法。
【請求項３５】ｎチャネル型の薄膜トランジスタとｐ
チャネル型薄膜トランジスタでなるＣＭＯＳ回路を備え
た半導体装置の作製方法であって、第１の半導体層と第２の半導体層を形成する工程と、前記第１半導体層と前記第２の半導体層に接して絶縁膜
を形成する工程と、前記第１の半導体層と前記第２の半導体層とに交差する
第１のゲート配線と、前記第１のゲート配線上に積層さ
れた第２のゲート配線とを形成する工程と、前記第１及び第２のゲート配線をマスクにして、ｐ型の
不純物を前記第２の半導体層に添加する第１の添加工程
と、前記第１のゲート配線を通過させないで、ｎ型の不純物
を前記第１の半導体層に添加する第２の添加工程と、前記第１のゲート配線の少なくとも一部を通過させて、
前記ｎ型の不純物を前記第１の半導体層に添加する第３
の添加工程と、を有し、前記第１の半導体層と交差している部分の側面は前記絶
縁膜となす角度が３度以上６０度以下の範囲の値である
ことを特徴とする半導体装置の作製方法。
【請求項３６】ｎチャネル型の薄膜トランジスタとｐ
チャネル型薄膜トランジスタでなるＣＭＯＳ回路を備え
た半導体装置の作製方法であって、第１の半導体層と第２の半導体層を形成する工程と、前記第１半導体層と前記第２の半導体層に接して絶縁膜
を形成する工程と、前記第１の半導体層と第２の半導体層と交差する第１の
ゲート配線と、前記第１のゲート配線上に積層された第
２のゲート配線とを形成する工程と、前記第１のゲート配線の少なくとも一部を通過させて、
ｎ型の不純物を前記第１の半導体層に添加する第１の添
加工程と、前記第１及び第２のゲート配線をマスクにして、ｐ型の
不純物を前記第２の半導体層に添加する第２の添加工程
と、前記第１のゲート配線を通過させないで、前記ｎ型の不
純物を前記第１の半導体層に添加する第３の添加工程
と、を有し、前記第１のゲート配線において、前記第１の半導体層と
交差している部分の側面は前記絶縁膜となす角度が３度
以上６０度以下の範囲の値であることを特徴とする半導
体装置の作製方法。
【請求項３７】ｎチャネル型の薄膜トランジスタとｐ
チャネル型薄膜トランジスタでなるＣＭＯＳ回路を備え
た半導体装置の作製方法であって、第１の半導体層と第２の半導体層を形成する工程と、前記第１半導体層と前記第２の半導体層に接して絶縁膜
を形成する工程と、前記第１の半導体層と前記第２の半導体層とに交差する
第１のゲート配線と、前記第１のゲート配線上に積層さ
れた第２のゲート配線とを形成するゲート配線形成工程
と、前記第１のゲート配線を通過させないで、ｎ型の不純物
を前記第１の半導体層に添加する第１の添加工程と、前記第１及び第２のゲート配線をマスクにして、ｐ型の
不純物を前記第２の半導体層に添加する第２の添加工程
と、前記第１のゲート配線の少なくとも一部を通過させて、
前記ｎ型の不純物を前記第１の半導体層に添加する第３
の添加工程と、を有し、前記第１のゲート配線において、前記第１の半導体層と
交差している部分の側面は前記絶縁膜となす角度が３度
以上６０度以下の範囲の値であることを特徴とする半導
体装置の作製方法。
【請求項３８】ｎチャネル型の薄膜トランジスタとｐ
チャネル型薄膜トランジスタでなるＣＭＯＳ回路を備え
た半導体装置の作製方法であって、第１の半導体層と第２の半導体層を形成する工程と、前記第１半導体層と前記第２の半導体層に接して絶縁膜
を形成する工程と、前記第１の半導体層と前記第２の半導体層とに交差する
第１のゲート配線と、前記第１のゲート配線上に積層さ
れた第２のゲート配線とを形成する工程と、前記第１のゲート配線を通過させないで、ｎ型の不純物
を前記第１の半導体層に添加する第１の添加工程と、前記第１のゲート配線の少なくとも一部を通過させて、
前記ｎ型の不純物を前記第１の半導体層に添加する第２
の添加工程と、前記第１及び第２のゲート配線をマスクにして、ｐ型の
不純物を前記第２の半導体層に添加する第３の添加工程
と、を有し、前記第１のゲート配線において、前記第１の半導体層と
交差している部分の側面は前記絶縁膜となす角度が３度
以上６０度以下の範囲の値であることを特徴とする半導
体装置の作製方法。