JP2001077798A - 単独タイムベースを有する双方向同期インタフェース - Google Patents
単独タイムベースを有する双方向同期インタフェースInfo
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- 230000001360 synchronised effect Effects 0.000 claims abstract description 16
- 230000003111 delayed effect Effects 0.000 claims abstract description 5
- 230000002457 bidirectional effect Effects 0.000 claims description 11
- 230000003252 repetitive effect Effects 0.000 claims 2
- 230000001934 delay Effects 0.000 claims 1
- 230000005540 biological transmission Effects 0.000 description 15
- 238000000034 method Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 2
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 2
- 238000007792 addition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001172 regenerating effect Effects 0.000 description 1
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0685—Clock or time synchronisation in a node; Intranode synchronisation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/07—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop using several loops, e.g. for redundant clock signal generation
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/081—Details of the phase-locked loop provided with an additional controlled phase shifter
- H03L7/0812—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used
- H03L7/0814—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the phase shifting device being digitally controlled
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- H03—ELECTRONIC CIRCUITRY
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
- H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
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- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【課題】 先行技術によって示された問題を解決する双
方向同期インタフェースを提供する。 【解決手段】 同期手段が、前記局所タイミング信号
（ＣＫ）から開始する互いに１周期の分数だけ遅延した
複数の反復タイミング信号（ＣＫ１−ＣＫｎ）を発生す
るために、前記局所タイミング信号（ＣＫ）を供給され
る第１回路手段（８）と、前記ディジタルデータの第１
フロー（ＲＸ，ＲＸＥＱ）を供給され、前記複数の反復
タイミング信号（ＣＫ１−ＣＫｎ）を供給され、前記複
数のタイミング信号において、前記ディジタルデータの
第１フロー（ＲＸ，ＲＸＥＱ）にほぼ同期する予め選択
された反復タイミング信号（ＣＫＲ）を決定するのに適
した第２回路手段（６）とを具える
方向同期インタフェースを提供する。 【解決手段】 同期手段が、前記局所タイミング信号
（ＣＫ）から開始する互いに１周期の分数だけ遅延した
複数の反復タイミング信号（ＣＫ１−ＣＫｎ）を発生す
るために、前記局所タイミング信号（ＣＫ）を供給され
る第１回路手段（８）と、前記ディジタルデータの第１
フロー（ＲＸ，ＲＸＥＱ）を供給され、前記複数の反復
タイミング信号（ＣＫ１−ＣＫｎ）を供給され、前記複
数のタイミング信号において、前記ディジタルデータの
第１フロー（ＲＸ，ＲＸＥＱ）にほぼ同期する予め選択
された反復タイミング信号（ＣＫＲ）を決定するのに適
した第２回路手段（６）とを具える
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＤＨ（同期ディ
ジタル階層）標準に従う同期データ伝送の分野に関す
る。さらに特に、本発明は、ＳＤＨ標準にしたがって構
成されたディジタルネットワークにおいて使用する双方
向同期インタフェース（トランシーバ）に関する。
ジタル階層）標準に従う同期データ伝送の分野に関す
る。さらに特に、本発明は、ＳＤＨ標準にしたがって構
成されたディジタルネットワークにおいて使用する双方
向同期インタフェース（トランシーバ）に関する。
【０００２】
【従来の技術】既知のように、ＳＤＨ標準は、予め確立
された伝送速度：５１．８４メガビット／秒（ベース速
度）、１５５．５２メガビット／秒、６２２．０８メガ
ビット・秒等を規定している。これらの規定された伝送
速度は、すべて前記ベース速度の倍数である。
された伝送速度：５１．８４メガビット／秒（ベース速
度）、１５５．５２メガビット／秒、６２２．０８メガ
ビット・秒等を規定している。これらの規定された伝送
速度は、すべて前記ベース速度の倍数である。
【０００３】ＳＤＨ標準の範囲内で、インターナショナ
ルコミュニケーションユニオン（ＩＴＵ）のＣＣＩＴＴ
委員会によって発表された勧告Ｇ．７０３は、ＳＤＨ標
準に適合するディジタルネットワークの構成要素を相互
接続するのに使用すべき階層ディジタルインタフェース
の電気物理的特性を規定している。特に、勧告Ｇ．７０
３は、各々の伝送速度に使用すべきデータの符号化の形
式を規定しており、例えば１５５．５２メガビット／秒
における送信／受信インタフェース（双方向インタフェ
ースまたは”トランシーバ”とも呼ばれる）に関して
は、ＣＭＩ符号化を使用すべきである。ＣＭＩ符号化
は、２つのレベル、Ａ１およびＡ２を有する符号であ
り、バイナリ”０”を、ビット時間の半分に等しい時間
ごとに２つのレベルＡ１およびＡ２を連続して与えるよ
うに符号化し、バイナリ”１”を、ビット時間全体の間
保持される前記２つのレベルの一方または他方Ａ１また
はＡ２によって符号化し、前記２つのレベルＡ１、Ａ２
を、連続するバイナリ”１”に対して交互に現れるよう
にする。
ルコミュニケーションユニオン（ＩＴＵ）のＣＣＩＴＴ
委員会によって発表された勧告Ｇ．７０３は、ＳＤＨ標
準に適合するディジタルネットワークの構成要素を相互
接続するのに使用すべき階層ディジタルインタフェース
の電気物理的特性を規定している。特に、勧告Ｇ．７０
３は、各々の伝送速度に使用すべきデータの符号化の形
式を規定しており、例えば１５５．５２メガビット／秒
における送信／受信インタフェース（双方向インタフェ
ースまたは”トランシーバ”とも呼ばれる）に関して
は、ＣＭＩ符号化を使用すべきである。ＣＭＩ符号化
は、２つのレベル、Ａ１およびＡ２を有する符号であ
り、バイナリ”０”を、ビット時間の半分に等しい時間
ごとに２つのレベルＡ１およびＡ２を連続して与えるよ
うに符号化し、バイナリ”１”を、ビット時間全体の間
保持される前記２つのレベルの一方または他方Ａ１また
はＡ２によって符号化し、前記２つのレベルＡ１、Ａ２
を、連続するバイナリ”１”に対して交互に現れるよう
にする。
【０００４】前記インタフェースを、一般的に、受信し
たおよび／または送信すべきデータを処理するディジタ
ル回路に関連付け、このディジタル回路は、代表的に、
例えばＮＲＺ（Ｎｏｎ−Ｒｅｔｕｒｎ ｔｏ Ｚｅｒ
ｏ）符号化によって異なって符号化されたデータにおい
て動作する。したがって、受信において、前記インタフ
ェースは、遠隔地の類似のインタフェースから、例え
ば、１対の同軸ケーブルから成る送信／受信チャネルを
経て、ＣＭＩ符号化データを搬送する信号を受信し、こ
れらの信号を認識し、ＮＲＺに変換し、これらのＮＲＺ
を処理する前記ディジタル回路に伝送すべきである。送
信において、前記インタフェースは、前記ディジタル処
理回路からＮＲＺ符号化データを受信し、これらのデー
タを認識し、ＣＭＩに変換し、これらのＣＭＩを前記送
信／受信チャネルに渡すべきである。
たおよび／または送信すべきデータを処理するディジタ
ル回路に関連付け、このディジタル回路は、代表的に、
例えばＮＲＺ（Ｎｏｎ−Ｒｅｔｕｒｎ ｔｏ Ｚｅｒ
ｏ）符号化によって異なって符号化されたデータにおい
て動作する。したがって、受信において、前記インタフ
ェースは、遠隔地の類似のインタフェースから、例え
ば、１対の同軸ケーブルから成る送信／受信チャネルを
経て、ＣＭＩ符号化データを搬送する信号を受信し、こ
れらの信号を認識し、ＮＲＺに変換し、これらのＮＲＺ
を処理する前記ディジタル回路に伝送すべきである。送
信において、前記インタフェースは、前記ディジタル処
理回路からＮＲＺ符号化データを受信し、これらのデー
タを認識し、ＣＭＩに変換し、これらのＣＭＩを前記送
信／受信チャネルに渡すべきである。
【０００５】同期的なデータ伝送の問題であるというこ
とで、タイミングの問題は最も重要である。
とで、タイミングの問題は最も重要である。
【０００６】送信において、ビット時間の半分に等しい
周期を有するクロック信号を利用できることが必要であ
る。高い精度と低い”ジッタ”を保証しなければならな
いため、通常、位相ロックループ（短周期用ＰＬＬ）に
おいて局所発振器を使用する。
周期を有するクロック信号を利用できることが必要であ
る。高い精度と低い”ジッタ”を保証しなければならな
いため、通常、位相ロックループ（短周期用ＰＬＬ）に
おいて局所発振器を使用する。
【０００７】受信において、ＣＭＩ符号化信号を、前記
インタフェースを受信されたデータのフローと同期させ
るために必要なクロック信号（ストローブ）を抽出また
は再生するために処理し、このクロック信号を使用し、
データおよびＮＲＺ符号のビットを認識する。
インタフェースを受信されたデータのフローと同期させ
るために必要なクロック信号（ストローブ）を抽出また
は再生するために処理し、このクロック信号を使用し、
データおよびＮＲＺ符号のビットを認識する。
【０００８】前記インタフェースによって受信における
クロック信号の再生（ＲＸクロック再生）に関する３つ
の既知の技術がある。第１の技術は、前記データビット
の周波数に対して２倍の周波数を有する信号を追跡する
アナログＰＬＬを使用する。第２技術において、ビット
周波数の２倍に調整された共振器を使用する。第３の技
術において、二次相関器を使用する。すべての場合にお
いて、送信に使用したのとは異なる局所クロック信号か
ら開始することが必要である。したがって、前記インタ
フェースにおいて、２つの別個のタイムベース、送信に
関するものと、受信に関するものとが存在する。
クロック信号の再生（ＲＸクロック再生）に関する３つ
の既知の技術がある。第１の技術は、前記データビット
の周波数に対して２倍の周波数を有する信号を追跡する
アナログＰＬＬを使用する。第２技術において、ビット
周波数の２倍に調整された共振器を使用する。第３の技
術において、二次相関器を使用する。すべての場合にお
いて、送信に使用したのとは異なる局所クロック信号か
ら開始することが必要である。したがって、前記インタ
フェースにおいて、２つの別個のタイムベース、送信に
関するものと、受信に関するものとが存在する。
【０００９】
【発明が解決しようとする課題】２つの別個のタイムベ
ース、送信に関する一方と、受信に関する他方とを使用
することは、種々の視点から欠点を有する。領域と、構
成要素の観点におけるコストと、消費とにおける増加の
明らかな問題は別として、互いにきわめて同様の周波数
を有する前記２つのクロック信号間の干渉（クロストー
ク）の問題があり、ビートを生じ、性能において悪影響
がある。
ース、送信に関する一方と、受信に関する他方とを使用
することは、種々の視点から欠点を有する。領域と、構
成要素の観点におけるコストと、消費とにおける増加の
明らかな問題は別として、互いにきわめて同様の周波数
を有する前記２つのクロック信号間の干渉（クロストー
ク）の問題があり、ビートを生じ、性能において悪影響
がある。
【００１０】上述した技術水準の視点において、本発明
の目的は、先行技術によって示された問題を解決する双
方向同期インタフェースを提供することである。
の目的は、先行技術によって示された問題を解決する双
方向同期インタフェースを提供することである。
【００１１】
【課題を解決するための手段】本発明によれば、この目
的は、請求項１による同期双方向インタフェースによっ
て満たされる。
的は、請求項１による同期双方向インタフェースによっ
て満たされる。
【００１２】本発明の特徴および利点は、添付した図面
に示す非限定的な例によって説明する好適実施形態の１
つの以下の詳細な説明から明らかになるであろう。
に示す非限定的な例によって説明する好適実施形態の１
つの以下の詳細な説明から明らかになるであろう。
【００１３】
【発明の実施の形態】図１の参照と共に、双方向同期、
すなわち送信および受信インタフェース１は、例えば同
軸ケーブルである第１チャネル２ａにおいて、例えばＣ
ＭＩ符号化によるディジタルデータのフローを、遠隔地
の類似したインタフェース３（遠い端）から受信し、イ
ンタフェース１は、例えばこれも同軸ケーブルから成る
第２チャネル２ｂにおいて、ＣＭＩ符号化によるディジ
タルデータのフローを遠隔地インタフェース３に送信す
る。インタフェース１に関して、チャネル２ａを受信チ
ャネル（ＲＸ）とし、チャネル２ｂを送信チャネル（Ｔ
Ｘ）とする。インタフェース１は、受信されたおよび送
信すべきデータを処理するディジタル回路網４と通信
し、同様に、遠隔地インタフェース３は、個々のディジ
タル回路網４０に関連する。
すなわち送信および受信インタフェース１は、例えば同
軸ケーブルである第１チャネル２ａにおいて、例えばＣ
ＭＩ符号化によるディジタルデータのフローを、遠隔地
の類似したインタフェース３（遠い端）から受信し、イ
ンタフェース１は、例えばこれも同軸ケーブルから成る
第２チャネル２ｂにおいて、ＣＭＩ符号化によるディジ
タルデータのフローを遠隔地インタフェース３に送信す
る。インタフェース１に関して、チャネル２ａを受信チ
ャネル（ＲＸ）とし、チャネル２ｂを送信チャネル（Ｔ
Ｘ）とする。インタフェース１は、受信されたおよび送
信すべきデータを処理するディジタル回路網４と通信
し、同様に、遠隔地インタフェース３は、個々のディジ
タル回路網４０に関連する。
【００１４】図２に示すように、インタフェース１は、
受信チャネルＲＸにおいて受信された信号の係数および
位相を等化する等化回路５を具える。等化回路５から生
じる依然としてＣＭＩ符号化による信号ＲＸＥＱを、受
信における前記タイミング信号を再生する回路６と、前
記ＣＭＴ符号化信号ＲＸＥＱを、対応する、例えばディ
ジタル回路網４に供給するのに好適なＮＲＺ符号化によ
るＲＸＮＲＺ信号に復号化する復号化回路７とに並行し
て供給する。
受信チャネルＲＸにおいて受信された信号の係数および
位相を等化する等化回路５を具える。等化回路５から生
じる依然としてＣＭＩ符号化による信号ＲＸＥＱを、受
信における前記タイミング信号を再生する回路６と、前
記ＣＭＴ符号化信号ＲＸＥＱを、対応する、例えばディ
ジタル回路網４に供給するのに好適なＮＲＺ符号化によ
るＲＸＮＲＺ信号に復号化する復号化回路７とに並行し
て供給する。
【００１５】本発明によれば、受信における前記タイミ
ング信号を再生する回路６は、互いにＴ／ｎ遅延した等
しい周期Ｔのｎのタイミング信号ＣＫ１−ＣＫｎも受信
し、ここでＴを前記ビット時間とし、すなわち、１５
５．５２メガビット／秒における送受信用同期インタフ
ェースの場合において、約６．４３ナノ秒とする。例え
ば、信号ＣＫ１−ＣＫｎを１６の信号とし、信号ＣＫｉ
＋１は信号ＣＫｉに対してＴ／１６だけ遅れるとする。
信号ＣＫ１−ＣＫｎを、周期Ｔのクロック信号ＣＫを供
給される遅延固定ループ回路（すなわちＤＬＬ）によっ
て発生する。クロック信号ＣＫを局所回路９によって発
生し、これはレベルＬＶＤＳ（低電圧差動信号）に適合
する１対の差動信号ＴＸＣＫＡ、ＴＸＣＫＢを発生し、
ＬＶＤＳ／ＣＭＯＳ形式の入力バッファ１０を経て、Ｃ
ＭＯＳレベル（例えば、５ボルトまたは３．３ボルト）
に適合する信号ＣＫに変換する。
ング信号を再生する回路６は、互いにＴ／ｎ遅延した等
しい周期Ｔのｎのタイミング信号ＣＫ１−ＣＫｎも受信
し、ここでＴを前記ビット時間とし、すなわち、１５
５．５２メガビット／秒における送受信用同期インタフ
ェースの場合において、約６．４３ナノ秒とする。例え
ば、信号ＣＫ１−ＣＫｎを１６の信号とし、信号ＣＫｉ
＋１は信号ＣＫｉに対してＴ／１６だけ遅れるとする。
信号ＣＫ１−ＣＫｎを、周期Ｔのクロック信号ＣＫを供
給される遅延固定ループ回路（すなわちＤＬＬ）によっ
て発生する。クロック信号ＣＫを局所回路９によって発
生し、これはレベルＬＶＤＳ（低電圧差動信号）に適合
する１対の差動信号ＴＸＣＫＡ、ＴＸＣＫＢを発生し、
ＬＶＤＳ／ＣＭＯＳ形式の入力バッファ１０を経て、Ｃ
ＭＯＳレベル（例えば、５ボルトまたは３．３ボルト）
に適合する信号ＣＫに変換する。
【００１６】回路９を、例えば、ディジタル回路網４の
内部としてもよく、送信すべきビットのフローを表す作
動信号対ＴＸＤＡ、ＴＸＤＢを発生するのに使用し、Ｎ
ＲＺ符号化信号ＴＸＤＡ、ＴＸＤＢを、入力バッファ１
０を経て、依然としてＮＲＺ符号化されたＤＡＴＡ信号
に変換し、このＤＡＴＡ信号を、信号ＣＫの周波数と等
しい周波数を有するが、５０％にほぼ等しいデューティ
比保証を有するＮＲＺから回路８によって発生されたタ
イミング信号ＣＫＴＸと同期したＣＭＩに符号化する回
路１２と、次の動作回路１３とを経て、送信すべき信号
ＴＸに変換する。
内部としてもよく、送信すべきビットのフローを表す作
動信号対ＴＸＤＡ、ＴＸＤＢを発生するのに使用し、Ｎ
ＲＺ符号化信号ＴＸＤＡ、ＴＸＤＢを、入力バッファ１
０を経て、依然としてＮＲＺ符号化されたＤＡＴＡ信号
に変換し、このＤＡＴＡ信号を、信号ＣＫの周波数と等
しい周波数を有するが、５０％にほぼ等しいデューティ
比保証を有するＮＲＺから回路８によって発生されたタ
イミング信号ＣＫＴＸと同期したＣＭＩに符号化する回
路１２と、次の動作回路１３とを経て、送信すべき信号
ＴＸに変換する。
【００１７】受信におけるタイミング信号を再生する回
路６は、復号化回路７に供給される再生されたタイミン
グ信号ＣＫＲを発生し、この信号は、ＣＭＩ信号をＮＲ
Ｚに復号化できるようにするために、受信ビットのフロ
ーに同期しなければならない。
路６は、復号化回路７に供給される再生されたタイミン
グ信号ＣＫＲを発生し、この信号は、ＣＭＩ信号をＮＲ
Ｚに復号化できるようにするために、受信ビットのフロ
ーに同期しなければならない。
【００１８】信号ＲＸＮＲＺおよび信号ＣＫＲを、これ
らのレベルを、入力バッファ１０と同様であり、信号Ｒ
ＸＮＲＺを作動信号対ＲＸＤＡ、ＲＸＤＢに変換し、信
号ＣＫＲを作動信号対ＲＸＣＫＡ、ＲＸＣＫＢに変換す
る出力バッファ１１によって、ＣＭＯＳからＬＶＤＳに
変換した後、さらに、ディジタル回路網４に供給する。
らのレベルを、入力バッファ１０と同様であり、信号Ｒ
ＸＮＲＺを作動信号対ＲＸＤＡ、ＲＸＤＢに変換し、信
号ＣＫＲを作動信号対ＲＸＣＫＡ、ＲＸＣＫＢに変換す
る出力バッファ１１によって、ＣＭＯＳからＬＶＤＳに
変換した後、さらに、ディジタル回路網４に供給する。
【００１９】図３は、遅延固定ループ回路８と、前記タ
イミング信号を再生する回路６とをより詳細に示す。回
路８は、出力信号１６を位相比較器１５から受ける論理
回路１４によって制御される、ｎ個、例えば１６個の直
列における一連の遅延素子Ｔ１−Ｔｎから成る。一連の
遅延素子Ｔ１−Ｔｎは、制御された遅延ラインを形成す
る。遅延ラインＴ１−Ｔｎによって導入される全体的な
遅延を、信号ＣＫの周期Ｔと等しくなるように制御す
る。位相比較器１５は、信号ＣＫと、前記遅延ラインの
最後の遅延素子Ｔｎの出力部における信号ＣＫｎとを入
力部において受け、比較する。位相比較器１５の出力信
号１６は、信号ＣＫおよびＣＫｎ間で見られる位相差の
関数であり、論理回路１４は、遅延素子Ｔ１−Ｔｎを動
作し、これらの各々によって導入される遅延が、信号Ｃ
Ｋｎが信号ＣＫと周期Ｔ以内に同期するようにする。
イミング信号を再生する回路６とをより詳細に示す。回
路８は、出力信号１６を位相比較器１５から受ける論理
回路１４によって制御される、ｎ個、例えば１６個の直
列における一連の遅延素子Ｔ１−Ｔｎから成る。一連の
遅延素子Ｔ１−Ｔｎは、制御された遅延ラインを形成す
る。遅延ラインＴ１−Ｔｎによって導入される全体的な
遅延を、信号ＣＫの周期Ｔと等しくなるように制御す
る。位相比較器１５は、信号ＣＫと、前記遅延ラインの
最後の遅延素子Ｔｎの出力部における信号ＣＫｎとを入
力部において受け、比較する。位相比較器１５の出力信
号１６は、信号ＣＫおよびＣＫｎ間で見られる位相差の
関数であり、論理回路１４は、遅延素子Ｔ１−Ｔｎを動
作し、これらの各々によって導入される遅延が、信号Ｃ
Ｋｎが信号ＣＫと周期Ｔ以内に同期するようにする。
【００２０】ｎ個の遅延素子Ｔ１−Ｔｎの出力信号ＣＫ
１−ＣＫｎを、再生回路６の実際的にマルチプレクサで
ある選択回路１７に供給し、ｎの信号ＣＫ１−ＣＫｎの
うちの１つに対応するマルチプレクサ１７の出力信号Ｃ
ＫＲを、信号ＲＸＥＱと共に、位相比較器１８に供給
し、この位相比較器１８は、信号ＲＸＥＱおよび信号Ｃ
ＫＲ間の位相差の関数として、＋／−信号を経て、マル
チプレクサ１７を、出力部ＣＫＲにおいて、信号ＣＫ１
−ＣＫｎの中で、信号ＲＸＥＱに対して同期するか、と
もかく、より小さい位相差を有する信号に結合されるよ
うに動作する。
１−ＣＫｎを、再生回路６の実際的にマルチプレクサで
ある選択回路１７に供給し、ｎの信号ＣＫ１−ＣＫｎの
うちの１つに対応するマルチプレクサ１７の出力信号Ｃ
ＫＲを、信号ＲＸＥＱと共に、位相比較器１８に供給
し、この位相比較器１８は、信号ＲＸＥＱおよび信号Ｃ
ＫＲ間の位相差の関数として、＋／−信号を経て、マル
チプレクサ１７を、出力部ＣＫＲにおいて、信号ＣＫ１
−ＣＫｎの中で、信号ＲＸＥＱに対して同期するか、と
もかく、より小さい位相差を有する信号に結合されるよ
うに動作する。
【００２１】図４における例に関して、再生回路６の出
力部ＣＫＲに対して、タイミング信号ＣＫに対して（ｋ
／ｎ）Ｔだけ遅延した信号ＣＫｋを供給し、この信号
は、信号ＲＸＥＱと同期する。このようにして、前記ク
ロック信号を前記受信信号から再生し、この信号を、Ｃ
ＭＩからＮＲＺに復号化する回路７に供給することがで
きる。すなわち、前記インタフェースは、受信におい
て、受信データのフローと同期する。図４は、回路７に
よって復号化された信号ＲＸＥＱに対応する信号ＲＸＮ
ＲＺを示す。
力部ＣＫＲに対して、タイミング信号ＣＫに対して（ｋ
／ｎ）Ｔだけ遅延した信号ＣＫｋを供給し、この信号
は、信号ＲＸＥＱと同期する。このようにして、前記ク
ロック信号を前記受信信号から再生し、この信号を、Ｃ
ＭＩからＮＲＺに復号化する回路７に供給することがで
きる。すなわち、前記インタフェースは、受信におい
て、受信データのフローと同期する。図４は、回路７に
よって復号化された信号ＲＸＥＱに対応する信号ＲＸＮ
ＲＺを示す。
【００２２】本発明によるインタフェースは、送信と、
受信におけるクロック信号の再生との双方に使用する１
つの局所タイミング信号または１つのタイムベースのみ
を必要とするという利点を有する。受信および送信の双
方における本インタフェースのタイミングは、したがっ
て、１つのタイムベースに任せられる。互いに近い周波
数を有する２つの局所発振器を設ける必要性、したがっ
て、２つのタイミング信号間のクロストークの危険性は
取り除かれる。さらに、構成要素および電力消費の観点
において節約される。
受信におけるクロック信号の再生との双方に使用する１
つの局所タイミング信号または１つのタイムベースのみ
を必要とするという利点を有する。受信および送信の双
方における本インタフェースのタイミングは、したがっ
て、１つのタイムベースに任せられる。互いに近い周波
数を有する２つの局所発振器を設ける必要性、したがっ
て、２つのタイミング信号間のクロストークの危険性は
取り除かれる。さらに、構成要素および電力消費の観点
において節約される。
【００２３】上述し、説明したものの変形および／また
はこれらへの追加を行ってもよいことは明らかである。
はこれらへの追加を行ってもよいことは明らかである。
【図１】 本発明によるインタフェースを使用するデー
タ伝送ネットワークを図式的に示す線図である。
タ伝送ネットワークを図式的に示す線図である。
【図２】 本発明によるインタフェースの主な機能的ブ
ロックを示すブロック図である。
ロックを示すブロック図である。
【図３】 図２におけるインタフェースの２つの機能的
ブロックを詳細に示すブロック図である。
ブロックを詳細に示すブロック図である。
【図４】 図２および３に示すいくつかのより重要な信
号の時間グラフである。
号の時間グラフである。
１ インタフェース ２ａ 第１チャネル ２ｂ 第２チャネル ３ 遠隔地の類似したインタフェース ４ ディジタル回路網 ５ 等化回路 ６ 回路 ７ 復号化回路 ８ 遅延固定ループ回路 ９ 局所回路 １０ 入力バッファ １１ 出力バッファ １２ 回路 １３ 動作回路 １４ 論理回路 １５、１８ 位相比較器 １６ 出力信号 １７ 選択回路
フロントページの続き (72)発明者 ジーザス ギネア イタリア国 ベルガモ 24041 ブレンバ ート ヴィア アルニッキ ２
Claims (5)
- 【請求項１】 第１符号化によるディジタルデータの第
１フロー（ＲＸ，ＲＸＥＱ）を通信チャネルから受信
し、前記通信チャネルにおいて局所タイミング信号（Ｃ
Ｋ）（ＴＸ）と同期する前記第１符号化によるディジタ
ルデータの第２フローを送信する双方向同期インタフェ
ースであって、該インタフェースを前記ディジタルデー
タの第１フロー（ＲＸ，ＲＸＥＱ）に同期させる同期手
段（６，８）を具える双方向同期インタフェースにおい
て、前記同期手段が、前記局所タイミング信号（ＣＫ）
から開始する互いに１周期の分数だけ遅延した複数の反
復タイミング信号（ＣＫ１−ＣＫｎ）を発生するため
に、前記局所タイミング信号（ＣＫ）を供給される第１
回路手段（８）と、前記ディジタルデータの第１フロー
（ＲＸ，ＲＸＥＱ）を供給され、前記複数の反復タイミ
ング信号（ＣＫ１−ＣＫｎ）を供給され、前記複数のタ
イミング信号において、前記ディジタルデータの第１フ
ロー（ＲＸ，ＲＸＥＱ）にほぼ同期する予め選択された
反復タイミング信号（ＣＫＲ）を決定するのに適した第
２回路手段（６）とを具えることを特徴とする双方向同
期インタフェース。 - 【請求項２】 請求項１に記載の双方向同期インタフェ
ースにおいて、前記第１回路手段（８）が遅延固定ルー
プ（ＤＬＬ）を具えることを特徴とする双方向同期イン
タフェース。 - 【請求項３】 請求項２に記載の双方向同期インタフェ
ースにおいて、前記予め選択された反復タイミング信号
（ＣＫＲ）を供給され、前記データの第１フローを、前
記第１符号化を第２符号化に変換することによって復号
化する、前記ディジタルデータの第１フロー（ＲＸ）を
復号化する手段（７）を具えることを特徴とする双方向
同期インタフェース。 - 【請求項４】 請求項３に記載の双方向同期インタフェ
ースにおいて、前記第１符号化をＣＭＩ形式とし、前記
第２符号化をＮＲＺ形式としたことを特徴とする双方向
同期インタフェース。 - 【請求項５】 請求項４に記載の双方向同期インタフェ
ースにおいて、前記第２回路手段（６）が、前記複数の
反復タイミング信号（ＣＫ１−ＣＫｎ）を受け、前記複
数の信号のうち１つを位相比較手段（１８）に供給する
選択器（１７）を具え、前記位相比較手段（１８）が前
記選択器から供給された反復タイミング信号を前記ディ
ジタルデータの第１フロー（ＲＸ）と比較し、前記位相
比較手段が、前記選択器を、見つかった位相差の関数と
して、前記選択器によって供給された反復タイミング信
号が前記局所タイミング信号（ＣＸ）に対してより大き
い程度またはより小さい程度に遅延するように動作させ
ることを特徴とする双方向同期インタフェース。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP99830518:9 | 1999-08-06 | ||
| EP99830518A EP1075107A1 (en) | 1999-08-06 | 1999-08-06 | A bidirectional synchronous interface with single time base |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001077798A true JP2001077798A (ja) | 2001-03-23 |
Family
ID=8243547
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000238635A Pending JP2001077798A (ja) | 1999-08-06 | 2000-08-07 | 単独タイムベースを有する双方向同期インタフェース |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7106822B1 (ja) |
| EP (1) | EP1075107A1 (ja) |
| JP (1) | JP2001077798A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2867334B1 (fr) * | 2004-03-05 | 2006-04-28 | Thales Sa | Procede et dispositif d'echantillonnage de donnees numeriques dans une transmission synchrone, avec maintien de l'integrite binaire |
| WO2005098862A2 (en) * | 2004-03-31 | 2005-10-20 | Micron Technology, Inc. | Reconstruction of signal timing in integrated circuits |
| US10401900B2 (en) | 2010-11-09 | 2019-09-03 | Rambus Inc. | Using a stuttered clock signal to reduce self-induced voltage noise |
| JP5893958B2 (ja) * | 2011-03-31 | 2016-03-23 | ローム株式会社 | 半導体装置、及び電子機器 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3302761A1 (de) * | 1983-01-27 | 1984-08-02 | Siemens AG, 1000 Berlin und 8000 München | Cmi-decoder |
| JPS60182833A (ja) * | 1984-02-10 | 1985-09-18 | プライム・コンピユータ・インコーポレイテツド | リング形式データ通信回路網におけるクロツク回復装置 |
| DE3481472D1 (de) * | 1984-12-21 | 1990-04-05 | Ibm | Digitale phasenregelschleife. |
| JPH0640649B2 (ja) * | 1986-04-16 | 1994-05-25 | 株式会社日立製作所 | 多段再生中継装置 |
| JPH0226165A (ja) * | 1988-07-15 | 1990-01-29 | Hitachi Ltd | 中継装置及びｐｌｌ回路 |
| JPH05225693A (ja) * | 1992-02-14 | 1993-09-03 | Sony Corp | ディジタル信号処理回路 |
| US5488641A (en) * | 1992-12-10 | 1996-01-30 | Northern Telecom Limited | Digital phase-locked loop circuit |
| EP0714190A3 (de) * | 1994-11-25 | 1998-08-12 | Siemens Aktiengesellschaft | Schaltungsanordnung zur Rückgewinnung des Taktes aus einem CMI-codierten Signal |
| JP3169794B2 (ja) * | 1995-05-26 | 2001-05-28 | 日本電気株式会社 | 遅延クロック生成回路 |
| JP2850844B2 (ja) * | 1996-04-10 | 1999-01-27 | 日本電気株式会社 | 動作周波数切替可能な伝送システム |
| US6122336A (en) * | 1997-09-11 | 2000-09-19 | Lsi Logic Corporation | Digital clock recovery circuit with phase interpolation |
-
1999
- 1999-08-06 EP EP99830518A patent/EP1075107A1/en not_active Withdrawn
-
2000
- 2000-08-03 US US09/632,385 patent/US7106822B1/en not_active Expired - Lifetime
- 2000-08-07 JP JP2000238635A patent/JP2001077798A/ja active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| US7106822B1 (en) | 2006-09-12 |
| EP1075107A1 (en) | 2001-02-07 |
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