JP2001044198A - Semiconductor device and manufacture thereof - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、詳しくは溝配線を形成する絶縁膜
の応力が加わっても配線溝の断面形状が所定の大きさ以
上に維持される半導体装置およびその製造方法に関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method of manufacturing the same, and more particularly, to a semiconductor device in which a cross-sectional shape of a wiring groove is maintained at a predetermined size or more even when stress of an insulating film forming a groove wiring is applied. The present invention relates to an apparatus and a method for manufacturing the same.
【０００２】[0002]
【従来の技術】近年、半導体装置の動作速度の高速化
と、低消費電力化との要求から、銅配線を実用化するた
めに、ダマシンプロセスが盛んに研究開発されている。
また、有機絶縁膜材料やポーラスシリカのような低誘電
率絶縁膜材料を実用化して、配線容量を低減する必要が
ある。2. Description of the Related Art In recent years, due to demands for higher operating speeds of semiconductor devices and lower power consumption, damascene processes have been actively researched and developed in order to make copper wiring practical.
In addition, it is necessary to reduce the wiring capacitance by practically using an organic insulating film material or a low dielectric constant insulating film material such as porous silica.
【０００３】ダマシンプロセスでは、エッチングにより
配線溝を形成する。個々の配線の幅は、電流の許容値か
ら決定されるが、最小配線溝幅は、リソグラフィーの解
像力、バリアメタルのカバリッジ、メッキの埋め込み能
力等を考慮して決定される。図４により、最小配線溝幅
で作製された配線溝の断面を説明する。In the damascene process, a wiring groove is formed by etching. The width of each wiring is determined from the allowable value of the current, and the minimum wiring groove width is determined in consideration of the resolution of lithography, the coverage of barrier metal, the ability to bury plating, and the like. Referring to FIG. 4, a cross section of a wiring groove manufactured with a minimum wiring groove width will be described.
【０００４】図４に示すように、トランジスタ、配線等
を形成した半導体基板（図示せず）を覆う層間絶縁膜１
１１が形成されている。この層間絶縁膜１１１上には有
機絶縁膜からなる配線間絶縁膜１１２が例えば０．５μ
ｍ程度の厚さに形成されている。さらにこの配線間絶縁
膜１１２には最小配線溝幅（例えば０．２５μｍ）で作
製された配線溝１１３ａ、１１３ｂ、１１３ｃ、…が等
間隔に形成されていて配線溝群１１３Ｇを構成してる。
また配線溝群１１３Ｇの端部から最小配線溝幅の数倍程
度離れた位置（例えば５μｍ程度離れた位置）には孤立
した配線溝１１３ｄが形成されている。As shown in FIG. 4, an interlayer insulating film 1 covers a semiconductor substrate (not shown) on which transistors, wirings, etc. are formed.
11 are formed. On the interlayer insulating film 111, an inter-wiring insulating film 112 made of an organic insulating film is, for example, 0.5 μm.
The thickness is about m. Further, wiring grooves 113a, 113b, 113c,... Formed with a minimum wiring groove width (for example, 0.25 μm) are formed at equal intervals in the inter-wiring insulating film 112 to form a wiring groove group 113G.
Further, an isolated wiring groove 113d is formed at a position separated from the end of the wiring groove group 113G by several times the minimum wiring groove width (for example, at a position separated by about 5 μm).
【０００５】以下、図示はしないが、上記配線溝を形成
した後、各配線溝の内面および配線間絶縁膜の表面にバ
リアメタル層を成膜する。次いで、電解メッキ法等によ
り、上記各配線溝を埋め込むように上記配線間絶縁膜上
に銅メッキ層を成膜する。その後、化学的機械研磨（以
下ＣＭＰという、ＣＭＰはChemical Mechanical Polish
ing の略）により余分な銅メッキ層やバリアメタル層を
除去するとともに表面を平坦化して、配線溝に埋め込ん
だバリアメタル層および銅メッキ層により銅配線および
プラグを同時に形成する。銅のバリアメタルには、窒化
タンタル、もしくはタンタルが望ましい。または窒化チ
タン、窒化タングステンを用いることも可能である。[0005] Although not shown, after forming the above-mentioned wiring grooves, a barrier metal layer is formed on the inner surface of each wiring groove and the surface of the inter-wiring insulating film. Next, a copper plating layer is formed on the inter-wiring insulating film so as to fill the wiring trenches by an electrolytic plating method or the like. After that, CMP (Chemical Mechanical Polish)
An abbreviation of "ing") removes an extra copper plating layer and a barrier metal layer and flattens the surface, and simultaneously forms a copper wiring and a plug with the barrier metal layer and the copper plating layer embedded in the wiring groove. Tantalum nitride or tantalum is preferable for the copper barrier metal. Alternatively, titanium nitride or tungsten nitride can be used.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上記ダ
マシンプロセスでは、以下のような問題が発生する。図
５の（１）に示すように、配線間絶縁膜１１２に上記配
線溝１１３を形成した後、各配線溝１１３の内面および
配線間絶縁膜１１２の表面にバリアメタル層１１４を成
膜する。このバリアメタル層１１４となりうる窒化タン
タル、タンタル、窒化チタン、窒化タングステン等は非
常に大きな圧縮応力を有する。応力は、孤立した配線溝
１１３（１１３ｄ、１１３ａ）の側壁など、配線溝が形
成されていない広い領域に隣接する配線溝１１３ｄの側
壁、１１３ａの図面左側の側壁に集中する。また、配線
間絶縁膜１１２を構成する低誘電率絶縁材料となりうる
有機絶縁膜やポーラスシリカなどは、機械的強度が低
い。その結果、応力が集中する配線溝１１３ｄだけが大
きく変形する。その変形は溝幅の縮小や配線溝側壁のテ
ーパ角φの増大となって表れる。金属の埋め込み特性
は、溝幅が狭いほど、また、側壁のテーパ角φが大きい
ほど悪化する。However, the above-described damascene process has the following problems. As shown in FIG. 5A, after the above-described wiring grooves 113 are formed in the inter-wiring insulating film 112, a barrier metal layer 114 is formed on the inner surface of each wiring groove 113 and the surface of the inter-wiring insulating film 112. Tantalum nitride, tantalum, titanium nitride, tungsten nitride, or the like that can become the barrier metal layer 114 has a very large compressive stress. The stress is concentrated on the side wall of the wiring groove 113d adjacent to a wide area where no wiring groove is formed, such as the side wall of the isolated wiring groove 113 (113d, 113a), and on the left side wall of the 113a in the drawing. Further, an organic insulating film, porous silica, or the like that can be a low dielectric constant insulating material forming the inter-wiring insulating film 112 has low mechanical strength. As a result, only the wiring groove 113d where the stress is concentrated is greatly deformed. The deformation appears as a decrease in the groove width or an increase in the taper angle φ of the wiring groove side wall. The embedding characteristics of the metal deteriorate as the groove width is smaller and the taper angle φ of the side wall is larger.
【０００７】そのため、図５の（２）に示すように、電
解メッキ法等により、上記各配線溝１１３を埋め込むよ
うに上記配線間絶縁膜１１２上にバリアメタル層１１４
を介して銅メッキ層１１５を成膜した場合、配線溝１１
３ｄ、１１３ａの変形がボイド１１６ｄ、１１６ａを発
生させ、それが金属埋め込み不良の原因となる。最小配
線溝幅でパターニングした配線溝１１３ｄの幅は、変形
によって最小配線溝幅以下となってしまう。これは前述
のように、最小配線溝幅は金属埋め込み特性の面から決
定される値であるため、特にこのような場合に加工不良
が起こりやすい。また、溝幅が縮小することで、配線の
許容電流値を保証することができなくなる。For this reason, as shown in FIG. 5B, a barrier metal layer 114 is formed on the inter-wiring insulating film 112 so as to fill the wiring trenches 113 by electrolytic plating or the like.
When the copper plating layer 115 is formed through the
Deformation of 3d, 113a generates voids 116d, 116a, which cause metal embedding failure. The width of the wiring groove 113d patterned with the minimum wiring groove width becomes smaller than the minimum wiring groove width due to deformation. This is because, as described above, the minimum wiring groove width is a value determined from the aspect of metal embedding characteristics, and in particular, processing failure is likely to occur in such a case. In addition, the reduction in the groove width makes it impossible to guarantee the allowable current value of the wiring.
【０００８】なた、上記問題を解決するために、配線の
無い広い領域を作らないようにレイアウトを工夫すると
いう対策も考えられる。しかしながら、レイアウト時の
大きな制約となるために現実的ではない。[0010] In order to solve the above-mentioned problem, it is conceivable to take measures to devise a layout so as not to form a wide area without wiring. However, this is not realistic because it becomes a major constraint during layout.
【０００９】[0009]
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置およびその製造方法で
ある。SUMMARY OF THE INVENTION The present invention is directed to a semiconductor device and a method of manufacturing the same to solve the above-mentioned problems.
【００１０】半導体装置は、応力を受けて変形を生じる
絶縁膜に形成された配線溝を備えた半導体装置におい
て、前記配線溝のうち前記応力により変形を生じる配線
溝は、前記応力を受けて変形した後の配線溝の幅が前記
応力による変形を考慮に入れない設計値以上の幅に保た
れるように、予め配線溝の幅を広げて形成されているも
のである。In the semiconductor device having a wiring groove formed in an insulating film which is deformed by receiving a stress, the wiring groove of the wiring groove which is deformed by the stress is deformed by receiving the stress. The width of the wiring groove is formed in advance so as to keep the width of the wiring groove after the above process at a design value or more that does not take into account the deformation due to the stress.
【００１１】上記半導体装置では、配線溝が形成されて
いる絶縁膜が受ける応力により変形を生じる配線溝は、
応力を受けて変形した後の配線溝の幅が応力による変形
を考慮に入れない設計値以上の幅に保たれるように、予
め配線溝の幅を広げて形成されていることから、配線溝
を形成した後に絶縁膜を変形させるような応力がかかっ
ても配線溝は設計値以上の幅に保たれる。それによっ
て、応力による変形のために配線溝のテーパ角が増大し
て埋め込み特性が悪化する分が相殺される。そして、溝
幅は最小配線溝幅と同等もしくはそれ以上に形成されて
いることから、配線溝に形成される配線を流れる電流の
許容電流値が保証される。In the above semiconductor device, the wiring groove which is deformed by the stress applied to the insulating film in which the wiring groove is formed,
Since the width of the wiring groove is previously widened so that the width of the wiring groove after being deformed under stress is maintained at a width equal to or larger than a design value that does not take into account the deformation due to the stress, the wiring groove is formed. Even if a stress that deforms the insulating film is applied after the formation of the wiring groove, the width of the wiring groove is maintained at a width equal to or larger than the design value. This offsets the increase in the taper angle of the wiring groove due to the deformation due to the stress and the deterioration of the filling characteristics. Since the groove width is equal to or greater than the minimum wiring groove width, the allowable current value of the current flowing through the wiring formed in the wiring groove is guaranteed.
【００１２】半導体装置の製造方法は、応力を受けて変
形を生じる絶縁膜に配線溝を形成する際に、前記配線溝
のうち前記応力により変形を生じる配線溝は、前記応力
を受けて変形した後の配線溝の幅が前記応力による変形
を考慮に入れない設計値以上の幅に保たれるように、予
め配線溝の幅を広げて形成する製造方法である。In the method of manufacturing a semiconductor device, when a wiring groove is formed in an insulating film which is deformed by receiving a stress, the wiring groove of the wiring groove which is deformed by the stress is deformed by the stress. This is a manufacturing method in which the width of the wiring groove is widened in advance so that the width of the subsequent wiring groove is maintained at a width equal to or larger than a design value that does not take into account the deformation due to the stress.
【００１３】上記半導体装置の製造方法では、配線溝の
うち前記応力により変形を生じる配線溝は、応力を受け
て変形した後の配線溝の幅が応力による変形を考慮に入
れない設計値以上の幅に保たれるように、予め配線溝の
幅を広げて形成することから、配線溝を形成した後に絶
縁膜を変形させるような応力がかかっても配線溝は設計
値以上の幅に保たれた状態になる。それによって、応力
による変形のために配線溝のテーパ角が増大して埋め込
み特性が悪化する分が相殺される。そして、溝幅は最小
配線溝幅と同等もしくはそれ以上に形成されることか
ら、その後に配線溝に形成した配線を流れる電流の許容
電流値は保証されることになる。In the above-described method of manufacturing a semiconductor device, among the wiring grooves, the wiring groove that is deformed by the stress is such that the width of the wiring groove after being deformed by the stress is greater than a design value that does not take into account the deformation due to the stress. Since the width of the wiring groove is widened in advance so as to maintain the width, the wiring groove is maintained at a width equal to or greater than the design value even if a stress that deforms the insulating film is applied after the formation of the wiring groove. State. This offsets the increase in the taper angle of the wiring groove due to the deformation due to the stress and the deterioration of the filling characteristics. Since the groove width is formed to be equal to or greater than the minimum wiring groove width, the allowable current value of the current flowing through the wiring formed in the wiring groove thereafter is guaranteed.
【００１４】なお、配線溝を広く形成する方法として
は、例えば設計段階で、応力による変形を生じるような
配線溝を予め幅広く設計しておく方法と、配線溝をパタ
ーニングする際に、応力による変形が生じる配線溝につ
いてその溝幅が縮小する量を見込んで、予め広くパター
ニングして形成する方法とがある。[0014] As a method of forming the wiring groove widely, there are, for example, a method of designing the wiring groove widely in advance that causes deformation due to stress in the design stage, and a method of forming the wiring groove by patterning when forming the wiring groove. There is a method of forming a wiring groove in which patterning is widened in advance in anticipation of the amount by which the groove width is reduced.
【００１５】[0015]
【発明の実施の形態】本発明の半導体装置に係わる実施
の形態の一例を、図１の概略構成断面図によって説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS One embodiment of the semiconductor device according to the present invention will be described with reference to the schematic sectional view of FIG.
【００１６】図１の（１）に示すように、トランジス
タ、配線等を形成した半導体基板（図示せず）を覆う層
間絶縁膜１１が形成されている。この層間絶縁膜１１上
には有機絶縁膜からなる絶縁膜として配線間絶縁膜１２
が例えば０．５μｍ程度の厚さに形成されている。この
配線間絶縁膜１２は、例えばキセロゲル膜で形成しても
よい。このように、配線間絶縁膜１２は有機絶縁膜もし
くはキセロゲル膜で形成されていることから、その表面
に強い応力を有する膜、例えば窒化タンタル、タンタ
ル、窒化チタン、窒化タングステン等のバリアメタル層
を形成した場合には、そのバリアメタル層の有する応力
によって変形を生じる。As shown in FIG. 1A, an interlayer insulating film 11 is formed to cover a semiconductor substrate (not shown) on which transistors, wirings, etc. have been formed. On the interlayer insulating film 11, an inter-wiring insulating film 12 is formed as an insulating film made of an organic insulating film.
Is formed, for example, to a thickness of about 0.5 μm. The inter-wiring insulating film 12 may be formed of, for example, a xerogel film. As described above, since the inter-wiring insulating film 12 is formed of an organic insulating film or a xerogel film, a film having a strong stress on its surface, for example, a barrier metal layer such as tantalum nitride, tantalum, titanium nitride, and tungsten nitride is formed. When the barrier metal layer is formed, deformation occurs due to the stress of the barrier metal layer.
【００１７】上記有機絶縁膜としては、比誘電率が３．
０以下の樹脂として、例えば、環状フッ素樹脂・シロキ
サン共重合体、テフロン（ＰＴＦＥ）、ポリアリールエ
ーテル、フッ化ポリアリールエーテル（例えば、ＦＬＡ
ＲＥ：商品名）、アモルファステフロン（例えば、テフ
ロンＡＦ：商品名）、シクロポリマライズドフロリネー
テッドポリマー（例えばサイトップ：商品名）、フッ化
ポリイミド、ポリイミド、ＢＣＢ等の樹脂を用いること
が可能である。The organic insulating film has a relative dielectric constant of 3.
As the resin of 0 or less, for example, cyclic fluororesin / siloxane copolymer, Teflon (PTFE), polyarylether, fluorinated polyarylether (for example, FLA)
RE: trade name), amorphous Teflon (for example, Teflon AF: trade name), cyclopolymerized fluorinated polymer (for example, Cytop: trade name), and resins such as fluorinated polyimide, polyimide, and BCB can be used. It is.
【００１８】また、キセロゲル膜としては、シリコン酸
化物系のキセロゲル膜を用いることは可能である。例え
ば、ポーラスシリカ（例えばナノポーラスシリカ：商品
名）を用いることが可能である。As the xerogel film, a silicon oxide-based xerogel film can be used. For example, porous silica (for example, nanoporous silica: trade name) can be used.
【００１９】さらに上記配線間絶縁膜１２には配線溝１
３（１３ａ、１３ｂ、１３ｃ、…）が等間隔に形成され
て配線溝群１３Ｇを構成している。そのうち、配線溝１
３ｂ、１３ｃ、…は最小配線溝幅の例えば０．２５μｍ
で形成され、上記配線溝群１３Ｇの端部に位置する配線
溝１３ａは溝幅が０．３０μｍで形成されている。な
お、ここでは、図示されている配線溝１３ａについて説
明し、配線群１３Ｇの他方の端部の配線溝については説
明を省略する。また配線群１３Ｇから最小配線溝幅の数
倍ないし十数倍程度離れた位置（例えば５μｍ程度離れ
た位置）に形成されている配線溝１３（１３ｄ）は、溝
幅が０．３５μｍで形成されている。なお、溝幅とは、
配線溝１３の開口部の幅を言い、以下同様である。Further, the wiring groove 1 is formed in the inter-wiring insulating film 12.
3 (13a, 13b, 13c,...) Are formed at equal intervals to form a wiring groove group 13G. Among them, wiring groove 1
3b, 13c,... Are the minimum wiring groove width of, for example, 0.25 μm.
The wiring groove 13a located at the end of the wiring groove group 13G has a groove width of 0.30 μm. Here, the illustrated wiring groove 13a will be described, and the description of the wiring groove at the other end of the wiring group 13G will be omitted. Further, the wiring groove 13 (13d) formed at a position separated from the wiring group 13G by several to several tens times the minimum wiring groove width (for example, a position separated by about 5 μm) has a groove width of 0.35 μm. ing. The groove width is
It refers to the width of the opening of the wiring groove 13, and so on.
【００２０】上記各配線溝１３は断面形状が溝底部より
溝開口部に向かって広がるように形成されている。すな
わち、各配線溝１３の側壁のテーパ角φは例えば８０°
以上９０°未満に形成されている。ここで、テーパ角φ
は、基板面に対する側壁の成す角度とする。Each of the wiring grooves 13 is formed such that its cross-sectional shape expands from the groove bottom toward the groove opening. That is, the taper angle φ of the side wall of each wiring groove 13 is, for example, 80 °.
It is formed at an angle of at least 90 °. Here, the taper angle φ
Is the angle formed by the side wall with respect to the substrate surface.
【００２１】上記説明したように、配線溝１３ａが０．
３０μｍの溝幅で形成され、孤立した配線溝１３ｄが
０．３５μｍの溝幅で形成されている理由を以下に説明
する。すなわち、配線溝１３ａは、この配線溝１３ａの
図面左側の配線間絶縁膜１２が応力の影響を受けて変形
するため、その変形量を相殺するために、最小線幅より
０．０５μｍだけ広い溝幅に形成されている。一方、配
線溝１３ｄは、この配線溝１３ｄの図面両側の配線間絶
縁膜１２が応力の影響を受けて変形するため、その変形
量を相殺するために、最小線幅より０．１０μｍだけ広
い溝幅に形成されている。As described above, the wiring groove 13a is set at 0.
The reason why the isolated wiring groove 13d is formed with a groove width of 30 μm and formed with a groove width of 0.35 μm will be described below. That is, since the wiring groove 13a is deformed under the influence of the stress on the inter-wiring insulating film 12 on the left side of the drawing of the wiring groove 13a, the groove is wider than the minimum line width by 0.05 μm in order to cancel the deformation amount. It is formed in width. On the other hand, the wiring groove 13d is a groove wider by 0.10 μm than the minimum line width in order to offset the amount of deformation because the inter-wiring insulating film 12 on both sides of the wiring groove 13d is deformed under the influence of stress. It is formed in width.
【００２２】このように、応力を受けて変形を生じる配
線間絶縁膜１２に形成された配線溝１３にあって、配線
間絶縁膜１２が応力の影響を受けた後、その応力によっ
て変形をする配線溝１３ａ、１３ｄの幅が応力による変
形を考慮に入れない設計値、上記の場合には０．２５μ
ｍ以上の溝幅に保たれるように、予め配線溝の幅を広げ
て配線溝１３ａ、１３ｄが形成されている。As described above, after the inter-wiring insulating film 12 is affected by the stress in the wiring groove 13 formed in the inter-wiring insulating film 12 which is deformed by receiving a stress, the inter-wiring insulating film 12 is deformed by the stress. The width of each of the wiring grooves 13a and 13d is a design value that does not take into account deformation due to stress.
Wiring grooves 13a and 13d are formed by widening the width of the wiring groove in advance so that the groove width is maintained at m or more.
【００２３】次に図１の（２）に示すように、上記構成
の配線溝１３の内面および配線間絶縁膜１２の表面には
バリアメタル層１４が成膜されている。このバリアメタ
ル層１４には、例えば、望ましくは窒化タンタル膜、も
しくはタンタル膜が用いられ、または窒化チタン膜、窒
化タングステン膜を用いることも可能である。さらに上
記各配線溝１３を上記バリアメタル層１４を介して例え
ば銅メッキ層が埋め込まれて配線（図示せず）が形成さ
れている。Next, as shown in FIG. 1B, a barrier metal layer 14 is formed on the inner surface of the wiring groove 13 and the surface of the inter-wiring insulating film 12 having the above structure. As the barrier metal layer 14, for example, a tantalum nitride film or a tantalum film is preferably used, or a titanium nitride film or a tungsten nitride film can be used. Further, for example, a copper plating layer is buried in each of the wiring grooves 13 via the barrier metal layer 14 to form a wiring (not shown).
【００２４】上記半導体装置では、配線溝１３が形成さ
れている配線間絶縁膜１２が受ける応力により変形を生
じる配線溝１３ａ、１３ｄは、応力を受けて変形した後
の配線溝の幅が応力による変形を考慮に入れない設計値
（ここでは０．２５μｍ）以上の溝幅に保たれるよう
に、予め配線溝１３ａ、１３ｄの溝幅を広げて形成され
ていることから、配線溝１３を形成した後に、バリアメ
タル層１４が形成されることにより、配線間絶縁膜１２
を変形させるような応力が働いても配線溝１３ａ、１３
ｄは設計値である０．２５μｍ以上の幅が保たれてい
る。それによって、応力による変形のために配線溝１３
のテーパ角φが増大して埋め込み特性が悪化する分が相
殺される。そして、溝幅ｂは最小線幅と同等もしくはそ
れ以上に形成されていることから、配線溝１３内に形成
される配線（図示せず）を流れる電流の許容電流値が保
証される。In the above-described semiconductor device, the wiring grooves 13a and 13d, which are deformed by the stress applied to the inter-wiring insulating film 12 in which the wiring groove 13 is formed, have the width of the wiring groove deformed by the stress due to the stress. Since the width of the wiring grooves 13a and 13d is previously widened so that the groove width is kept at a design value (0.25 μm in this case) or more that does not take into account deformation, the wiring groove 13 is formed. After that, the barrier metal layer 14 is formed, whereby the inter-wiring insulating film 12 is formed.
Wiring grooves 13a, 13
The width d is maintained at a design value of 0.25 μm or more. Thereby, the wiring groove 13 is deformed due to deformation due to stress.
Are offset by the fact that the taper angle φ increases and the embedding characteristics deteriorate. Since the groove width b is equal to or greater than the minimum line width, an allowable current value of a current flowing through a wiring (not shown) formed in the wiring groove 13 is guaranteed.
【００２５】次に、本発明の半導体装置の製造方法に係
わる実施の形態の一例を、図２の製造工程断面図によっ
て説明する。図２では、前記図１によって示した構成部
品と同様のものには同一符号を付与する。Next, an example of an embodiment relating to a method of manufacturing a semiconductor device according to the present invention will be described with reference to a manufacturing process sectional view of FIG. 2, the same components as those shown in FIG. 1 are denoted by the same reference numerals.
【００２６】図２の（１）に示すように、トランジス
タ、キャパシタ等の半導体素子や配線を形成した半導体
基板（例えばシリコン基板）（図示せず）上に有機絶縁
膜からなる層間絶縁膜１１を形成する。次いで、この層
間絶縁膜１１上に有機絶縁膜からなる配線間絶縁膜１２
を例えば０．５μｍ程度の厚さに形成する。この配線間
絶縁膜１２は、例えばキセロゲル膜で形成してもよい。
このように、配線間絶縁膜１２は有機絶縁膜もしくはキ
セロゲル膜で形成することから、その表面に強い応力を
有する膜、例えば窒化タンタル、タンタル、窒化チタ
ン、窒化タングステン等のバリアメタル層を形成した場
合には、そのバリアメタル層の有する応力によって変形
が生じる。As shown in FIG. 2A, an interlayer insulating film 11 made of an organic insulating film is formed on a semiconductor substrate (for example, a silicon substrate) (not shown) on which semiconductor elements such as transistors and capacitors and wiring are formed. Form. Next, on the interlayer insulating film 11, an inter-wiring insulating film 12 made of an organic insulating film is formed.
Is formed to a thickness of, for example, about 0.5 μm. The inter-wiring insulating film 12 may be formed of, for example, a xerogel film.
As described above, since the interwiring insulating film 12 is formed of an organic insulating film or a xerogel film, a film having a strong stress, for example, a barrier metal layer such as tantalum nitride, tantalum, titanium nitride, and tungsten nitride is formed. In this case, deformation occurs due to the stress of the barrier metal layer.
【００２７】上記有機絶縁膜としては、比誘電率が３．
０以下の樹脂として、例えば、環状フッ素樹脂・シロキ
サン共重合体、テフロン（ＰＴＦＥ）、ポリアリールエ
ーテル、フッ化ポリアリールエーテル（例えば、ＦＬＡ
ＲＥ：商品名）、アモルファステフロン（例えば、テフ
ロンＡＦ：商品名）、シクロポリマライズドフロリネー
テッドポリマー（例えばサイトップ：商品名）、フッ化
ポリイミド、ポリイミド、ＢＣＢ等の樹脂を用いること
が可能である。The organic insulating film has a relative dielectric constant of 3.
As the resin of 0 or less, for example, cyclic fluororesin / siloxane copolymer, Teflon (PTFE), polyarylether, fluorinated polyarylether (for example, FLA)
RE: trade name), amorphous Teflon (for example, Teflon AF: trade name), cyclopolymerized fluorinated polymer (for example, Cytop: trade name), and resins such as fluorinated polyimide, polyimide, and BCB can be used. It is.
【００２８】また、キセロゲル膜としては、シリコン酸
化物系のキセロゲル膜を用いることは可能である。例え
ば、ポーラスシリカ（例えばナノポーラスシリカ：商品
名）を用いることが可能である。As the xerogel film, a silicon oxide xerogel film can be used. For example, porous silica (for example, nanoporous silica: trade name) can be used.
【００２９】次いで上記配線間絶縁膜１２上に無機マス
ク（図示せず）を形成した後、エッチングにより配線間
絶縁膜１２に配線溝１３を形成する。一般に配線（配線
溝）のパターンには疎密が存在しており、広い領域にわ
たって配線（配線溝）が存在しない部分と、配線（配線
溝）が密に存在する部分とが、同一面内に存在する。一
例として、図面では、上記配線間絶縁膜１２に、配線溝
が密に存在する部分として、配線溝１３ａ、１３ｂ、１
３ｃ、…が等間隔に形成されて配線溝群１３Ｇを形成す
るとともに、広い領域にわたって配線溝が存在しない部
分として、配線群１３Ｇから最小配線溝幅の数倍ないし
十数倍程度離れた位置（例えば５μｍ程度離れた位置）
に配線溝１３ｄを形成する。上記配線溝群１３Ｇのうち
の配線溝１３ｂ、１３ｃ、…の幅は最小配線溝幅の例え
ば０．２５μｍに形成する。また配線溝の存在が疎な領
域に隣接するような上記配線溝群１３Ｇの端部に位置す
る配線溝１３ａの幅は０．３０μｍに形成する。なお、
ここでは、図示されている配線溝１３ａについて説明
し、配線群１３Ｇの他方の端部の配線溝については説明
を省略する。また配線溝の存在が疎な領域となる配線溝
１３ｄの幅は０．３５μｍに形成する。Next, after forming an inorganic mask (not shown) on the inter-wiring insulating film 12, a wiring groove 13 is formed in the inter-wiring insulating film 12 by etching. Generally, wiring (wiring groove) patterns are dense and dense, and a part where wiring (wiring groove) does not exist over a wide area and a part where wiring (wiring groove) exists densely exist in the same plane. I do. As an example, in the drawing, the wiring grooves 13 a, 13 b, 1
3c are formed at equal intervals to form the wiring groove group 13G, and are located at a position where the wiring groove does not exist over a wide area by several to ten and several times the minimum wiring groove width from the wiring group 13G ( (For example, a position about 5 μm apart)
Then, a wiring groove 13d is formed. The width of the wiring grooves 13b, 13c,... Of the wiring groove group 13G is formed to a minimum wiring groove width of, for example, 0.25 μm. The width of the wiring groove 13a located at the end of the wiring groove group 13G adjacent to the region where the wiring groove is sparse is formed to be 0.30 μm. In addition,
Here, the illustrated wiring groove 13a will be described, and the description of the wiring groove at the other end of the wiring group 13G will be omitted. Further, the width of the wiring groove 13d, which is a region where the existence of the wiring groove is sparse, is formed to 0.35 μm.
【００３０】このように、応力を受けて変形を生じる配
線間絶縁膜１２に配線溝１３を形成する際に、配線間絶
縁膜１２に配線溝１３を形成した後にその配線溝１３の
幅が応力による変形を考慮に入れない設計値（ここでは
最小配線溝幅の０．２５μｍ）以上の幅に保たれるよう
に、予め配線溝１３の幅を広げて形成する。その理由を
以下に説明する。配線溝１３ａは、この配線溝１３ａの
図面左側の配線間絶縁膜１２が応力の影響を受けて変形
するため、その変形量を相殺するために最小線幅より
０．０５μｍだけ広い幅に形成する。一方、配線溝１３
ｄは、この配線溝１３ｄの図面両側の配線間絶縁膜１２
が応力の影響を受けて変形するため、その変形量を相殺
するために配線溝１３ａよりもさらに広く最小線幅より
０．１０μｍだけ広い幅に形成する。As described above, when the wiring groove 13 is formed in the inter-wiring insulating film 12 which is deformed by receiving a stress, the width of the wiring groove 13 is reduced after the formation of the wiring groove 13 in the inter-wiring insulating film 12. The width of the wiring groove 13 is widened in advance so as to keep the width at or above the design value (in this case, the minimum wiring groove width of 0.25 μm) that does not take into account the deformation due to. The reason will be described below. Since the inter-wiring insulating film 12 on the left side of the drawing of the wiring groove 13a is deformed under the influence of the stress, the wiring groove 13a is formed to have a width wider than the minimum line width by 0.05 μm in order to offset the amount of deformation. . On the other hand, the wiring groove 13
d is the inter-wiring insulating film 12 on both sides of the wiring groove 13d in the drawing.
Is deformed under the influence of stress, and is formed to be wider than the wiring groove 13a and wider by 0.10 μm than the minimum line width in order to cancel the deformation amount.
【００３１】また、本実施の形態では、配線溝１３を形
成する際に、配線溝１３の断面形状が溝底部より溝開口
部に向かって広がるように、側壁が順テーパの８０°〜
８９°程度、この実施の形態では例えば８５°程度とな
るように、次のエッチング条件で配線間絶縁膜１２の溝
加工を行った。Further, in the present embodiment, when forming the wiring groove 13, the side wall has a forward taper of 80 ° -80 ° so that the cross-sectional shape of the wiring groove 13 increases from the groove bottom toward the groove opening.
The groove of the inter-wiring insulating film 12 was formed under the following etching conditions so as to be about 89 °, for example, about 85 ° in this embodiment.
【００３２】上記エッチングでは、エッチング装置にマ
イクロ波励起の高密度プラズマエッチング装置を用い、
エッチングガスに、窒素（Ｎ2 ）（例えば供給流量が１
００ｓｃｃｍ）と水素（Ｈ2 ）（例えば供給流量が２０
ｓｃｃｍ）とを用い、エッチング雰囲気の圧力を１Ｐ
ａ、ソースパワーを５００Ｗ、バイアスパワーを３００
Ｗに設定して行った。In the above-described etching, a microwave-excited high-density plasma etching apparatus is used as an etching apparatus.
Nitrogen (N 2 ) (for example, when the supply flow rate is 1
00 sccm) and hydrogen (H 2 ) (for example, when the supply flow rate is 20 sccm).
sccm) and the pressure of the etching atmosphere is 1P
a, source power 500 W, bias power 300
W was set.
【００３３】次いで、図２に（２）に示すように、スパ
ッタリングにより、各配線溝１３の内面および配線間絶
縁膜１２の表面に例えば窒化タンタルを５０ｎｍの厚さ
に成膜してバリアメタル層１４を形成する。この時点
で、配線溝の無い広い領域に隣接する配線溝１３ａ、１
３ｄは変形を起こして、バリアメタル層１４を成膜する
前と比較して、溝幅が減少し、ほぼ最小配線溝幅と同等
になった。また、応力による変形の結果、配線溝の側壁
のテーパ角は増加し、ほぼ９０°になった。一方、配線
パターンが密な部分の配線溝１３ｂ、１３ｃ、…は、ほ
とんど変形しなかった。上記バリアメタル層１４には、
窒化タンタルの他に、タンタル、窒化チタン、窒化タン
グステン等を用いることも可能である。Next, as shown in FIG. 2 (2), for example, tantalum nitride is formed to a thickness of 50 nm on the inner surface of each wiring groove 13 and the surface of the inter-wiring insulating film 12 by sputtering to form a barrier metal layer. 14 is formed. At this point, the wiring grooves 13a, 1a,
3d was deformed, the groove width was reduced as compared to before the barrier metal layer 14 was formed, and was almost equal to the minimum wiring groove width. Further, as a result of the deformation due to the stress, the taper angle of the side wall of the wiring groove was increased to about 90 °. On the other hand, the wiring grooves 13b, 13c,. The barrier metal layer 14 includes
In addition to tantalum nitride, tantalum, titanium nitride, tungsten nitride, or the like can be used.
【００３４】次いで、図２の（３）に示すように、スパ
ッタリングによって、各配線溝１３の内面および配線間
絶縁膜１２の表面に電解メッキのシード層として銅膜
（図示せず）を成膜する。さらに電解メッキ法により、
配線溝１３内に銅を析出させて、銅を埋め込んだ。その
際、銅は配線間絶縁膜１２上にも析出し、銅メッキ層１
５が形成される。Then, as shown in FIG. 2C, a copper film (not shown) is formed as a seed layer for electrolytic plating on the inner surface of each wiring groove 13 and the surface of the inter-wiring insulating film 12 by sputtering. I do. Furthermore, by the electrolytic plating method,
Copper was deposited in the wiring groove 13 and embedded therein. At this time, copper is also deposited on the inter-wiring insulating film 12 and the copper plating layer 1 is formed.
5 are formed.
【００３５】その後、化学的機械研磨（以下ＣＭＰとい
う、ＣＭＰはChemical MechanicalPolishing の略）に
より配線間絶縁膜１２上の余分な銅メッキ層１５やバリ
アメタル層１４を除去するとともに表面を平坦化して、
図２の（４）に示すように、配線溝１３に埋め込んだバ
リアメタル層１４を介して銅メッキ層１５により銅配線
１６およびプラグ（図示せず）を同時に形成する。その
結果、変形が生じた配線溝１３ａ、１３ｄにもボイドな
どの不良が発生せず、信頼性の高い配線を形成すること
ができる。After that, the excess copper plating layer 15 and the barrier metal layer 14 on the inter-wiring insulating film 12 are removed by chemical mechanical polishing (hereinafter referred to as CMP, which stands for Chemical Mechanical Polishing), and the surface is flattened.
As shown in FIG. 2D, a copper wiring 16 and a plug (not shown) are simultaneously formed by the copper plating layer 15 via the barrier metal layer 14 buried in the wiring groove 13. As a result, defects such as voids do not occur in the deformed wiring grooves 13a and 13d, and a highly reliable wiring can be formed.
【００３６】上記半導体装置の製造方法では、配線溝１
３のうち応力により変形を生じる配線溝１３ａ、１３ｄ
は、応力を受けて変形した後の配線溝の幅が応力による
変形を考慮に入れない設計値（０．２５μｍ）以上の幅
に保たれるように、予め配線溝の幅を配線溝１３ａは
０．３０μｍに、配線溝１３ｄは０．３５μｍに広げて
形成することから、配線溝１３を形成した後に配線間絶
縁膜１２を変形させるような応力がかかっても各配線溝
１３は設計値の０．２５μｍ以上の幅に保たれた状態に
なる。それによって、応力による変形のために配線溝１
３のテーパ角が増大して埋め込み特性が悪化する分が相
殺される。そして、各配線溝１３は最小配線溝幅と同等
もしくはそれ以上に形成されることから、その後に配線
溝１３に形成した配線１５を流れる電流の許容電流値は
保証されることになる。In the method of manufacturing a semiconductor device, the wiring groove 1
3, wiring grooves 13a and 13d that are deformed by stress
In order to keep the width of the wiring groove after being deformed under stress at a design value (0.25 μm) or more that does not take into account the deformation due to the stress, the width of the wiring groove 13a is set in advance. Since the wiring groove 13d is formed so as to expand to 0.30 μm and the wiring groove 13d is formed to expand to 0.35 μm, even if a stress that deforms the inter-wiring insulating film 12 is applied after the wiring groove 13 is formed, each wiring groove 13 has a design value. The state is maintained at a width of 0.25 μm or more. Thereby, the wiring groove 1 is deformed due to stress.
The increase in the taper angle of No. 3 and the deterioration of the embedding characteristics are offset. Since each wiring groove 13 is formed to be equal to or larger than the minimum wiring groove width, the allowable current value of the current flowing through the wiring 15 formed in the wiring groove 13 thereafter is guaranteed.
【００３７】なお、配線溝１３を広く形成する方法とし
ては、例えば設計段階で、応力による変形を生じるよう
な配線溝を予め幅広く設計しておく方法と、配線溝１３
をパターニングする際に、応力による変形が生じる配線
溝についてその溝幅が縮小する量を見込んで、予め広く
パターニングして形成する方法とがある。As a method of forming the wiring groove 13 widely, for example, in the design stage, a method of designing a wiring groove to be wide in advance so as to cause deformation due to stress, and a method of forming the wiring groove 13
When patterning a wiring groove, there is a method in which a wiring groove that is deformed due to stress is formed by patterning it in advance widely in anticipation of an amount by which the groove width is reduced.
【００３８】次に、配線溝に変形が表れる場合の例を以
下に、図３とともに説明する。図３の（１）は、配線間
絶縁膜１２の配線溝のない領域の寸法をａとし、配線溝
のない領域が両側にある配線溝１３ｄの溝幅をｂとして
示してある。図３の（２）は、配線溝１３の内面および
配線間絶縁膜１２上にバリアメタル層（図示せず）を形
成した後の配線溝１３（１３ｄ）の状態を示したもので
あり、その配線溝１３ｄの幅を実際のできあがり後の溝
幅ｂ’として示している。Next, an example in which the wiring groove is deformed will be described with reference to FIG. In FIG. 3A, the dimension of the region of the inter-wiring insulating film 12 where there is no wiring groove is denoted by a, and the groove width of the wiring groove 13d having the region without the wiring groove on both sides is denoted by b. FIG. 3B shows the state of the wiring groove 13 (13d) after forming a barrier metal layer (not shown) on the inner surface of the wiring groove 13 and on the inter-wiring insulating film 12. The width of the wiring groove 13d is shown as an actually completed groove width b '.
【００３９】配線間絶縁膜１２は、下層が３３０ｎｍ
の厚さのフッ化ポリアリルエーテル系樹脂〔例えばＦＬ
ＡＲＥ（商品名）〕で形成され、上層が１００ｎｍの厚
さのシリコン酸化膜で形成されている。バリアメタル層
は、３０ｎｍの厚さの窒化タンタル（応力値が４．０Ｇ
Ｐａ）膜で形成されている。また配線溝のない領域の寸
法ａ＝５μｍとした。そして表１に示すように、各配線
溝を「設計時の溝幅ｂ」で形成し、バリアメタル層を形
成した後の「実際のできあがり後の溝幅ｂ’」を測定
し、各配線溝に対する銅の「埋め込み」の可否を調べ
た。以下、これを標準条件とした。その結果、実際ので
きあがり後の配線幅ｂ’が０．２５μｍ以上の時に銅メ
ッキ層の埋め込みが良好な結果となった。The interlayer insulating film 12 has a lower layer of 330 nm.
Fluorinated polyallyl ether resin [eg FL
ARE (trade name)], and the upper layer is formed of a silicon oxide film having a thickness of 100 nm. The barrier metal layer is a 30 nm thick tantalum nitride (having a stress value of 4.0 G).
Pa) A film is formed. The dimension a of the region having no wiring groove was set to 5 μm. Then, as shown in Table 1, each wiring groove was formed with “groove width b at the time of design”, and “actually completed groove width b ′” after forming the barrier metal layer was measured. The possibility of “embedding” of copper with respect to was investigated. Hereinafter, these were set as standard conditions. As a result, when the wiring width b ′ after the actual completion was 0.25 μm or more, the embedding of the copper plating layer was good.
【００４０】[0040]
【表１】 [Table 1]
【００４１】配線間絶縁膜１２は、３３０ｎｍの厚さ
のフッ化ポリアリルエーテル系樹脂〔例えばＦＬＡＲＥ
（商品名）〕で形成されている。バリアメタルは、３０
ｎｍの厚さの窒化タンタル（応力値が４．０ＧＰａ）膜
で形成されている。また配線溝のない領域の寸法ａ＝５
μｍとした。そして表２に示すように、各配線溝を「設
計時の溝幅ｂ」で形成し、バリアメタル層を形成した後
の「実際のできあがり後の溝幅ｂ’」を測定し、各配線
溝に対する銅の「埋め込み」の可否を調べた。The inter-wiring insulating film 12 is made of a fluorinated polyallyl ether-based resin (for example, FLARE) having a thickness of 330 nm.
(Trade name)]. The barrier metal is 30
It is formed of a tantalum nitride film (having a stress value of 4.0 GPa) having a thickness of nm. Also, the dimension a = 5 of the region without the wiring groove
μm. Then, as shown in Table 2, each wiring groove was formed with the “groove width b at the time of design”, and the “actually completed groove width b ′” after the formation of the barrier metal layer was measured. The possibility of “embedding” of copper with respect to was investigated.
【００４２】[0042]
【表２】 [Table 2]
【００４３】その結果、表１の結果と比較して、配線間
絶縁膜１２が有機膜のみからなる場合、変形量が増加し
た。As a result, as compared with the results shown in Table 1, when the inter-wiring insulating film 12 was made of only an organic film, the amount of deformation increased.
【００４４】配線間絶縁膜１２は、下層が５００ｎｍ
の厚さのフッ化ポリアリルエーテル系樹脂〔例えばＦＬ
ＡＲＥ（商品名）〕で形成され、上層が１００ｎｍの厚
さのシリコン酸化膜で形成されている。バリアメタル
は、３０ｎｍの厚さの窒化タンタル（応力値が４．０Ｇ
Ｐａ）膜で形成されている。また配線溝のない領域の寸
法ａ＝５μｍとした。そして表３に示すように、各配線
溝を「設計時の溝幅ｂ」で形成し、バリアメタル層を形
成した後の「実際のできあがり後の溝幅ｂ’」を測定
し、各配線溝に対する銅の「埋め込み」の可否を調べ
た。The lower layer of the inter-wiring insulating film 12 is 500 nm.
Fluorinated polyallyl ether resin [eg FL
ARE (trade name)], and the upper layer is formed of a silicon oxide film having a thickness of 100 nm. The barrier metal is tantalum nitride having a thickness of 30 nm (having a stress value of 4.0 G).
Pa) A film is formed. The dimension a of the region having no wiring groove was set to 5 μm. Then, as shown in Table 3, each wiring groove was formed with “groove width b at the time of design”, and “actually completed groove width b ′” after forming the barrier metal layer was measured. The possibility of “embedding” of copper with respect to was investigated.
【００４５】[0045]
【表３】 [Table 3]
【００４６】その結果、表１の結果と比較して、配線間
絶縁膜１２の有機膜の厚さを増すことで、変形量が増加
したが、シリコン酸化膜が形成されていることにより、
表２の結果より変形量が抑制された。As a result, as compared with the results in Table 1, the amount of deformation was increased by increasing the thickness of the organic film of the interwiring insulating film 12, but the amount of deformation was increased by the formation of the silicon oxide film.
From the results in Table 2, the amount of deformation was suppressed.
【００４７】配線間絶縁膜１２は、下層が３３０ｎｍ
の厚さのフッ化ポリアリルエーテル系樹脂〔例えばＦＬ
ＡＲＥ（商品名）〕で形成され、上層が１００ｎｍの厚
さのシリコン酸化膜で形成されている。また、バリアメ
タルは、スパッタ時のチャンバ内圧力を増加させること
でその応力値は減少する傾向があることを利用して、ス
パッタリング条件をバリアメタルの応力値が減少するよ
うに変更し、３０ｎｍの厚さの窒化タンタル（応力値が
３．０ＧＰａ）膜で形成されている。また配線溝のない
領域の寸法ａ＝５μｍとした。そして表４に示すよう
に、各配線溝を「設計時の溝幅ｂ」で形成し、バリアメ
タル層を形成した後の「実際のできあがり後の溝幅
ｂ’」を測定し、各配線溝に対する銅の「埋め込み」の
可否を調べた。The inter-layer insulating film 12 has a lower layer of 330 nm.
Fluorinated polyallyl ether resin [eg FL
ARE (trade name)], and the upper layer is formed of a silicon oxide film having a thickness of 100 nm. In addition, the barrier metal is changed in the sputtering condition so that the stress value of the barrier metal is reduced by utilizing the fact that the stress value tends to decrease by increasing the pressure in the chamber at the time of sputtering. It is formed of a tantalum nitride film (having a stress value of 3.0 GPa) having a thickness. The dimension a of the region having no wiring groove was set to 5 μm. Then, as shown in Table 4, each wiring groove was formed with “groove width b at the time of design”, and “actually completed groove width b ′” after forming the barrier metal layer was measured. The possibility of “embedding” of copper with respect to was investigated.
【００４８】[0048]
【表４】 [Table 4]
【００４９】その結果、表１の結果と比較して、バリア
メタルのスパッタリング条件を変更することでバリアメ
タルの応力値を低減させたところ、配線間絶縁膜１２の
変形量が減少した。As a result, as compared with the results in Table 1, when the stress value of the barrier metal was reduced by changing the sputtering conditions of the barrier metal, the amount of deformation of the inter-wiring insulating film 12 was reduced.
【００５０】配線間絶縁膜１２は、下層が３３０ｎｍ
の厚さのフッ化ポリアリルエーテル系樹脂〔例えばＦＬ
ＡＲＥ（商品名）〕で形成され、上層が１００ｎｍの厚
さのシリコン酸化膜で形成されている。バリアメタル
は、３０ｎｍの厚さの窒化タンタル（応力値が４．０Ｇ
Ｐａ）膜で形成されている。また配線溝のない領域の寸
法ａ＝０．５μｍとした。そして表５に示すように、各
配線溝を「設計時の溝幅ｂ」で形成し、バリアメタル層
を形成した後の「実際のできあがり後の溝幅ｂ’」を測
定し、各配線溝に対する銅の「埋め込み」の可否を調べ
た。The lower layer of the inter-wiring insulating film 12 is 330 nm.
Fluorinated polyallyl ether resin [eg FL
ARE (trade name)], and the upper layer is formed of a silicon oxide film having a thickness of 100 nm. The barrier metal is tantalum nitride having a thickness of 30 nm (having a stress value of 4.0 G).
Pa) A film is formed. The dimension a of the region having no wiring groove was set to 0.5 μm. Then, as shown in Table 5, each wiring groove was formed with “groove width b at the time of design”, and “actually completed groove width b ′” after forming the barrier metal layer was measured. The possibility of “embedding” of copper with respect to was investigated.
【００５１】[0051]
【表５】 [Table 5]
【００５２】その結果、表１の結果と比較して、配線溝
の無い領域が小さい場合、配線間絶縁膜は変形しない
か、もしくはその変形量が軽減された。As a result, as compared with the results in Table 1, when the area without the wiring groove was small, the inter-wiring insulating film was not deformed or the amount of deformation was reduced.
【００５３】配線間絶縁膜１２は、下層が３３０ｎｍ
の厚さのフッ化ポリアリルエーテル系樹脂〔例えばＦＬ
ＡＲＥ（商品名）〕で形成され、上層が１００ｎｍの厚
さのシリコン酸化膜で形成されている。バリアメタル
は、３０ｎｍの厚さの窒化タンタル（応力値が４．０Ｇ
Ｐａ）膜で形成されている。また配線溝のない領域の寸
法ａ＝５０μｍとした。そして表６に示すように、各配
線溝を「設計時の溝幅ｂ」で形成し、バリアメタル層を
形成した後の「実際のできあがり後の溝幅ｂ’」を測定
し、各配線溝に対する銅の「埋め込み」の可否を調べ
た。The lower layer of the inter-wiring insulating film 12 is 330 nm.
Fluorinated polyallyl ether resin [eg FL
ARE (trade name)], and the upper layer is formed of a silicon oxide film having a thickness of 100 nm. The barrier metal is tantalum nitride having a thickness of 30 nm (having a stress value of 4.0 G).
Pa) A film is formed. The dimension a of the region having no wiring groove was set to 50 μm. Then, as shown in Table 6, each wiring groove was formed with “groove width b at the time of design”, and “actually completed groove width b ′” after forming the barrier metal layer was measured. The possibility of “embedding” of copper with respect to was investigated.
【００５４】[0054]
【表６】 [Table 6]
【００５５】その結果、表１の結果と比較して、配線溝
の無い領域が大きい場合、配線間絶縁膜１２の変形量は
増大した。As a result, as compared with the results in Table 1, when the area without the wiring groove was large, the amount of deformation of the inter-wiring insulating film 12 was increased.
【００５６】配線間絶縁膜１２は、下層が３００ｎｍ
の厚さのポーラスシリカ〔例えばナノグラス（商品
名）〕で形成され、上層が１００ｎｍの厚さのシリコン
酸化膜で形成されている。バリアメタルは、３０ｎｍの
厚さの窒化タンタル（応力値が４．０ＧＰａ）膜で形成
されている。また配線溝のない領域の寸法ａ＝５μｍと
した。そして表７に示すように、各配線溝を「設計時の
溝幅ｂ」で形成し、バリアメタル層を形成した後の「実
際のできあがり後の溝幅ｂ’」を測定し、各配線溝に対
する銅の「埋め込み」の可否を調べた。The lower layer of the inter-wiring insulating film 12 has a thickness of 300 nm.
, And an upper layer formed of a silicon oxide film having a thickness of 100 nm. The barrier metal is formed of a 30-nm-thick tantalum nitride (stress value of 4.0 GPa) film. The dimension a of the region having no wiring groove was set to 5 μm. Then, as shown in Table 7, each wiring groove was formed with “groove width b at the time of design”, and “actually completed groove width b ′” after forming the barrier metal layer was measured. The possibility of “embedding” of copper with respect to was investigated.
【００５７】[0057]
【表７】 [Table 7]
【００５８】その結果、表１の結果と比較して、配線間
絶縁膜１２にポーラスシリカを用いた場合には変形量が
大きくなることがわかった。As a result, it was found that the amount of deformation was larger when porous silica was used for the inter-wiring insulating film 12 as compared with the results shown in Table 1.
【００５９】[0059]
【発明の効果】以上、説明したように本発明の半導体装
置によれば、配線溝が形成されている絶縁膜が受ける応
力により変形を生じる配線溝は、応力を受けて変形した
後の配線溝の幅が応力による変形を考慮に入れない設計
値以上の幅に保たれるように、予め配線溝の幅を広げて
いるので、絶縁膜が機械液強度の低いものであっても、
配線溝は設計値以上の幅に保たれる。よって、配線溝に
形成される配線が信頼性の高いものとなる。As described above, according to the semiconductor device of the present invention, the wiring groove that is deformed by the stress applied to the insulating film in which the wiring groove is formed is the wiring groove that is deformed by the stress. Since the width of the wiring groove is widened in advance so that the width of the wiring groove is kept at a width not less than a design value that does not take into account deformation due to stress, even if the insulating film has a low mechanical fluid strength,
The width of the wiring groove is kept at a value larger than the designed value. Therefore, the wiring formed in the wiring groove has high reliability.
【００６０】本発明の半導体装置の製造方法によれば、
配線溝のうち前記応力により変形を生じる配線溝は、応
力を受けて変形した後の配線溝の幅が応力による変形を
考慮に入れない設計値以上の幅に保たれるように、予め
配線溝の幅を広げて形成するので、機械液強度の低い絶
縁膜に溝配線を形成する場合であっても、配線溝は設計
値以上の幅に保たれた状態に形成することができる。よ
って、信頼性の高い配線を歩留り良く形成することがで
きる。According to the method of manufacturing a semiconductor device of the present invention,
Among the wiring grooves, the wiring grooves that are deformed by the stress are previously formed in such a manner that the width of the wiring groove after being deformed by the stress is maintained at a width equal to or larger than a design value that does not take into account deformation due to the stress. Therefore, even when the groove wiring is formed in an insulating film having low mechanical fluid strength, the wiring groove can be formed in a state where the width is maintained at a width equal to or larger than a design value. Therefore, highly reliable wiring can be formed with high yield.
【図１】本発明の半導体装置に係わる実施の形態の一例
を示す概略構成断面図である。FIG. 1 is a schematic sectional view showing an example of an embodiment of a semiconductor device according to the present invention.
【図２】本発明の半導体装置に製造方法に係わる実施の
形態の一例を示す製造工程断面図である。FIG. 2 is a manufacturing process sectional view showing an example of an embodiment of a method for manufacturing a semiconductor device of the present invention.
【図３】配線溝が変形する事例を示す概略構成断面図で
ある。FIG. 3 is a schematic sectional view showing a case where a wiring groove is deformed.
【図４】従来の技術を示す概略構成断面図である。FIG. 4 is a schematic cross-sectional view showing a conventional technique.
【図５】課題を示す概略構成断面図である。FIG. 5 is a schematic configuration sectional view showing a problem.
１２…配線間絶縁膜、１３…配線溝 12: inter-wiring insulating film, 13: wiring groove
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田口 充 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5F033 HH11 HH21 HH32 MM01 NN32 PP15 PP27 QQ12 QQ37 QQ48 RR21 SS21 UU01 XX19 5F045 AA19 AB39 AB40 AF03 CB05 CB10 DC51 GH09 HA13 ────────────────────────────────────────────────── ─── Continuation of the front page (72) Inventor Mitsuru Taguchi 6-35 Kita Shinagawa, Shinagawa-ku, Tokyo Sony Corporation F-term (reference) 5F033 HH11 HH21 HH32 MM01 NN32 PP15 PP27 QQ12 QQ37 QQ48 RR21 SS21 UU01 XX19 5F045 AA19 AB39 AB40 AF03 CB05 CB10 DC51 GH09 HA13
Claims (6)
された配線溝を備えた半導体装置において、 前記配線溝のうち前記応力により変形を生じる配線溝
は、前記応力を受けて変形した後の配線溝の幅が前記応
力による変形を考慮に入れない設計値以上の幅に保たれ
るように、予め配線溝の幅を広げて形成されていること
を特徴とする半導体装置。1. A semiconductor device having a wiring groove formed in an insulating film which is deformed by receiving a stress, wherein a wiring groove of the wiring groove which is deformed by the stress is deformed after receiving the stress. The semiconductor device is characterized in that the width of the wiring groove is increased in advance so that the width of the wiring groove is maintained at a width not less than a design value that does not take into account the deformation due to the stress.
口部に向かって広がるように形成されていることを特徴
とする請求項１記載の半導体装置。2. The semiconductor device according to claim 1, wherein the cross-sectional shape of the wiring groove is formed so as to expand from the groove bottom toward the groove opening.
ロゲル膜からなることを特徴とする請求項１記載の半導
体装置。3. The semiconductor device according to claim 1, wherein said insulating film comprises an organic insulating film or a xerogel film.
溝を形成する際に、 前記配線溝のうち前記応力により変形を生じる配線溝
は、前記応力を受けて変形した後の配線溝の幅が前記応
力による変形を考慮に入れない設計値以上の幅に保たれ
るように、予め配線溝の幅を広げて形成するを備えたこ
とを特徴とする半導体装置の製造方法。4. When a wiring groove is formed in an insulating film which is deformed by receiving a stress, a wiring groove which is deformed by the stress among the wiring grooves is a wiring groove which is deformed by receiving the stress. A method of manufacturing a semiconductor device, comprising: widening the width of a wiring groove in advance so that the width is maintained at a width not less than a design value that does not take into account the deformation due to the stress.
口部に向かって広がるように形成することを特徴とする
請求項４記載の半導体装置の製造方法。5. The method of manufacturing a semiconductor device according to claim 4, wherein the cross-sectional shape of the wiring groove is formed so as to widen from the groove bottom toward the groove opening.
ゲル膜で形成することを特徴とする請求項４記載の半導
体装置の製造方法。6. The method according to claim 4, wherein the insulating film is formed of an organic insulating film or a xerogel film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21150099A JP2001044198A (en) | 1999-07-27 | 1999-07-27 | Semiconductor device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21150099A JP2001044198A (en) | 1999-07-27 | 1999-07-27 | Semiconductor device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001044198A true JP2001044198A (en) | 2001-02-16 |
Family
ID=16606979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21150099A Pending JP2001044198A (en) | 1999-07-27 | 1999-07-27 | Semiconductor device and manufacture thereof |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001044198A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024143210A1 (en) * | 2022-12-28 | 2024-07-04 | 富士フイルム株式会社 | Member, method for manufacturing member, photosensitive resin composition, and semiconductor member |
| WO2024143211A1 (en) * | 2022-12-28 | 2024-07-04 | 富士フイルム株式会社 | Member, method for manufacturing member, photosensitive resin composition, and semiconductor member |
-
1999
- 1999-07-27 JP JP21150099A patent/JP2001044198A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024143210A1 (en) * | 2022-12-28 | 2024-07-04 | 富士フイルム株式会社 | Member, method for manufacturing member, photosensitive resin composition, and semiconductor member |
| WO2024143211A1 (en) * | 2022-12-28 | 2024-07-04 | 富士フイルム株式会社 | Member, method for manufacturing member, photosensitive resin composition, and semiconductor member |
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