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JP2001024190A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

Info

Publication number
JP2001024190A
JP2001024190A JP11194178A JP19417899A JP2001024190A JP 2001024190 A JP2001024190 A JP 2001024190A JP 11194178 A JP11194178 A JP 11194178A JP 19417899 A JP19417899 A JP 19417899A JP 2001024190 A JP2001024190 A JP 2001024190A
Authority
JP
Japan
Prior art keywords
forming
diffusion layer
groove
film
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP11194178A
Other languages
English (en)
Inventor
Kazutoshi Shiba
和利 柴
Yoshihiro Hayashi
喜宏 林
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP11194178A priority Critical patent/JP2001024190A/ja
Publication of JP2001024190A publication Critical patent/JP2001024190A/ja
Pending legal-status Critical Current

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Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】 メタルゲートを有し、高速動作が可能である
と共に信頼性が高く、製造工程数を削減した半導体装置
及びその製造方法を提供する。 【解決手段】 ｐ型の半導体基板１表面に素子分離層２
及びｎ+拡散層５を形成し、その上に層間絶縁膜７を堆
積する。次に、素子分離層２に挟まれた素子領域のゲー
トとなる位置のｎ+拡散層５を分断するようにｎ+拡散層
５にゲート溝２０を形成した後、ゲート絶縁膜８を形成
する。その上面に金属膜１５を堆積することによってゲ
ート溝２０内に金属膜１５が埋め込まれたメタルゲート
電極９が形成される。その後、コンタクト孔２２を形成
し、コンタクト孔２２にプラグ金属１３を埋め込み、こ
のプラグ金属１３と接続する配線層１４を形成する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、金属−酸化膜−半
導体の電界効果型半導体装置（Metal Oxide Semiconduc
tor field effect transistor(ＭＯＳＦＥＴ)）とその
製造方法に関し、特に、製造工程の簡略化を図ったメタ
ルゲートを有する半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】近時、集積回路に使用されるＭＯＳＦＥ
Ｔは、高集積化と共に微細化されてゲート長が短くなっ
ており、ゲート長は０.１μｍに達しようとしている。
【０００３】従来、ゲート電極にはポリシリコンが使用
されている。ゲート電極は、低抵抗化のためシリサイド
化が行われるが、ゲート長が短くなるに従い低抵抗層を
形成することが難しくなる。
【０００４】また、ｐ型ＭＯＳＦＥＴにおいては、抵抗
を下げるためにゲート電極であるポリシリコンへＢ又は
Ｐ等を高濃度にイオン注入し、注入したイオンを活性化
するが、ゲート酸化膜が薄くなるに従い、基板へのイオ
ンの突き抜けが起こる。これを防ぐためにゲート電極と
ゲート酸化膜界面近傍のＢ又はＰ等のイオン濃度を低く
した場合は、ゲート電極の空乏化が問題となる。
【０００５】上述のようなゲート電極で問題となる課題
を解決するため、ポリシリコンの代わりにタングステン
等のメタル電極を使用することが提案されている（A. J
hatterjee,et.al.,1998年国際電子デバイス会議：1998
International Electroｎ Devices Meeting、テクニカ
ルダイジェスト ｐ.777−780）（従来例１）。
【０００６】図１６及び図１７は、メタルゲートを使用
した半導体装置の製造方法を工程順に示す断面図であ
る。この半導体装置では、メタルゲートを形成するだけ
でなくメタルゲート絶縁膜を形成した後に高温工程がな
いため、高温工程で劣化する高誘電率膜をゲート絶縁膜
に使うことができる。図１６（ａ）に示すように、ｐ型
のシリコン基板１表面に、ＳＴＩ（shallow trench iso
lation）等によって形成された素子分離のための素子分
離層２が形成されている。素子分離層２に挟まれた素子
領域内のシリコン基板１表面にはソース・ドレイン領域
となる伸張領域を有するｎ+拡散層５が形成されてい
る。このｎ+拡散層５の伸張領域の間の、ｎ+拡散層５が
形成されていないシリコン基板１の表面上にはＳｉＯ2
膜であるゲート酸化膜３が形成されており、その上には
ダミーゲート４が形成されている。ゲート酸化膜３及び
ダミーゲート４の側面には、Ｓｉ3Ｎ4から形成される側
壁絶縁膜６が形成されており、このようなシリコン基板
１上全面に層間絶縁膜７が体積されている。なお、ダミ
ーゲート４は、層間絶縁膜７（例えばＳｉＯ2膜）に対
して選択的に除去できるポリシリコン等から形成されて
いる。この構造は、従来のＭＯＳＦＥＴ形成法で形成す
る。
【０００７】次に、図１６（ｂ）に示すように、ＣＭＰ
（chemical mechanical polishing）によってシリコン
基板１上全面を平坦化し、ダミーゲート４の表面を露出
させる。
【０００８】更に、図１６（ｃ）に示すように、露出し
たダミーゲート４を選択的に除去し、ダミーゲート４が
形成されていたゲート溝２０において側壁絶縁膜６及び
ゲート酸化膜３の表面を露出させる。この後、ＳｉＯ2
膜等から形成されるゲート酸化膜３を例えば希釈したフ
ッ酸溶液等でエッチング除去する。Ｓｉ3Ｎ4を側壁絶縁
膜６に使用するのは、ゲート酸化膜３であるＳｉＯ2膜
の除去の際、側壁絶縁膜６の後退を防ぐためである。
【０００９】次に、図１７（ａ）に示すように、ゲート
絶縁膜８を形成する。ゲート絶縁膜８としては、例え
ば、ＳｉＯ2膜を熱酸化により形成するか又は高誘電率
膜であるＴａ2Ｏ5膜等を堆積する方法がある。次にゲー
ト電極として、例えばＷ膜等の金属膜１５を全面に堆積
する。
【００１０】最後に、図１７（ｂ）に示すように、全面
をＣＭＰにより平坦化することによってゲート溝２０に
メタルゲート電極９を形成する。
【００１１】また、低抵抗層として拡散層上にシリサイ
ド層を形成するＭＯＳ構造の半導体装置がある。このよ
うな装置においては拡散層の膜厚が薄くなると接合リー
クが増大するため、拡散層の膜厚の薄膜化には限界があ
り、拡散層は極薄の伸張領域と比較的厚いシリサイド形
成領域の２つの領域を形成するため、通常２段階のイオ
ン注入で形成する。この拡散層の膜厚を厚くする方法と
しては、拡散層のせり上げを使用する方法がある。図１
８（ａ）及び（ｂ）は、従来の拡散層のせり上げを使用
してシリサイド層を形成する半導体装置の構成を示す断
面図である（従来例２）。
【００１２】図１８（ａ）に示すように、ｐ型のシリコ
ン基板１表面には素子分離層２に挟まれた素子領域内の
ソース・ドレイン領域を構成するｎ+拡散層５が選択的
にに形成されており、ｎ+拡散層５の間に形成されたチ
ャネル領域のシリコン基板１上にはＳｉＯ2膜であるゲ
ート酸化膜３を介してダミーゲート４が形成されてお
り、ゲート酸化膜３及びダミーゲート４の側壁には側壁
絶縁膜６が形成されている。拡散層を厚くするために
は、この側壁絶縁膜６を形成した後、ｎ+拡散層５の表
面上にＳｉ膜２１を例えばＳｉ2Ｈ6ガス雰囲気でエピタ
キシアル成長により形成する。
【００１３】
【発明が解決しようとする課題】しかしながら、従来例
１のようなメタルゲート電極を使用する半導体装置を製
造しようとすると、先ず、トランジスタを形成し、ダミ
ーゲート４を除去した後、改めてゲート絶縁膜８と金属
膜９とを堆積し、ＣＭＰによりメタルゲート電極を形成
する。従って、メタルゲート電極を使用しない従来のト
ランジスタ形成に比べると工程数が大幅に増大するとい
う問題がある。
【００１４】また、従来例２の側壁絶縁膜６の近辺にお
いては、Ｓｉ膜２１は｛１１１｝や｛３１１｝面のファ
セットが生じて成長する可能性があり、シリサイド層１
１を形成した場合、図１８（ｂ）に示すように、シリコ
ン基板１と拡散層５の界面までシリサイド化され、接合
リークを生じるという問題があった。
【００１５】本発明はかかる問題に鑑みたものであっ
て、メタルゲートを有し、高速動作が可能であると共に
信頼性が高く、製造工程数を削減した半導体装置及びそ
の製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】本発明に係る半導体装置
は、第１導電型半導体基板と、この基板の表面に形成さ
れソース・ドレイン領域を構成する第２導電型拡散層
と、前記拡散層を分断するように前記拡散層に形成され
た溝内に埋め込まれたゲート絶縁膜及び前記ゲート電極
と、前記溝の底面に整合する前記基板表面に形成された
チャネル領域とを有し、前記拡散層の表面が前記拡散層
に最も近い素子分離層の表面に比べて同一又は低位置に
あることを特徴とする。
【００１７】本発明に係る他の半導体装置は、第１導電
型半導体基板と、この基板上に成長されソース・ドレイ
ン領域を構成する第２導電型拡散層と、前記拡散層を分
断するように前記拡散層に形成された溝内に埋め込まれ
たゲート絶縁膜及び前記ゲート電極と、前記溝の底面に
整合する前記基板表面に形成されたチャネル領域とを有
し、前記拡散層の表面が前記拡散層に最も近い素子分離
層の表面に比べて同一又は低位置にあることを特徴とす
る。
【００１８】また、前記素子分離層が半導体基板に形成
された溝に埋め込まれて形成されていてもよい。更に、
前記拡散層表面にシリサイド層を形成することができ
る。更にまた、前記チャネル領域にはしきい値電圧を制
御するための不純物イオンを注入することができる。ま
た、前記ゲート電極はＲｕ、ＴｉＮ及びＷからなる群か
ら選択された少なくとも１種の材料を含有することがで
きる。
【００１９】本発明においては、ソース・ドレイン領域
である拡散層を分断するようにゲート電極用の溝が半導
体基板表面に埋め込まれて形成されているため、溝を基
板に埋め込む深さを変えることにより、容易に拡散層を
厚くすることができるため拡散層表面にシリサイド層を
形成することもでき、拡散層に接続するコンタクト抵抗
を低減することができる。更に、拡散層及び拡散層に最
も近い素子分離層が形成されている半導体基板表面に段
差がなく、平坦にすることができるため装置の信頼性が
高い。また、拡散層の構造が単純であるため製造工程を
簡略化することができる。
【００２０】本発明に係る半導体装置の製造方法は、第
１導電型半導体基板表面に第２導電型拡散層を形成する
工程と、前記第１導電型半導体基板上に層間絶縁膜を形
成する工程と、前記第２導電型拡散層を分断するように
前記第２導電型拡散層に第１の溝を形成する工程と、前
記第１の溝の少なくとも底面にゲート絶縁膜を形成する
工程と、前記第１の溝が形成された前記第１導電型半導
体基板上に導電膜を形成し前記第１の溝に導電膜を埋め
込みゲート電極を形成する工程とを有することを特徴と
する。
【００２１】本発明に係る他の半導体装置の製造方法
は、第１導電型半導体基板上に第２導電型拡散層を形成
する工程と、前記第１導電型半導体基板上に層間絶縁膜
を形成する工程と、前記第２導電型拡散層を分断するよ
うに前記第２導電型拡散層に第１の溝を形成する工程
と、前記第１の溝の少なくとも底面にゲート絶縁膜を形
成する工程と、前記第１の溝が形成された前記第１導電
型半導体基板上に導電膜を形成し前記第１の溝に導電膜
を埋め込みゲート電極を形成する工程とを有することを
特徴とする。
【００２２】本発明おいては、メタルゲートを従来のよ
うなダミーゲートを使用せず直接形成することができ、
更に、拡散層の構造が単純であるため、従来例と比べて
工程数が大幅に削減される。また、拡散層を第１の溝を
形成するより前に形成するため、第１の溝下に形成する
チャネル領域のチャネル長が従来のように拡散層の不純
物活性化によりゲート端近傍に拡がり、ゲート長に比べ
実効チャネル長が短くなることがなく、従って、拡散層
を厚く形成することもできる。更に、ゲート絶縁膜の形
成工程以降に高温の熱処理工程がないため、タンタル酸
化膜等の高温で劣化する高誘電率を有する膜をゲート絶
縁膜として使用することができる。
【００２３】また、前記第２導電型拡散層は前記第１導
電型半導体基板上にエピタキシアル成長することにより
形成するか又は気相成長法により形成することができる
ため、８００℃以下で拡散層を堆積した場合は不純物が
拡散しにくく、半導体基板と拡散層との界面において不
純物プロファイルが急峻となるため、ゲートとなる位置
に第１の溝を形成する際エッチング工程の制御が容易に
なる。
【００２４】更に、チャネル領域となる前記第１の溝の
底面下にしきい値電圧制御のための不純物イオンを注入
することができるため、チャネル領域のしきい値電圧Ｖ
th制御をすることができる。
【００２５】本発明に係る他の半導体装置の製造方法
は、前記第１導電型半導体基板表面に素子分離層を形成
する工程と、第１の素子領域に第１導電型ウェル層と前
記第１導電型ウェル層表面に第２導電型拡散層とを形成
する工程と、前記第２導電型拡散層の下層にイオン注入
することによりチャネル層を形成する工程と、第２の素
子領域に第２導電型ウェル層と前記第２導電型ウェル層
表面に第１導電型拡散層とを形成する工程と、前記第１
導電型拡散層の下層にイオン注入することによりチャネ
ル層を形成する工程と、前記第１導電型半導体基板上に
層間絶縁膜を形成する工程と、前記第１の素子領域及び
前記第２の素子領域に第２導電型拡散層又は第１導電型
拡散層を分断して前記チャネル層に達する第１の溝を夫
々形成する工程と、前記第１の溝の少なくとも底面にゲ
ート絶縁膜を形成する工程と、前記第１導電型半導体基
板上に導電膜を形成し前記第１の溝に導電膜を埋め込み
ゲート電極を形成する工程とを有することを特徴とす
る。
【００２６】本発明においては、ウェル層及び拡散層形
成時にイオン注入してチャネル層を形成するので製造工
程を簡略化することができる。
【００２７】また、前記第１の溝を形成する工程と前記
第１の溝の少なくとも底面にゲート絶縁膜を形成する工
程間に、前記第１の溝の少なくとも底面に第１の絶縁膜
を形成する工程と、前記第１の絶縁膜をエッチング除去
する工程とを有してもよく、第１の溝の形成時にエッチ
ングにより粗面化された底面にシリコン酸化膜等を形成
し、それをエッチング除去することによって第１の溝の
底面を平坦化することができる。
【００２８】更に、前記第１の溝を形成する工程と前記
第１の溝の少なくとも底面にゲート絶縁膜を形成する工
程間に、前記第１の溝に第２の絶縁膜を形成する工程
と、前記第１の溝に形成された前記第２の絶縁膜のうち
異方性エッチングにより底面の前記絶縁膜のみを除去す
る工程と、前記第１の溝の底面に第３の絶縁膜を形成す
る工程と、前記第３の絶縁膜をエッチング除去する工程
とを有してもよく、更に、前記第１の溝側面の第２の絶
縁膜を除去する工程を有してもよく、第１の溝の形成時
にエッチングにより粗面化された第１の溝の底面を平坦
化する際、溝の側面のみに予め第２の絶縁膜としてシリ
コン窒化膜等を形成し、その後第３の絶縁膜としてシリ
コン酸化膜等を形成し、エッチング除去することにより
溝底面を平坦化することができ、第１のゲート溝の幅が
エッチングによって広がることを防ぐことができる。ま
た、第１の溝側面の第２の絶縁膜を残すことによって、
チャネル長である第１の溝の幅をリソグラフィの限界で
決まる幅よりも絶縁膜の膜厚の２倍の厚さだけ短くする
ことができる。
【００２９】更にまた、前記第１の溝の少なくとも底面
にゲート絶縁膜を形成する工程の後工程として、前記拡
散層に接続するコンタクトとなる位置に第２の溝を形成
する工程と、前記第１導電型半導体基板上に第１の導電
膜を形成し前記第１の溝及び前記第２の溝に導電膜を埋
め込みゲート電極及びコンタクトを夫々形成する工程
と、前記第１の導電膜を選択的にエッチングして前記コ
ンタクトに接続する配線を形成する工程とを有すること
ができ、第１の溝及び第２の溝を同時に第１の金属膜に
よって埋め込むことができるので製造工程を更に低減す
ることができる。
【００３０】また、前記第１の溝の少なくとも底面にゲ
ート絶縁膜を形成する工程の後工程として、前記拡散層
に接続するコンタクトとなる位置に第２の溝を形成する
工程と、前記第１導電型半導体基板上に第１の導電膜を
形成し前記第１の溝及び前記第２の溝に導電膜を埋め込
みゲート電極及びコンタクトを夫々形成する工程と、化
学的機械的研磨により前記第１導電型半導体基板を平坦
化する工程と、表前記平坦化された前記基板上に第２の
導電膜を形成し前記第２の導電膜を選択的にエッチング
することにより前記コンタクトに接続する配線を形成す
る工程とを有することができ、コンタクトに接続する配
線をエッチングする際、第１の導電膜と第２の導電膜と
でエッチング選択比が異なる導電膜を使用することがで
き、第１の溝に埋め込まれた第１の導電膜を薄くするこ
となく第２の導電膜のエッチングをすることができる。
【００３１】
【発明の実施の形態】以下、本発明の半導体装置及びそ
の製造方法について添付の図面を参照して具体的に説明
する。図２（ｂ）及び図３は本発明の第１の実施例に係
る半導体装置を示す図であって、図３は平面図、図２
（ｂ）は図３のＡ−Ａ線による断面図である。
【００３２】図２（ｂ）に示すように、ｐ型のシリコン
基板１表面に複数個の素子分離層２が選択的に形成され
ており、素子分離層２に挟まれた素子領域のシリコン基
板１表面にはｎ+拡散層５が形成されている。素子分離
層２及びｎ+拡散層５が形成されたシリコン基板１上に
は層間絶縁膜７が形成されており、素子分離層２に挟ま
れた素子領域内のゲート領域となる位置にゲート溝２０
がｎ+拡散層５を分断するようににｎ+拡散層５に形成さ
れている。このゲート溝２０の底面及び側面にはゲート
絶縁膜８が形成されており、このゲート溝２０のゲート
絶縁膜上に金属膜が埋め込まれメタルゲート電極９を形
成している。また、ゲート溝２０の底面下のシリコン基
板１にはｐ型の不純物をイオン注入したチャネル領域１
６が形成されている。更に、層間絶縁膜７上には層間絶
縁膜１２が形成されており、層間絶縁膜１２及び層間絶
縁膜７を貫通して、ｎ+拡散層５に達するコンタクト孔
２２が形成されている。このコンタクト孔２２内はプラ
グ金属１３によって埋められており、層間絶縁膜１３上
にはこのプラグ金属１３に接続する配線層１４が形成さ
れている。
【００３３】図３はこのように構成された半導体装置の
平面図を示している。図３に示すように、ｎ+拡散層５
を分断するようにメタルゲート電極９が形成され、分断
されたｎ+拡散層５によってソース・ドレイン領域が形
成されている。これらのｎ+拡散層５にはプラグ金属１
３が埋め込まれたコンタクトが形成され、夫々配線層１
４に接続されている。また、メタルゲート電極９は、メ
タル金属３１が埋め込まれたコンタクトによって図２
（ｂ）には図示しない配線層３２と接続されている。こ
れらのコンタクト及びメタルゲート電極９が形成されて
いない領域は層間絶縁膜１２が形成されている。
【００３４】このように構成された半導体装置は、メタ
ルゲート電極用のゲート溝の一部がソース・ドレイン領
域である拡散層を分断するように拡散層に埋め込まれて
形成されているため、ゲート溝を埋め込む深さを変える
ことにより、容易に拡散層を厚くすることができる。
【００３５】また、拡散層及び拡散層に最も近い素子分
離層が形成されている半導体基板表面に段差がなく、基
板表面を平坦にすることができるため装置の信頼性が高
いく、また、拡散層の構造が単純であるため製造工程を
簡略化することができる。
【００３６】更に、ゲート電極を形成している溝の下の
チャネル長は設計どおりとなっておりトランジスタの高
速動作が可能である。
【００３７】なお、拡散層を厚くする方法として上述し
たように従来例２のせり上げ法を使用することができる
が、従来例２の変形例として、Ｓｉ膜をファセットが生
じないようにエピタキシャル成長できたとしても、Ｓｉ
膜と素子分離層との表面段差が問題となる。図１９は、
本実施例と従来例２とを比較する図であって、（ａ）は
従来の半導体装置を示す断面図、（ｂ）は、本実施例の
半導体装置を示す断面図である。
【００３８】図１９（ａ）に示すように、シリコン基板
１上にはＳＴＩにより素素分離層が形成されており、素
子分離層２に挟まれた素子領域のシリコン基板１表面に
はソース・ドレイン領域のｎ+拡散層５が形成され、ｎ+
拡散層５間のチャネル領域上にはゲート酸化膜３を介し
てダミーゲート４が形成されており、ゲート酸化膜３及
びダミーゲート４の側壁には側壁絶縁膜６が形成されて
いる。ｎ+拡散層５上にはファセットが生じることなく
エピタキシャル成長したＳｉ膜２１が形成されており、
その上層には層間絶縁膜７が形成され、層間絶縁膜７を
貫いてＳｉ膜に達するコンタクト孔２２にプラグ金属１
３が埋め込まれている。
【００３９】このように構成された従来の半導体装置に
おいて、図１９（ａ）に示すように、コンタクト孔２２
の露光時の目ずれ（図示は左方にずれた場合を示す。）
によりコンタクト孔２２の一部が素子分離領域に係った
場合、せり上げで形成した拡散層であるＳｉ膜２１と素
子分離層２の表面段差により微細孔３０が発生する。こ
のような微細孔３０をメタル１３で埋め込むことは困難
であり、半導体装置の信頼性を損なう可能性がある。な
お、ここではコンタクト孔２２をエッチングする際のｎ
+拡散層５へのダメージを低減するため、薄膜のＳｉ3Ｎ
4ストッパ２９を使用している。
【００４０】このような露光による目ずれがあった場
合、本実施例においては、図１９（ｂ）に示すように、
ｎ+拡散層５は例えばシリコン基板１表面にイオン注入
することにより形成され、素子分離層２は例えばＳＴＩ
により形成されている。即ちｎ +拡散層５及び素子分離
層２は共に半導体基板表面に形成されており、素子分離
層２とその横に隣接するｎ+拡散層５の表面との間には
急峻な段差がないため微細な空孔３０が生じることはな
い。なお、ここでもコンタクト孔２２をエッチングする
際のｎ+拡散層５へのダメージを低減するため、薄膜の
Ｓｉ3Ｎ4ストッパ２９を使用した場合を示している。
【００４１】次に、本実施例に係る半導体装置の製造方
法について説明する。図１（ａ）乃至（ｄ）、図２
（ａ）及び（ｂ）は図３のＡ−Ａ線による断面における
半導体装置の製造方法を工程順に示す断図である。
【００４２】先ず、図１（ａ）に示すように、ｐ型シリ
コン基板１表面に素子分離層２を形成する。素子分離層
２の形成方法としては、例えば、反応性イオンエッチン
グ（ＲＩＥ（reactive ion etching））法を使用して溝
を掘り、その溝に絶縁膜を埋め込む、所謂ＳＴＩによる
方法等がある。なお、素子分離層２は選択酸化膜（ＬＯ
ＣＯＳ（Local Oxidation of Silicon））により形成し
てもよい。
【００４３】次に、図１（ｂ）に示すように、素子分離
層２に挟まれた素子領域のシリコン基板１表面にｎ型不
純物をイオン注入してｎ+拡散層５を形成し、その後１
０００℃、１０秒程度のＲＴＡ（rapid thermal annea
l）プロセスによりｎ+拡散層５を活性化する。このｎ型
不純物のイオン注入は、例えば、砒素（Ａｓ+）を６×
１０15cｍ-2程度イオン注入することができる。なお、
素子分離層２とｎ+拡散層５の形成順序は逆になっても
よい。
【００４４】その後、図１（ｃ）に示すように、シリコ
ン基板１上全面に例えばＳｉＯ2膜等の層間絶縁膜７を
堆積し、ＲＩＥ法を使用して素子分離層２で挟まれた素
子領域のゲートとなる位置の層間絶縁膜７を貫通し、ｎ
+拡散層５を分断するようにｎ+拡散層５にゲート溝２０
を形成する。
【００４５】次に、図１（ｄ）に示すように、層間絶縁
膜７をマスクとして、チャネル領域１６となゲート溝２
０の底面にしきい値電圧Ｖth調整のためのｐ型不純物を
イオン注入する。このイオン注入としては、例えば、ボ
ロン（Ｂ+）を６×１０12cｍ -2程度イオン注入すること
ができる。その後、このチャネル領域１６を活性化す
る。
【００４６】更に、図２（ａ）に示すように、シリコン
基板１上にゲート絶縁膜８を形成する。このゲート絶縁
膜８の形成方法としては、例えば、厚さ３ｎｍ程度の酸
化膜を熱酸化により形成するか又は高誘電率膜であるＴ
ａ2Ｏ5膜を膜厚１５ｎｍ程度堆積する等がある。熱酸化
した場合、熱酸化ＳｉＯ2膜はゲート溝２０の底面とゲ
ート溝２０の側面のうちｎ+拡散層５が形成されている
側面とに形成されるが、高誘電率膜等をＣＶＤにより堆
積した場合は、ゲート溝２０の底面とゲート溝２０の側
面を形成するｎ+拡散層５及び層間絶縁膜７とにＣＶＤ
による膜が形成されるため、チャネル長がゲート絶縁膜
の膜厚の２倍分だけ短くなる特徴がある。図２（ａ）
は、ＣＶＤを使用した場合のゲート絶縁膜８を示してい
るため、ゲート溝２０の表面である側面上並びに底面上
及び層間絶縁膜７表面上にゲート絶縁膜８が形成されて
いる。なお、チャネル領域１６の活性化は、ゲート絶縁
膜８の形成後であってもよく、例えば、ＲＴＡプロセス
等により行う。
【００４７】その後、メタルゲート電極９をゲート溝２
０に埋め込むために金属膜１５を堆積する。金属膜１５
としては、例えば、Ｒｕ膜、ＴｉＮ膜もしくはＷ膜等か
又はこれらの金属膜からなる積層膜等がある。
【００４８】次に、図２（ｂ）に示すように、全面に金
属膜１５が堆積されたシリコン基板１全面をＣＭＰによ
り平坦化するとゲート溝２０に金属膜１５が埋め込まれ
たメタルゲート電極９が形成される。更に、平坦化され
たシリコン基板１全面に層間絶縁膜１２を堆積する。そ
の後、素子分離層２で挟まれた素子領域内のｎ+拡散層
５上に層間絶縁膜１２及び層間絶縁膜７を貫通してｎ+
拡散層５に達するコンタクト孔２２を形成する。このコ
ンタクト孔２２は公知のプラグ技術等を使用して形成す
ることができる。次に、例えば、Ｗ等からなるプラグ金
属１３によってコンタクト孔２２を埋め戻した後に、コ
ンタクト孔２２のプラグ金属１３に接続する配線層１４
をＡｌを主成分とする金属材料等で形成する。
【００４９】このように本実施例の半導体装置は、拡散
層をゲート形成前に形成し、従来のようにダミーゲート
を使用せず直接メタルゲートを形成することができる。
このような方法で半導体装置を形成することにより、Ｃ
ＭＰを行う回数は１度であり、側壁絶縁膜も形成する必
要がなく、また、拡散層がシングルドレイン構造であっ
て、拡散層に伸張領域を有する構造ではなく２段階のイ
オン注入をする必要がない。従って、製造工程数を従来
例のトランジスタ形成法に比べて大幅に削減することが
できる。
【００５０】更に、拡散層の形成及び拡散層の活性化は
ゲート形成前に行うため、拡散層を比較的厚く形成して
も、拡散層を活性化するアニール時に拡散層がゲート端
近傍に広がってチャネル領域を狭めることがないので設
計どおりのチャネル長が得られる。
【００５１】また、本実施例は層間絶縁膜７をマスクと
して所望のチャネル領域のみにチャネルイオン注入層を
形成することができ、しきい値電圧Ｖthを調整すること
ができる。
【００５２】更に、ゲート絶縁膜形成工程以降に高温の
熱処理工程がないことから、Ｔａ2Ｏ5等の高温工程で劣
化する高誘電率膜をゲート絶縁膜に使用することがで
き、高誘電率膜採用により、リーク電流を抑えると共に
酸化膜換算膜厚を薄くすることができ、トランジスタの
高性能化を図ることができる。
【００５３】次に、本発明の第２の実施例について説明
する。第１の実施例では、図１（ｃ）に示したように、
エッチングしてゲート溝２０を形成するが、本実施例で
は、このエッチングにより粗面化されたゲート溝２０の
底面を平坦化する。図４（ａ）及び（ｂ）は、本実施例
に係る半導体装置の製造方法を工程順に示す断面図であ
る。なお、本実施例の図４（ａ）及び（ｂ）に示すゲー
ト溝の平坦化の工程は、第１の実施例の半導体装置の製
造方法において、図１（ｃ）に示すシリコン基板１上に
ゲート溝２０を形成する工程と図１（ｄ）に示すゲー溝
２０の底面にチャネル領域を形成する工程との間の工程
として使用することができる。従って、図４に示す本実
施例について図１及び図２に示す第１の実施例と同一の
構成要素には、同一の符号を付してその詳細な説明は省
略する。
【００５４】先ず、第１の実施例と同様、図１（ａ）及
び（ｂ）に示すように、シリコン基板１表面に素子分離
層２及びｎ+拡散層５を形成する。なお、素子分離層２
とｎ+拡散層５とはどちらを先に形成してもよい。次
に、素子分離層２とｎ+拡散層５が形成されたシリコン
基板１上全面に層間絶縁膜７を堆積し、図１（ｃ）に示
すように、素子分離層２に挟まれた素子領域のシリコン
基板１表面に形成された層間絶縁膜７及びｎ+拡散層５
を選択的にエッチング除去し、ｎ+拡散層５を分断する
ようにゲート溝２０を形成する。
【００５５】次に、図４（ａ）に示すように、約７５０
℃で熱酸化することによって溝２０の底面にＳｉＯ2膜
１７を１０ｎｍ程度形成する。このとき、側面を形成す
る上層の層間絶縁膜７及び下層のｎ+拡散層５のうち、
下層のｎ+拡散層５部分も酸化される。
【００５６】次に、図４（ｂ）に示すように、希フッ酸
ベースの溶液でＳｉＯ2膜１７を除去することによって
ゲート溝２０の底面が平坦化される。
【００５７】この後、第１の実施例と同様な製造方法に
よりトランジスタを形成する。即ち、図１（ｄ）に示す
ように、層間絶縁膜７をマスクとしてチャネル領域１６
となゲート溝２０の底面にのみ、しきい値電圧Ｖth調節
のためのｐ型不純物であるボロンをイオン注入し、図２
（ａ）に示すように、シリコン基板１上にゲート絶縁膜
８を形成し、チャネル領域１６を活性化する。チャネル
領域１６の活性化は、ゲート絶縁膜８の形成前であって
も、ゲート絶縁膜８の形成後であってもよい。更に、メ
タルゲート電極９をゲート溝２０に埋め込むために金属
膜１５を堆積し、全面に金属膜１５が堆積されたシリコ
ン基板１全面をＣＭＰにより平坦化する。その平坦化さ
れたシリコン基板１全面に層間絶縁膜１２を堆積した
後、素子分離層２で挟まれた素子領域内のｎ+拡散層５
に達するコンタクト孔２２を形成し、Ｗ等からなるプラ
グ金属１３によってコンタクト孔２２を埋め戻した後
に、コンタクト孔２２のプラグ金属１３に接続する配線
層１４をＡｌを主成分とする金属材料等で形成する。
【００５８】このように製造された半導体装置は、第１
の実施例と同様の効果を奏し、更に、犠牲酸化である熱
酸化によって形成する犠牲酸化膜である膜ＳｉＯ2膜１
７を除去をすることにより、ゲート溝２０の底面が平坦
化され、チャネルを走行するキャリアの移動度を向上す
ることができる。
【００５９】次に、本発明の第３の実施例について説明
する。第２の実施例においては、ＳｉＯ2膜１７の除去
を行う工程で、ゲート溝２０の底面のＳｉＯ2膜１７だ
けではなく側面のｎ+拡散層５に形成されたＳｉＯ2膜１
７もエッチングされるためにゲート溝２０の底面を平坦
化する前と比べて平坦化した後ではゲート溝２０の幅が
大きくなる場合がある。本実施例は、ゲート溝２０の底
面を平坦化する際、ゲート溝２０の幅が変化しない方法
を説明する。図５（ａ）並びに（ｂ）及び図６（ａ）乃
至（ｃ）は、本実施例に係る半導体装置の製造方法を工
程順に示す断面図である。なお、本実施例においても、
第２の実施例と同様、図１（ｃ）に示すシリコン基板１
上にゲート溝２０を形成する工程と図１（ｄ）に示すゲ
ー溝２０の底面にチャネル領域を形成する工程との間の
工程として使用することができる。従って、図５及び図
６に示す本実施例において図１及び図２に示す第１の実
施例と同一の構成要素には同一の符号を付してその詳細
な説明は省略する。
【００６０】先ず、第２の実施例と同様、シリコン基板
１表面に形成された素子分離層２に挟まれた素子領域の
シリコン基板１表面に形成された層間絶縁膜７及びその
下に形成されたｎ+拡散層５を選択的にエッチングする
ことによって、図１（ｃ）に示すゲート溝２０を形成す
る。
【００６１】その後、図５（ａ）に示すように、シリコ
ン基板１上全面に例えばＳｉ3Ｎ4膜１０を８ｎｍ程度堆
積する。
【００６２】次に、図５（ｂ）に示すように、Ｓｉ3Ｎ4
膜１０を異方性エッチングすることにより、ゲート溝２
０の側面のＳｉ3Ｎ4膜１０を残してゲート溝２０の底面
及び層間絶縁膜７上のＳｉ3Ｎ4膜１０を除去する。
【００６３】この後、図６（ａ）に示すように、約７５
０℃の熱酸化によってゲート溝２０の底面にＳｉＯ2膜
１７を１０ｎｍ程度形成する。次に、図６（ｂ）に示す
ように、希フッ酸ベースの溶液でＳｉＯ2膜１７を除去
し、更に、図６（ｃ）に示すように、側面のＳｉ3Ｎ4膜
１０をリン酸溶液により選択的に除去する。この後は、
第１の実施例の図１（ｄ）、図２（ａ）及び図２（ｂ）
と同様な製造方法によりトランジスタを形成する。
【００６４】このような方法で製造された半導体装置
は、第２の実施例と同様の効果を奏し、更に、ゲート溝
２０の側面にＳｉ3Ｎ4膜１０が形成されているため、ゲ
ート溝２０の側面は犠牲酸化されず、犠牲酸化膜が形成
されない。従って、ＳｉＯ2膜１７の除去工程の前後で
ゲート溝２０の幅は変化しない。
【００６５】また、図６（ｂ）に示すＳｉＯ2膜１７を
除去した後、側面Ｓｉ3Ｎ4膜６を除去せずにゲート絶縁
膜８を形成すれば、ゲートフリンジ容量は増大するが、
チャネル長はリソグラフィの限界で決まる寸法と比較し
てＳｉ3Ｎ4膜１０の２倍の膜厚だけ短くすることができ
る。
【００６６】次に、本発明における第４の実施例を説明
する。図９（ｃ）は、本実施例に係るＣＭＯＳ（comple
mentary MOS）構造の半導体装置の構造を示す断面図で
ある。図９（ｃ）に示すように、ｐ型のシリコン基板１
上には複数の素子分離層２が形成され、素子分離層２に
挟まれたｎ型ＭＯＳ領域及びｐ型ＭＯＳ領域が形成され
ている。ｎ型ＭＯＳ領域のシリコン基板１表面にはｐ型
のウェル層１８ａが形成され、このｐ型のウェル層１８
ａ表面にはｎ+拡散層５ａが形成されている。同様に、
ｐ型ＭＯＳ領域にはｎ型のウェル層１８ｂ及びｐ+拡散
層５ｂが形成されており、このシリコン基板１上全面に
層間絶縁膜７が形成されている。更に、ｎ型ＭＯＳ領域
及びｐ型ＭＯＳ領域のゲートとなる位置にはｎ+拡散層
５ａを分断するゲート溝２０ａ又はｐ+拡散層５ｂを分
断するゲート溝２０ｂが夫々形成され、ゲート溝２０ａ
及びゲート溝２０ｂの表面にはゲート絶縁膜８が夫々形
成されており、その内部に金属膜が埋められたメタルゲ
ート電極９ａ及びメタルゲート電極９ｂが夫々形成され
ている。このゲート溝２０ａ及びゲート溝２０ｂの底面
にはしきい値電圧制御のための不純物イオンが注入され
たチャンネル領域１６ａ及びチャネル領域１６ｂが夫々
形成されている。更に、ｎ+拡散層５ａ及びｐ+拡散層５
ｂに達するコンタクト孔２２ａ及びコンタクト孔２２ｂ
にプラグ金属１３が埋め込まれ、そのプラグ金属１３に
接続する配線層１４が形成されている。
【００６７】このように構成することにより、第１の実
施例と同様の効果を奏するＣＭＯＳ構造の半導体装置を
形成することができる。即ち、メタルゲート電極用のゲ
ート溝がソース・ドレイン領域である拡散層を分断する
ように拡散層に埋め込まれて形成されているため、ゲー
ト溝を埋め込む深さを変えることにより、容易に拡散層
を厚くすることができる。また、拡散層の構造が単純で
あるため製造工程を簡略化することができる。更に、ゲ
ート電極を形成している溝の下のチャネル長は設計どお
りとなっておりトランジスタの高速動作が可能である。
【００６８】次に、本実施例の半導体装置の製造方法に
ついて説明する。図７（ａ）乃至（ｃ）、図８（ａ）並
びに（ｂ）及び図９（ａ）乃至（ｃ）は、本実施例に係
るＣＭＯＳ構造の半導体装置の製造方法を工程順に示す
断面図である。
【００６９】先ず、図７（ａ）に示すように、ｐ型のシ
リコン基板１表面に素子分離層２をＳＴＩ法等によって
選択的に形成する。なお、素子分離層２はＬＯＣＯＳ法
によって形成してもよい。
【００７０】次に、図７（ｂ）に示すように、素子分離
層２によって分離された素子領域のうち、リソグラフィ
技術によりｎ型ＭＯＳ領域を露出したレジスト膜１９ｂ
を形成し、これをマスクにｐ型のウェル層１８ａを形成
するために、例えばＢ+をイオン注入する。更に、ｎ+拡
散層５ａを形成するために、例えば砒素（Ａｓ+）をイ
オン注入する。
【００７１】次に、ｐ型のウェル層１８ａ及びｎ+拡散
層５ａの形成方法と同様の方法で、図７（ｃ）に示すよ
うに、素子分離層２によって分離された素子領域のう
ち、ｐ型ＭＯＳ領域を露出したレジスト膜１９ａをマス
クにｎ型のウェル層１８ｂを形成するために、例えばＡ
ｓ+等をイオン注入する。更に、ｐ+拡散層５ａを形成す
るために、例えばＢ+等をイオン注入する。その後、レ
ジスト膜１９ａのマスクを除去し、１０００℃、１０秒
程度のＲＴＡプロセスによりｐ型のウェル層１８ａ並び
にｎ型のウェル層１８ｂ及びｎ+拡散層５ａ並びにｐ+拡
散層５ｂを活性化する。
【００７２】次に、図８（ａ）に示すように、例えばＳ
ｉＯ2膜等の層間絶縁膜７をシリコン基板１上全面に堆
積し、ＲＩＥ法等を使用して、ｎ型ＭＯＳ領域ではｎ+
拡散層５ａを分断するようにゲート溝２０ａを、ｐ型Ｍ
ＯＳ領域ではｐ+拡散層５ｂ分断するようにゲート溝２
０ｂを形成する。
【００７３】次に、図８（ｂ）に示すように、リソグラ
フィ技術によりｎチャネルＭＯＳ領域を露出したレジス
ト膜２３ｂを形成し、このレジスト膜２３ｂ及びｎチャ
ネルＭＯＳ領域の層間絶縁膜７をマスクにシリコン基板
１上にｎチャネル用イオン注入をすることによってｎ型
ＭＯＳ領域のゲート溝２０の底面のシリコン基板１側に
ｎチャネル領域１６ａを形成する。
【００７４】同様に、図９（ａ）に示すように、リソグ
ラフィ技術によりｐチャネルＭＯＳ領域を露出したレジ
スト膜２３ａを形成し、レジスト膜２３ａ及びｎチャネ
ルＭＯＳ領域の層間絶縁膜７をマスクにシリコン基板１
上にｐチャネル用イオン注入をすることによってｐチャ
ネル領域１６ｂを形成する。
【００７５】以降、図９（ｂ）に示すように、図１で示
すｎ型ＭＯＳＦＥＴの製造方法と同様の方法で、ゲート
絶縁膜８を形成する。このゲート絶縁膜８は例えば、熱
酸化ＳｉＯ2膜又は高誘電率膜等から形成することがで
きる。図９（ｂ）に示すのはＣＶＤ等により形成された
高誘電率膜である。更に、ゲート絶縁膜８上に金属膜１
５を堆積することによりゲート溝２０ａ及びゲート溝２
０ｂに夫々メタルゲート電極９ａ及びメタルゲート電極
９ｂとなる金属膜１５を埋め込む。
【００７６】その後、図９（ｃ）に示すように、シリコ
ン基板１の金属膜１５が形成されている表面を平坦化
し、平坦化された表面上に層間絶縁膜１２を形成する。
更に、ｎ型及びｐ型ＭＯＳ領域の夫々ソース・ドレイン
領域となるｎ+拡散層５ａ又はｐ+拡散層５ｂに達するよ
うに夫々コンタクト孔２２ａ及びコンタクト孔２２ｂを
形成し、このコンタクト孔２２ａ及びコンタクト孔２２
ｂをプラグ金属１３で埋め戻す。最後に、コンタクト孔
２２ａ及び２２ｂに埋め込まれたプラグ金属１３と接続
する配線層１４を形成する。
【００７７】このように、メタルゲートを有するＣＭＯ
Ｓ構造の半導体装置を第１の実施例のｎ型ＭＯＳＦＥＴ
の形成と同様に製造することができ、ＣＭＯＳ構造にお
いても製造工程を簡略化することができ、チャネルイオ
ン注入層を形成してしきい値電圧Ｖthを調整することが
でき、更に、ゲート酸化膜として高誘電率膜を使用する
ことができる。
【００７８】次に、本発明の第５の実施例について説明
する。図１０（ａ）乃至（ｃ）及び図１１（ａ）並びに
（ｂ）は、本実施例に係る半導体装置の製造方法を工程
順に示す断面図である。なお、本実施例においては、第
１の実施例において図２（ａ）に示すゲート絶縁膜８を
形成するまでの工程は、第１の実施例と同様に行う。従
って、図１０及び図１１に示す本実施例において図１及
び図２に示す第１の実施例と同一の構成要素には同一の
符号を付してその詳細な説明は省略する。
【００７９】図１０（ａ）に示すのは、第１の実施例と
同様の方法でシリコン基板１表面に選択的に素子分離層
２が形成され、素子分離層２に挟まれた素子領域のシリ
コン基板１表面にｎ+拡散層５が形成され、そのシリコ
ン基板１上に層間絶縁膜７が形成され、更に、素子領域
のゲート電極が形成される位置にｎ+拡散層５を分断す
るようにゲート溝２０が形成され、ゲート溝２０の底面
下にはチャネル領域１６が形成され、その上全体にゲー
ト絶縁膜８が形成された状態を示す。
【００８０】このように形成されたシリコン基板１上
に、図１０（ｂ）に示すように、公知のリソグラフィ技
術とエッチング技術により、シリコン基板１表面に形成
された素子分離層２に挟まれた素子領域のゲート絶縁膜
８及び更にその下に形成されている層間絶縁膜７をレジ
スト膜１９をマスクとして選択的にエッチング除去し、
シリコン基板１表面に形成されたｎ+拡散層５に達する
ようにコンタクト孔２２を開孔する。
【００８１】次に、図１０（ｃ）に示すように、レジス
ト膜１９を除去し、シリコン基板１全面に金属膜１５を
堆積する。金属膜１５としては、例えば、Ｔｉ膜、Ｔｉ
Ｎ膜並びにＷ膜又はこれらの金属膜の積層膜等を堆積す
ることができ、この金属膜１５をゲート溝２０及びコン
タクト孔２２に埋め込む。
【００８２】次に、ゲート溝２０上部の金属膜１５を除
去するため、図１１（ａ）に示すように、ゲート溝２０
上部をリソグラフィ技術によって開口したレジスト膜２
５のマスクを形成する。
【００８３】その後、図１１（ｂ）に示すように、レジ
スト膜２５をマスクに金属膜１５をエッチングすること
により、金属膜１５は、メタルゲート電極９、コンタク
ト孔２２のプラグ金属１３ａ並びにプラグ金属１３ｂ及
びこれらのコンタクトに接続する配線となる。
【００８４】このように半導体装置を製造することによ
り、ゲート溝２０及びコンタクト孔２２を同時に金属膜
１５で埋め込むため、第１の実施例に比べ更に工程数を
削減することができる。
【００８５】次に、本発明の第６の実施例について説明
する。本実施例では第５の実施例における金属膜９を埋
め込んだ後、ＣＭＰを使用して平坦化する。図１２
（ａ）及び（ｂ）は本実施例の半導体装置の製造方法を
工程順に示す断面図である。なお、図１２に示す本実施
例において図１０及び図１１に示す第５の実施例と同一
の構成要素には同一の符号を付してその詳細な説明は省
略する。
【００８６】先ず、ゲート絶縁膜８を形成するまでの工
程は、第１の実施例と同様の方法とし、更に、第５の実
施例と同様、図１０（ｂ）に示すよに、シリコン基板１
表面に選択的に形成された素子分離層２に挟まれた素子
領域のシリコン基板１表面に形成されたｎ+拡散層５に
接続するため、レジスト膜１９をマスクにｎ+拡散層５
の上層の層間絶縁膜７をエッチングにより除去しコンタ
クト孔２２を形成する。その後、図１０（ｃ）に示すよ
うに、シリコン基板１全面に金属膜１５を堆積してコン
タクト孔２２及びゲート溝２０に金属膜１５を埋め込
む。
【００８７】次に、図１２（ａ）に示すようにＣＭＰに
より、シリコン基板１上部を平坦化する。これによりゲ
ート溝２０には金属膜１５が埋め込まれたメタルゲート
電極９が、コンタクト孔２２には金属膜１５がコンタク
ト孔２２のプラグ金属１３として埋め込まれたコンタク
トが形成される。
【００８８】次に、図１２（ｂ）に示すように、平坦化
されたシリコン基板１上部全面に再び金属膜を堆積し、
リソグラフィ技術とエッチング技術により、ゲート溝２
０上部の金属膜を除去し、コンタクト孔２２のプラグ金
属１３と接続する配線層１４を形成する。
【００８９】本実施例では、ゲート溝２０及びコンタク
ト孔２２に埋め込んだ金属膜１５と配線層１４に使用し
た金属膜のエッチング選択比が異なるものを使用する
と、配線層１４のエッチングをするとき、ゲート溝２０
に埋め込まれた金属膜１５の膜厚を薄くすることなく、
配線を形成することができる。
【００９０】次に、本発明の第７の実施例について説明
する。図１３（ａ）及び（ｂ）は本実施例に係る半導体
装置の製造方法を工程順に示す断面図である。
【００９１】先ず、図１３（ａ）に示すように、ｐ型の
シリコン基板１上にｎ+拡散層２８を例えば、Ｓｉ2Ｈ6
及びＰＨ3ガス雰囲気中でエピタキシアル成長により形
成するか、又はＣＶＤ法により形成する。
【００９２】次に、図１３（ｂ）に示すように、公知の
素子分離技術を使用して素子分離層２を形成する。この
後は、第１の実施例と同様な工程を経てＭＯＳＦＥＴを
形成するか、第４の実施例と同様な工程を経てＣＭＯＳ
構造の半導体装置を製造することができる。
【００９３】本実施例では、拡散層２８をエピタキシア
ル成長又はＣＶＤ法により基板表面上部に拡散層を堆積
するが、このｎ+拡散層２８を８００℃以下で堆積した
場合は、ｎ型不純物のＰが拡散しにくく、シリコン基板
１と拡散層２８との界面において不純物プロファイルが
急峻となり、ゲート領域にゲート溝２０を形成する際の
エッチング工程の制御がしやすい。
【００９４】次に、本発明の第８の実施例について説明
する。本実施例は、図７乃至図９に示す第４の実施例に
おけるＣＭＯＳ構造の半導体装置を製造する場合におい
て、工程数を更に削減する半導体装置の製造方法であ
る。図１４（ａ）乃至（ｃ）は、本実施例に係る半導体
装置の製造方法を工程順に示す断面図である。なお、図
１４に示す本実施例において図７乃至図９に示す第４の
実施例と同一の構成要素には同一の符号を付してその詳
細な説明は省略する。
【００９５】先ず、図１４（ａ）に示すように、シリコ
ン基板１上に素子分離層２を選択的に形成した後、リソ
グラフィ技術により素子分離層２に挟まれた素子領域の
うち、ｎ型ＭＯＳ領域を露出したレジスト膜１９ｂを形
成し、このレジスト膜１９ｂをマスクにｐ型ウェル層１
８ａ及びｎ+拡散層５ａを形成すると共にｎ+拡散層５ａ
とｐ型ウェル層１８ａとの界面にイオン注入することに
よりｎチャネル層２７ａを形成する。
【００９６】次に、レジスト膜１９ｂを除去し、ｎチャ
ネル層２７ａを形成したのと同様に、リソグラフィ及び
イオン注入技術により、図１４（ｂ）に示すように、ｐ
型ＭＯＳ領域を露出したレジスト膜１９ａを形成し、こ
のレジスト膜１９ａをマスクにｎ型ウェル層１８ｂとｐ
+拡散層５ｂを形成すると共に、ｐ+拡散層５ｂとｎ型ウ
ェル層１８ｂとの界面にイオン注入によって、ｐチャネ
ル層２７ｂを形成する。
【００９７】次に、図１４（ｃ）に示すように、シリコ
ン基板１上全面に層間絶縁膜７を堆積し、公知のＲＩＥ
法を使用して、素子分離層２に挟まれた素子領域のシリ
コン基板１に形成されているｎ+拡散層５ａを分断して
ｎチャネル層２７ａに達するゲート溝２０ａ又はｐ+拡
散層５ｂを分断してｐチャネル層２７ｂに達するゲート
溝２０ｂを形成する。
【００９８】この後、図９（ｂ）及び（ｃ）に示す第４
の実施例と同様に、ゲート絶縁膜８、メタルゲート電極
９ａ並びにメタルゲート電極９ｂ及びコンタクト孔２２
ａ並びにコンタクト孔２２ｂを形成し、コンタクト孔２
２ａ及びコンタクト孔２２ｂにプラグ金属１３を埋め込
みそのプラグ金属１３に接続する配線層１４を形成する
ことによってＣＭＯＳ構造の半導体装置を製造する。
【００９９】このように半導体装置を製造することによ
って、全ての不純物イオン注入の工程であるウェル層、
拡散層及びチャネル層形成をゲート溝２０の形成前に行
うことができるため、本実施例においては、チャネル領
域へのイオン注入をゲート溝２０の形成後にする第４の
実施例の図８（ｂ）及び図９（ａ）で示したリソグラフ
ィ工程が不要になる。
【０１００】次に、本発明の第９の実施例について説明
する。本実施例では拡散層表面をシリサイド化する。図
１５（ａ）乃至（ｃ）は、本実施例に係る半導体装置の
製造方法の１部を工程順に示す断面図である。
【０１０１】先ず、図１５（ａ）に示すように、ｐ型の
シリコン基板１に選択的に素子分離層２を形成し、この
素子分離層２に挟まれた素子領域のシリコン基板１表面
にｎ +拡散層５をイオン注入するか又はシリコン基板１
上にエピタキシアル成長により形成する。この後、ｎ+
拡散層５表面に公知のシリサイド技術により、シリサイ
ド層１１を形成する。
【０１０２】次に、図１５（ｂ）に示すように、例えば
ＳｉＯ2膜等の層間絶縁膜７をシリコン基板１全面に堆
積し、公知のＲＩＥ法を使用してｎ+拡散層５を分断す
るようにゲート溝２０を形成する。
【０１０３】この後は、第１の実施例の図１（ｄ）、図
２（ａ）及び図２（ｂ）に示す製造工程と同様な工程に
より図１５（ｃ）に示すように、メタルゲート電極９を
形成し、層間絶縁膜７上に層間絶縁膜１２を堆積し、層
間絶縁膜１２及び層間絶縁膜７を貫通して、ｎ+拡散層
５表面に形成されたシリサイド層１１に達するコンタク
ト孔２２を形成する。その後、コンタクト孔２２にプラ
グ金属１３を埋め込み、プラグ金属１３に接続する配線
層１４を形成することにより、メタルゲートを有すると
共に拡散層表面ににシリサイド層が形成された低抵抗の
ＭＯＳＦＥＴを形成することができる。但し、シリサイ
ド層１１とメタルゲート電極９のリークを抑えるため、
ゲート絶縁膜８には、側面全体にも膜形成が行われるＣ
ＶＤで堆積したＳｉＯ2膜や高誘電率膜が望ましい。な
お、第４の実施例におけるＣＭＯＳ構造の半導体装置に
ついても同様に拡散層をシリサイド化することができ
る。
【０１０４】このように、拡散層上にシリサイド層を形
成する場合、従来のＭＯＳ構造では、拡散層厚が薄くな
ると接合リークが増大するため、拡散層厚の薄膜化には
限界があった。そのため、拡散層は膜厚が極めて薄い伸
張領域と比較的厚いシリサイド形成領域の２つの領域を
形成する必要があり、通常２段階のイオン注入で形成す
る。しかし、本実施例における構造では、拡散層がチャ
ネル領域よりも上に位置するため伸張領域は必要なく、
そのため拡散層を深くできイオン注入は１度で済む。
【０１０５】拡散層厚を厚くする従来技術として、図１
８に示す従来例２の拡散層のせり上げを使用する方法が
あるが、Ｓｉ膜は{１１１}や{３１１}面のファセットが
生じて成長する場合があり、ファセットが生じたＳｉ膜
にシリサイド層を形成した場合、シリコン基板と拡散層
の界面までシリサイド化され接合リークを生じていた
が、本実施例においては、シリサイド化されるシリコン
表面は平坦であるため、せり上げ構造で生じる問題はな
い。
【０１０６】また、このようなＭＯＳ構造では、側壁絶
縁膜の膜厚だけゲート電極とシリサイド層が離れる。こ
のため、ゲート電極とコンタクトとの間隔を狭くする
と、低抵抗領域のシリサイド層上でコンタクトを形成す
ることができなくなる。
【０１０７】一方、本実施例では、拡散層表面にシリサ
イド層を形成した後、拡散層及びシリサイド層を分断し
てメタルゲート電極を形成するため、メタルゲート電極
近傍までシリサイド層が形成された構造となる。このた
め、ゲートとコンタクトとの間隔を狭くしても、常に低
抵抗領域のシリサイド上でコンタクトをとることができ
る。
【０１０８】なお、本発明は以上説明した各実施例の基
板及びイオン注入する不純物のｐ型とｎ型の導電型を逆
にしても同様の効果を奏する。また、本発明は以上説明
した各実施例に限定されるものではなく、その趣旨を逸
脱しない範囲内において種々変形して実施可能である。
【０１０９】
【発明の効果】以上、詳述したように、本発明の半導体
装置によれば、ゲート電極用の溝がソース・ドレイン領
域である拡散層を分断するように拡散層に埋め込まれて
形成されているため、溝を基板に埋め込む深さを変える
ことにより、容易に拡散層を厚くすることができる。ま
た、拡散層の構造が単純であるため製造工程を簡略化す
ることができる。更に、ゲート電極を形成している溝の
下のチャネル長は設計どおりに形成することができトラ
ンジスタの高速動作が可能である。
【０１１０】また、本発明の半導体装置の製造方法によ
れば、ダミーゲートを使用せずに直接メタルゲートを形
成することができ、更に、拡散層形成が単純であるた
め、工程数が大幅に削減される。更に、従来のＭＯＳ構
造では、拡散層を活性化するためのアニール処理の際に
拡散層がゲート端近傍に拡がり、ゲート長に比べ実効チ
ャネル長が短くなることがゲートの微細化と共に問題に
なっていたが、本発明によれば、拡散層を形成した後に
ゲート電極及びゲート酸化膜を形成するための溝を形成
する。即ち、拡散層の活性化をゲート形成前に行い、そ
の後ゲート溝を拡散層を分断して形成するため、その下
に形成するチャネル長が短くなるようなことはない。ま
た、しきい値電圧Ｖth制御のためのチャネル領域への不
純物イオン注入を所望のチャネル領域にのみすることが
できる。
【図面の簡単な説明】
【図１】（ａ）乃至（ｄ）は、本発明の第１の実施例に
係る半導体装置の製造方法を工程順に示す断面図であ
る。
【図２】（ａ）及び（ｂ）は、同じく、本発明の第１の
実施例に係る半導体装置の製造方法であって、（ａ）及
び（ｂ）は、図１（ａ）乃至（ｄ）に示す工程の次の工
程を工程順に示す断面図である。
【図３】本発明の第１の実施例に係る半導体装置を示す
平面図である。
【図４】（ａ）及び（ｂ）は、本発明の第２の実施例に
係る半導体装置の製造方法を工程順に示す断面図であ
る。
【図５】（ａ）及び（ｂ）は、本発明の第３の実施例に
係る半導体装置の製造方法を工程順に示す断面図であ
る。
【図６】（ａ）乃至（ｃ）は、本発明の第３の実施例に
係る半導体装置の製造方法であって、図５（ａ）及び
（ｂ）に示す工程の次の工程を工程順に示す断面図であ
る。
【図７】（ａ）乃至（ｃ）は、本発明の第４の実施例に
係る半導体装置の製造方法を工程順に示す断面図であ
る。
【図８】（ａ）及び（ｂ）は、本発明の第４の実施例に
係る半導体装置の製造方法であって、図７（ａ）乃至
（ｃ）に示す工程の次の工程を工程順に示す断面図であ
る。
【図９】（ａ）乃至（ｃ）は、本発明の第４の実施例に
係る半導体装置の製造方法であって、図８（ａ）及び
（ｂ）に示す工程の次の工程を工程順に示す断面図であ
る。
【図１０】（ａ）乃至（ｃ）は、本発明の第５の実施例
に係る半導体装置の製造方法を工程順に示す断面図であ
る。
【図１１】（ａ）及び（ｂ）は、本発明の第５の実施例
に係る半導体装置の製造方法であって、図１０（ａ）乃
至（ｃ）に示す工程の次の工程を工程順に示す断面図で
ある。
【図１２】（ａ）及び（ｂ）は、本発明の第６の実施例
に係る半導体装置の製造方法を工程順に示す断面図であ
る。
【図１３】（ａ）及び（ｂ）は、本発明の第７の実施例
に係る半導体装置の製造方法を工程順に示す断面図であ
る。
【図１４】（ａ）乃至（ｃ）は、本発明の第８の実施例
に係る半導体装置の製造方法を工程順に示す断面図であ
る。
【図１５】（ａ）乃至（ｃ）は、本発明の第９の実施例
に係る半導体装置の製造方法を工程順に示す断面図であ
る。
【図１６】（ａ）乃至（ｃ）は、従来例１の半導体装置
の製造方法を工程順に示す断面図である。
【図１７】（ａ）及び（ｂ）は、従来例１の半導体装置
の製造方法であって、図１６（ａ）乃至（ｃ）に示す工
程の次の工程を工程順に示す断面図である。
【図１８】（ａ）及び（ｂ）は、従来例２の半導体装置
の製造方法を工程順に示す断面図である。
【図１９】本発明の第１の実施例と従来例２とを比較す
る図であって、（ａ）は従来の半導体装置を示す断面
図、（ｂ）は、第１の実施例の半導体装置を示す断面図
である。
【符号の説明】
１；シリコン基板 ２；素子分離層 ３；ゲート酸化膜 ４；ダミーゲート ５、５ａ、２８；ｎ+拡散層 ５ｂ；ｐ+拡散層 ６；側壁絶縁膜 ７；層間絶縁膜 ８；ゲート絶縁膜 ９；メタルゲート電極 １０；Ｓｉ3Ｎ4膜 １１；シリサイド層 １２；層間絶縁膜 １３、３１；プラグ金属 １４、３２；配線層 １５；金属膜 １６、１６ａ；ｎ型ＭＯＳ領域 １６ｂ；ｐ型ＭＯＳ領域 １７；ＳｉＯ2膜 １８ａ；ｐ型ウェル層 １８ｂ；ｎ型ウェル層 １９ａ、１９ｂ、２３ａ、２３ｂ、２５；レジスト膜 ２０、２０ａ、２０ｂ；ゲート溝 ２１；Ｓｉ膜 ２２、２２ａ、２２ｂ；コンタクト孔 ２７ａ；ｎチャネル層 ２７ｂ；ｐチャネル層 ３０；空孔
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB04 BB14 BB18 BB30 CC01 CC05 DD99 EE03 EE14 GG09 GG10 GG14 5F040 DA00 DA01 DB03 DC01 EC04 EC08 EC20 ED03 EE04 EH02 EJ03 EK05 FC00 FC02 FC10 FC19 FC28 5F048 AA09 AC03 BA01 BB09 BB11 BB19 BD04 BE03 BF02 BF06 BF07 BG14

Claims (23)

    【特許請求の範囲】
  1. 【請求項１】 第１導電型半導体基板と、この基板の表
    面に形成されソース・ドレイン領域を構成する第２導電
    型拡散層と、前記拡散層を分断するように前記拡散層に
    形成された溝内に埋め込まれたゲート絶縁膜及び前記ゲ
    ート電極と、前記溝の底面に整合する前記基板表面に形
    成されたチャネル領域とを有し、前記拡散層の表面が前
    記拡散層に最も近い素子分離層の表面に比べて同一又は
    低位置にあることを特徴とする半導体装置。
  2. 【請求項２】 第１導電型半導体基板と、この基板上に
    成長されソース・ドレイン領域を構成する第２導電型拡
    散層と、前記拡散層を分断するように前記拡散層に形成
    された溝内に埋め込まれたゲート絶縁膜及び前記ゲート
    電極と、前記溝の底面に整合する前記基板表面に形成さ
    れたチャネル領域とを有し、前記拡散層の表面が前記拡
    散層に最も近い素子分離層の表面に比べて同一又は低位
    置にあることを特徴とする半導体装置。
  3. 【請求項３】 前記素子分離層が半導体基板に形成され
    た溝に埋め込まれて形成されていることを特徴とする請
    求項１又は２に記載の半導体装置。
  4. 【請求項４】 前記チャネル領域にはしきい値電圧を制
    御するための不純物イオンが注入されていることを特徴
    とする請求項１乃至３のいずれか１項に記載の半導体装
    置。
  5. 【請求項５】 前記拡散層表面にはシリサイド層が形成
    されていることを特徴とする請求項１乃至４のいずれか
    １項に記載の半導体装置。
  6. 【請求項６】前記ゲート電極はＲｕ、ＴｉＮ及びＷから
    なる群から選択された少なくとも１種の材料を含有する
    ことを特徴とする請求項１乃至５のいずれか１項に記載
    の半導体装置。
  7. 【請求項７】 第１導電型半導体基板表面に第２導電型
    拡散層を形成する工程と、前記第１導電型半導体基板上
    に層間絶縁膜を形成する工程と、前記第２導電型拡散層
    を分断するように前記第２導電型拡散層に第１の溝を形
    成する工程と、前記第１の溝の少なくとも底面にゲート
    絶縁膜を形成する工程と、前記第１の溝が形成された前
    記第１導電型半導体基板上に導電膜を形成し前記第１の
    溝に導電膜を埋め込みゲート電極を形成する工程とを有
    することを特徴とする半導体装置の製造方法。
  8. 【請求項８】 前記第２導電型拡散層は前記第１導電型
    半導体基板表面にイオン注入することにより形成するこ
    とを特徴とする請求項７に記載の半導体装置の製造方
    法。
  9. 【請求項９】 第１導電型半導体基板上に第２導電型拡
    散層を形成する工程と、前記第１導電型半導体基板上に
    層間絶縁膜を形成する工程と、前記第２導電型拡散層を
    分断するように前記第２導電型拡散層に第１の溝を形成
    する工程と、前記第１の溝の少なくとも底面にゲート絶
    縁膜を形成する工程と、前記第１の溝が形成された前記
    第１導電型半導体基板上に導電膜を形成し前記第１の溝
    に導電膜を埋め込みゲート電極を形成する工程とを有す
    ることを特徴とする半導体装置の製造方法。
  10. 【請求項１０】 前記第２導電型拡散層は前記第１導電
    型半導体基板上にエピタキシアル成長することにより形
    成するか又は気相成長法により形成することを特徴とす
    る請求項９に記載の半導体装置の製造方法。
  11. 【請求項１１】 前記素子分離層が半導体基板の表面に
    形成された溝に埋め込まれて形成されていることを特徴
    とする請求項７乃至１０のいずれか１項に記載の半導体
    装置。
  12. 【請求項１２】 チャネル領域となる前記第１の溝の底
    面下にしきい値電圧制御のための不純物イオンを注入す
    る工程を有することを特徴とする請求項７乃至１１のい
    ずれか１項に記載の半導体装置の製造方法。
  13. 【請求項１３】 前記第１導電型半導体基板表面に素子
    分離層を形成する工程と、第１の素子領域に第１導電型
    ウェル層と前記第１導電型ウェル層表面に第２導電型拡
    散層とを形成する工程と、前記第２導電型拡散層の下層
    にイオン注入することによりチャネル層を形成する工程
    と、第２の素子領域に第２導電型ウェル層と前記第２導
    電型ウェル層表面に第１導電型拡散層とを形成する工程
    と、前記第１導電型拡散層の下層にイオン注入すること
    によりチャネル層を形成する工程と、前記第１導電型半
    導体基板上に層間絶縁膜を形成する工程と、前記第１の
    素子領域及び前記第２の素子領域に第２導電型拡散層又
    は第１導電型拡散層を分断して前記チャネル層に達する
    第１の溝を夫々形成する工程と、前記第１の溝の少なく
    とも底面にゲート絶縁膜を形成する工程と、前記第１導
    電型半導体基板上に導電膜を形成し前記第１の溝に導電
    膜を埋め込みゲート電極を形成する工程とを有すること
    を特徴とする半導体装置の製造方法。
  14. 【請求項１４】 前記拡散層の表面にシリサイド層を形
    成する工程を有することを特徴とすることを特徴とする
    請求項７乃至１３のいずれか１項に記載の半導体装置の
    製造方法。
  15. 【請求項１５】前記第１の溝を形成する工程と前記第１
    の溝の少なくとも底面にゲート絶縁膜を形成する工程間
    に、前記第１の溝の少なくとも底面に第１の絶縁膜を形
    成する工程と、前記絶縁膜をエッチング除去する工程と
    を有することを特徴とする請求項７乃至１４のいずれか
    １項に記載の半導体装置の製造法。
  16. 【請求項１６】 前記第１の絶縁膜が熱酸化によって形
    成されるシリコン酸化膜であることを特徴とする請求項
    １５に記載の半導体装置の製造方法。
  17. 【請求項１７】 前記第１の溝を形成する工程と前記第
    １の溝の少なくとも底面にゲート絶縁膜を形成する工程
    間に、前記第１の溝に第２の絶縁膜を形成する工程と、
    前記第１の溝に形成された前記第２の絶縁膜のうち異方
    性エッチングにより底面の前記第２の絶縁膜のみを除去
    する工程と、前記第１の溝の底面に第３の絶縁膜を形成
    する工程と、前記第３の絶縁膜をエッチング除去する工
    程とを有することを特徴とする請求項７乃至１４のいず
    れか１項に記載の半導体装置の製造方法。
  18. 【請求項１８】 前記第３の絶縁膜をエッチング除去す
    る工程と前記第１の溝の少なくとも底面にゲート絶縁膜
    を形成する工程間に、前記第１の溝側面の第２の絶縁膜
    を除去する工程を有することを特徴とする請求項１７に
    記載の半導体装置の製造方法。
  19. 【請求項１９】 前記第２の絶縁膜がシリコン窒化膜で
    あり、前記第３の絶縁膜が熱酸化によって形成されるシ
    リコン酸化膜であることを特徴とする請求項１７又は１
    ８に記載の半導体装置の製造方法。
  20. 【請求項２０】 前記ゲート絶縁膜はタンタル酸化膜で
    あることを特徴とする請求項７乃至１９のいずれか１項
    に記載の半導体装置の製造方法。
  21. 【請求項２１】 前記第１の溝の少なくとも底面にゲー
    ト絶縁膜を形成する工程の後工程として、前記拡散層に
    接続するコンタクトとなる位置に第２の溝を形成する工
    程と、前記第１導電型半導体基板上に第１の導電膜を形
    成し前記第１の溝及び前記第２の溝に導電膜を埋め込み
    ゲート電極及びコンタクトを夫々形成する工程と、前記
    第１の導電膜を選択的にエッチングして前記コンタクト
    に接続する配線を形成する工程とを有することを特徴と
    することを特徴とする請求項７乃至２０のいずれか１項
    に記載の半導体装置の製造方法。
  22. 【請求項２２】 前記第１の溝の少なくとも底面にゲー
    ト絶縁膜を形成する工程の後工程として、前記拡散層に
    接続するコンタクトとなる位置に第２の溝を形成する工
    程と、前記第１導電型半導体基板上に第１の導電膜を形
    成し前記第１の溝及び前記第２の溝に導電膜を埋め込み
    ゲート電極及びコンタクトを夫々形成する工程と、化学
    的機械的研磨により前記第１導電型半導体基板を平坦化
    する工程と、表前記平坦化された前記基板上に第２の導
    電膜を形成し前記第２の導電膜を選択的にエッチングす
    ることにより前記コンタクトに接続する配線を形成する
    工程とを有することを特徴とする請求項７乃至２０のい
    ずれか１項に記載の半導体装置の製造方法。
  23. 【請求項２３】 前記導電膜は、Ｒｕ膜、ＴｉＮ膜及び
    Ｗ膜からなる群から選択された少なくとも１種の金属膜
    から形成されるか又は前記群から選択された少なくとも
    ２種の金属膜から形成される積層膜であることを特徴と
    する請求項７乃至２２のいずれか１項に記載の半導体装
    置の製造方法。
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