JP2001015672A - Semiconductor device - Google Patents
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Abstract
Description
【０００１】[0001]
【発明の属する技術分野】 本発明は、プラスチックモ
ジュール型のパワーデバイスに関し、特に大容量高電圧
ＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔｅＢｉｐｏｌａｒ
Ｔｒａｎｓｉｓｔｏｒ）モジュールで構成される半導体
装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a plastic module type power device, and in particular, to a large capacity high voltage IGBT (Insulated Gate Bipolar).
The present invention relates to a semiconductor device including a Transistor module.
【０００２】[0002]
【従来の技術】 従来のプラスチックモジュール型ＩＧ
ＢＴモジュールの内部配線構造を図４に示す。図４に示
すようにＩＧＢＴモジュール２３は複数のセラミック基
板２４に各々複数のＩＧＢＴチップ２５が搭載されてい
る。ＩＧＢＴチップ３のゲート電極（図示せず）には、
発振防止用の抵抗２６が接続されている。同一セラミッ
ク基板２４の２組のＩＧＢＴチップ２５は抵抗２６を介
して接続される。従来例によれば接続された２組にＩＧ
ＢＴチップ２５は、外部ゲート端子２７に接続されてい
る。他のセラミック基板２４のチップも同様に外部ゲー
ト端子２７に並列に接続されている。図５は従来のＩＧ
ＢＴモジュール２３の断面図である。図２を用いてゲー
ト抵抗の配置を説明する。従来例においては、Ｃｕプレ
ート２８を両面に設けたセラミック基板２９裏面に半田
３０を介してヒートシンクメタル３１が設けられてい
る。セラミック基板２９表面のＣｕプレート２８上には
半田３０を介してＩＧＢＴチップ３０、エミッタ端子３
２、コレクタ端子３３、ゲート端子３４が設けられてい
る。通常、ＩＧＢＴチップ３０はセラミック基板２９上
に複数個設けられている（図示せず）。また、セラミッ
ク基板はここでは図示していないが、ヒートシンクメタ
ル３１上に複数個隣接して設けられている。それぞれの
セラミック基板２９から各端子がそれぞれ接続されてい
る。2. Description of the Related Art Conventional plastic module type IG
FIG. 4 shows the internal wiring structure of the BT module. As shown in FIG. 4, the IGBT module 23 has a plurality of IGBT chips 25 mounted on a plurality of ceramic substrates 24, respectively. The gate electrode (not shown) of the IGBT chip 3 includes:
A resistor 26 for preventing oscillation is connected. Two sets of IGBT chips 25 on the same ceramic substrate 24 are connected via a resistor 26. According to the conventional example, two sets of connected IG
The BT chip 25 is connected to the external gate terminal 27. Similarly, the other chips on the ceramic substrate 24 are connected in parallel to the external gate terminals 27. FIG. 5 shows a conventional IG
FIG. 3 is a cross-sectional view of the BT module 23. The arrangement of the gate resistors will be described with reference to FIG. In the conventional example, a heat sink metal 31 is provided via a solder 30 on the back surface of a ceramic substrate 29 having a Cu plate 28 provided on both surfaces. The IGBT chip 30 and the emitter terminal 3 are placed on the Cu plate 28 on the surface of the ceramic substrate 29 via solder 30.
2, a collector terminal 33 and a gate terminal 34 are provided. Usually, a plurality of IGBT chips 30 are provided on the ceramic substrate 29 (not shown). Although not shown here, a plurality of ceramic substrates are provided adjacent to the heat sink metal 31. Each terminal is connected to each ceramic substrate 29.
【０００３】ヒートシンクメタル３１の周辺には、プラ
スチックケース３５が設けられており、周囲を取り囲ん
でいる。尚、ここでは、ＩＧＢＴモジュールの周辺部分
を図示しているため、プラスチックケース３５全体図は
図示していない。プラスチックケース３５の反対側にヒ
ートシンクメタル３１に固定されたプラスチックケース
が配置される（図示せず）。ＩＧＢＴモジュール２３上
側には、キャップ３６が設けられおり、モジュール上部
を覆う。キャップ３６は、プラスチックケース３５に接
続されており、また、エミッタ端子３２、コレクタ端子
３３、ゲート端子３４に噛み合うようにな形状とする。
エミッタ端子３２は、例えばＩＧＢＴチップ３０のエミ
ッタ電極（図示せず）よりボンディングワイヤ３７を介
して接続される。コレクタ端子３３は、例えばＩＧＢＴ
チップ下に設けられたＣｕプレート２８から接続され
る。ゲート端子３４は、例えばＩＧＢＴチップ３０のゲ
ート電極（図示せず）よりボンディングワイヤ３７を介
して接続される。また、ゲート端子３４とＩＧＢＴチッ
プ３０のゲート電極間には各チップごとにそれぞれ抵抗
が間に介されている（図示せず）。この抵抗はスイッチ
ング時の発振防止のために接続されており、通常はセラ
ミック基板上に設けらている。ここでいう発振防止のた
めの抵抗は図４では抵抗２６に相当するものである。A plastic case 35 is provided around the heat sink metal 31 and surrounds the periphery. Here, since the periphery of the IGBT module is illustrated, the entire view of the plastic case 35 is not illustrated. A plastic case fixed to the heat sink metal 31 is arranged on the opposite side of the plastic case 35 (not shown). A cap 36 is provided above the IGBT module 23, and covers the upper part of the module. The cap 36 is connected to the plastic case 35 and has a shape that meshes with the emitter terminal 32, the collector terminal 33, and the gate terminal 34.
The emitter terminal 32 is connected to, for example, an emitter electrode (not shown) of the IGBT chip 30 via a bonding wire 37. The collector terminal 33 is, for example, an IGBT
The connection is made from a Cu plate 28 provided below the chip. The gate terminal 34 is connected to a gate electrode (not shown) of the IGBT chip 30 via a bonding wire 37, for example. A resistor is interposed between the gate terminal 34 and the gate electrode of the IGBT chip 30 for each chip (not shown). This resistor is connected to prevent oscillation at the time of switching, and is usually provided on a ceramic substrate. The resistor for preventing oscillation here corresponds to the resistor 26 in FIG.
【０００４】[0004]
【発明が解決しようとする課題】 従来のＩＧＢＴモジ
ュールにおいては、スイッチング時の発振防止のため
に、個々のＩＧＢＴチップ間にそれぞれ抵抗を設けてい
る。しかしながら、大容量化のためにＩＧＢＴチップの
個数が多くなるにつれて、チップを複数個搭載したセラ
ミック基板の枚数も増加することになり、チップ自体に
抵抗が介されていても、この基板同士が大きなチップ同
士を接続した状態と同じになり基板間で発振が生じてし
まう場合があった。この発振により、モジュールの誤動
作、破壊が生じるという問題があった。従来技術におい
ては、セラミック基板上に抵抗を設けていたが、基板上
にはチップが搭載されており、抵抗が配置される領域に
は余裕を持たされていないため、装置の小型化が困難に
なることや、セラミック基板上に抵抗、配線を接続する
ことの複雑さから、セラミック基板の変更基板間での発
振に対するさらなる対策は取られていなかった。また、
従来のＩＧＢＴモジュールのスイッチング波形図を図６
に示す。Ｉｃは、コレクタ電流Ｉｃの波形図、Ｖｃｅ
は、エミッタコレクタ電位Ｖｃｅの波形図、Ｖｇｅは、
ゲート電位Ｖｇｅの波形図を示している。これは短絡試
験による結果であり、ここではオンしてから１０ｕｓで
ゲート電位がオフしはじめるように設定されている。従
来のＩＧＢＴモジュールの内部配線構造においては図６
に示すとおり、ゲート電極電位に発振が生じている。In a conventional IGBT module, a resistor is provided between each IGBT chip to prevent oscillation at the time of switching. However, as the number of IGBT chips increases due to the increase in capacity, the number of ceramic substrates on which a plurality of chips are mounted also increases. In some cases, the state becomes the same as the state in which the chips are connected, and oscillation occurs between the substrates. Due to this oscillation, there is a problem that the module malfunctions and destructs. In the prior art, a resistor was provided on a ceramic substrate.However, since a chip is mounted on the substrate and there is no allowance in an area where the resistor is arranged, it is difficult to reduce the size of the device. For this reason, and because of the complexity of connecting resistors and wiring on the ceramic substrate, no further countermeasures have been taken against oscillations between the changed ceramic substrates. Also,
FIG. 6 is a switching waveform diagram of a conventional IGBT module.
Shown in Ic is a waveform diagram of the collector current Ic, Vce
Is a waveform diagram of the emitter-collector potential Vce, and Vge is
FIG. 3 shows a waveform diagram of a gate potential Vge. This is a result of the short-circuit test, and here, it is set so that the gate potential starts to be turned off 10 μs after being turned on. FIG. 6 shows the internal wiring structure of a conventional IGBT module.
As shown in FIG. 7, oscillation occurs in the gate electrode potential.
【０００５】本発明は上記問題点に鑑みてなされたもの
で、大容量高電圧ＩＧＢＴモジュールにおいてスイッチ
ング動作時の発振の防止を提供することを目的とする。The present invention has been made in view of the above-mentioned problems, and has as its object to provide a large-capacity, high-voltage IGBT module that prevents oscillation during switching operation.
【０００６】[0006]
【課題を解決するための手段】 上記目的を達成するた
めにの、本発明においてはセラミック基板上に設けられ
た複数の半導体チップと、前記複数の半導体チップのゲ
ート電極にそれぞれ接続される第１の抵抗と、前記第１
の抵抗を介して少なくとも前記半導体チップ２組が接続
され、１本の第１ゲート端子を有した前記半導体チップ
群を第１のユニットとし、前記複数の半導体チップを前
記複数の第１のユニットに振り分け、前記第１ゲート端
子に第２の抵抗を介して少なくとも前記第１のユニット
２組が接続され、１本の第２ゲート端子を有した前記半
導体チップ群を第２のユニットとすることを特徴とする
半導体モジュールを提供する。また、複数のセラミック
基板上に設けられた複数の半導体チップと、前記複数の
半導体チップのゲート電極にそれぞれ接続される第１の
抵抗と、前記第１の抵抗を介して少なくとも前記半導体
チップ２組が接続され、１本の第１ゲート端子を有した
前記半導体チップ群を第１のユニットとし、前記第１の
ユニットが前記複数のセラミック基板にそれぞれに設け
られ、前記第１ゲート端子に第２の抵抗を介して少なく
とも複数のセラミック基板間の前記第１のユニット２組
が接続され、１本の第２ゲート端子を有した前記半導体
チップ群を第２のユニットとすることを特徴とする半導
体モジュールを提供する。Means for Solving the Problems In order to achieve the above object, in the present invention, a plurality of semiconductor chips provided on a ceramic substrate, and first semiconductor chips connected to gate electrodes of the plurality of semiconductor chips, respectively. And the first
At least two sets of the semiconductor chips are connected to each other through a resistor, and the group of semiconductor chips having one first gate terminal is a first unit, and the plurality of semiconductor chips are connected to the plurality of first units. And distributing at least two sets of the first units to the first gate terminal via a second resistor, and setting the semiconductor chip group having one second gate terminal as a second unit. A semiconductor module is provided. Further, a plurality of semiconductor chips provided on a plurality of ceramic substrates, a first resistor connected to a gate electrode of each of the plurality of semiconductor chips, and at least two sets of the semiconductor chips via the first resistor. And the semiconductor chip group having one first gate terminal is defined as a first unit, the first unit is provided on each of the plurality of ceramic substrates, and a second unit is provided on the first gate terminal. Wherein at least two sets of the first units between the plurality of ceramic substrates are connected via the resistor, and the semiconductor chip group having one second gate terminal is used as a second unit. Provide a module.
【０００７】また、前記第１及び第２の抵抗は、セラミ
ック基板上に配置されるＰＣＢ基板上で配線されること
を特徴とする半導体モジュールを提供する。Further, there is provided a semiconductor module characterized in that the first and second resistors are wired on a PCB substrate arranged on a ceramic substrate.
【０００８】[0008]
【発明の実施の形態】 以下、図面を参照し本発明の実
施例について説明する。図１は本発明の実施例に関する
発振防止のゲート抵抗を挿入したＩＧＢＴモジュールの
概略の構成を示すものである。図１に示すようにＩＧＢ
Ｔモジュール１は複数のセラミック基板２に各々複数の
ＩＧＢＴチップ３が搭載されている。ＩＧＢＴチップ３
のゲート電極（図示せず）には、発振防止用の抵抗４が
接続されている。同一セラミック基板２の２組のＩＧＢ
Ｔチップ３は抵抗４を介して接続される。これを仮に第
１のユニットとする。第１のユニットは接続された抵抗
４の上段に、抵抗５が接続されており、他の第１のユニ
ットと抵抗５を介して接続されている。これを仮に第２
のユニットとする。第２のユニットは例えば同じセラミ
ック基板内に形成される。第２のユニットは接続された
抵抗５の上段に、抵抗６が接続されており、他の第２の
ユニットと抵抗６を介して接続されている。これを仮に
第３のユニットとする。第３のユニットは例えば他のセ
ラミック基板同士を接続して形成される。第３のユニッ
トは接続された抵抗６の上段に、抵抗７が接続されてお
り、他の第３のユニットと抵抗７を介して接続されてい
る。抵抗７を介して接続された第３のユニットは最終的
に、この上段において外部ゲート端子８に接続される。Embodiments of the present invention will be described below with reference to the drawings. FIG. 1 shows a schematic configuration of an IGBT module in which a gate resistor for preventing oscillation is inserted according to an embodiment of the present invention. As shown in FIG.
The T module 1 has a plurality of IGBT chips 3 mounted on a plurality of ceramic substrates 2 respectively. IGBT chip 3
A resistance 4 for preventing oscillation is connected to the gate electrode (not shown). Two sets of IGB on the same ceramic substrate 2
The T chip 3 is connected via a resistor 4. This is temporarily referred to as a first unit. The first unit has a resistor 5 connected to the upper stage of the connected resistor 4, and is connected to the other first units via the resistor 5. This is the second
Unit. The second unit is formed, for example, in the same ceramic substrate. The second unit has a resistor 6 connected to the upper stage of the connected resistor 5 and is connected to another second unit via the resistor 6. This is temporarily referred to as a third unit. The third unit is formed by connecting other ceramic substrates, for example. The third unit has a resistor 7 connected to the upper stage of the connected resistor 6, and is connected to another third unit via the resistor 7. The third unit connected via the resistor 7 is finally connected to the external gate terminal 8 in this upper stage.
【０００９】ここではゲート抵抗を複数段の接続とし、
カスケード接続としている。本発明の実施例では、第１
のユニットの上位段に発振防止用のゲート抵抗をさらに
噛ませることにより、第２、或いは第３のユニット間で
の発振を防ぐことができる。図２は本発明の実施例であ
るＩＧＢＴモジュール１の断面図である。図２を用いて
ゲート抵抗の配置を説明する。本発明の実施例において
は、Ｃｕプレート１１を両面に設けたセラミック基板１
２裏面に半田１０を介してヒートシンクメタル９が設け
られている。セラミック基板１２表面のＣｕプレート１
０上には半田１０を介してＩＧＢＴチップ１６、エミッ
タ端子１３、コレクタ端子１４、内部ゲート端子１５が
設けられている。通常、ＩＧＢＴチップ１６はセラミッ
ク基板１２上に複数個設けられている（図示せず）。ま
た、セラミック基板はここでは図示していないが、ヒー
トシンクメタル９上に複数個隣接して設けられている。
それぞれのセラミック基板１２から各端子がそれぞれ接
続されている。ヒートシンクメタル９の周辺には、プラ
スチックケース１８が設けられており、周囲を取り囲ん
でいる。尚、ここでは、ＩＧＢＴモジュールの周辺部分
を図示しているため、プラスチックケース１８全体図は
図示していない。プラスチックケース１８の反対側にヒ
ートシンクメタル９に固定されたプラスチックケースが
配置される（図示せず）。Here, the gate resistance is connected in a plurality of stages,
Cascade connection. In the embodiment of the present invention, the first
Oscillation between the second and third units can be prevented by further biting an oscillation-preventing gate resistor in the upper stage of the unit. FIG. 2 is a sectional view of the IGBT module 1 according to the embodiment of the present invention. The arrangement of the gate resistors will be described with reference to FIG. In the embodiment of the present invention, the ceramic substrate 1 having the Cu plate 11
2, a heat sink metal 9 is provided on the back surface via a solder 10. Cu plate 1 on the surface of ceramic substrate 12
On IGBT 0, an IGBT chip 16, an emitter terminal 13, a collector terminal 14, and an internal gate terminal 15 are provided via a solder 10. Usually, a plurality of IGBT chips 16 are provided on the ceramic substrate 12 (not shown). Although not shown, a plurality of ceramic substrates are provided adjacent to the heat sink metal 9.
Each terminal is connected to each ceramic substrate 12. A plastic case 18 is provided around the heat sink metal 9 and surrounds the periphery. Here, since the periphery of the IGBT module is illustrated, the entire plastic case 18 is not illustrated. A plastic case fixed to the heat sink metal 9 is arranged on the opposite side of the plastic case 18 (not shown).
【００１０】ＩＧＢＴモジュール上側には、キャップ１
９が設けられおり、モジュール上部を覆う。キャップ１
９は、プラスチックケース１８に接続されており、ま
た、エミッタ端子１３、コレクタ端子１４、ゲート外部
端子（後述する）に噛み合うようにな形状とする。エミ
ッタ端子１３は、例えばＩＧＢＴチップ１６のエミッタ
電極（図示せず）よりボンディングワイヤ１７を介して
接続される。コレクタ端子１４が、例えばＩＧＢＴチッ
プ下に設けられたＣｕプレート１１から接続される。内
部ゲート端子１５は、例えばＩＧＢＴチップ１６のゲー
ト電極（図示せず）よりボンディングワイヤ１７を介し
て接続される。ＩＧＢＴモジュール内部のセラミック基
板１２上には、ＰＣＢ（ＰｒｉｎｔｅｄＣｉｒｃｕｉｔ
Ｂｏａｒｄ）基板２０が設けられている。ＰＣＢ基板２
０には、配線領域が設けられており（図示せず）、この
領域のない場所において例えばキャップ１９とネジ止め
されて固定されている（図示せず）。ネジ止め箇所は基
板周辺とは限らず空いた領域であれば中央に配置するこ
ともできる。ＰＣＢ基板２０には、発振防止用の抵抗２
１が設けられており、この基板上２０において、図１に
示した複数段の抵抗２１の接続が行われる。図１で説明
した第１のユニット、第２のユニット、第３のユニット
については仮想的なものであり、これらの実際上の接続
はこのＰＣＢ基板２０上で接続される。ＰＣＢ基板２０
は、内部ゲート端子１５と半田を介して接続されてお
り、抵抗２１と内部ゲート端子１５は、ＰＣＢ基板２０
を多層基板とすることで接続される。ＰＣＢ基板２０か
らは、半田を介して外部ゲート端子２２が設けられてお
り、キャップ１９から突出する。On the upper side of the IGBT module, a cap 1 is provided.
9 are provided to cover the top of the module. Cap 1
Numeral 9 is connected to a plastic case 18 and is shaped so as to mesh with the emitter terminal 13, the collector terminal 14, and the gate external terminal (described later). The emitter terminal 13 is connected to, for example, an emitter electrode (not shown) of the IGBT chip 16 via a bonding wire 17. A collector terminal 14 is connected from, for example, a Cu plate 11 provided below the IGBT chip. The internal gate terminal 15 is connected to, for example, a gate electrode (not shown) of the IGBT chip 16 via a bonding wire 17. A PCB (Printed Circuit) is provided on the ceramic substrate 12 inside the IGBT module.
Board) substrate 20 is provided. PCB board 2
0 is provided with a wiring area (not shown), and is screwed and fixed to, for example, the cap 19 in a place without this area (not shown). The screwing point is not limited to the periphery of the substrate, but may be arranged at the center in an empty area. The PCB substrate 20 has a resistor 2 for preventing oscillation.
1 are provided, and a plurality of stages of the resistors 21 shown in FIG. 1 are connected on the substrate 20. The first unit, the second unit, and the third unit described with reference to FIG. 1 are virtual, and their actual connections are connected on the PCB board 20. PCB board 20
Is connected to the internal gate terminal 15 via solder, and the resistor 21 and the internal gate terminal 15 are connected to the PCB substrate 20.
Are connected by forming a multi-layer substrate. External gate terminals 22 are provided from the PCB substrate 20 via solder, and protrude from the cap 19.
【００１１】図３は、本発明の実施例におけるスイッチ
ング波形図である。Ｉｃは、コレクタ電流Ｉｃの波形
図、Ｖｃｅは、エミッタコレクタ電位Ｖｃｅの波形図、
Ｖｇｅは、ゲート電位Ｖｇｅの波形図を示している。こ
れは短絡試験による結果であり、ここではオンしてから
１０ｕｓでゲート電位がオフしはじめるように設定され
ている。図３から明らかなようにゲート電位Ｖｇｅ発振
が防止されていることがわかる。本発明の実施例におい
ては、セラミック基板１２上にＰＣＢ基板２０を設け、
さらにこの基板２０上でゲート抵抗の配線を行うことに
より、従来小型化のためにセラミック基板では、設ける
ことが困難であったゲート抵抗領域および配線領域を稼
ぐことが可能となり、また、ゲート抵抗の複数段接続が
可能となる。これにより、例えばセラミック基板間でみ
た場合でも発振防止用の抵抗が上段に設けられているた
め、チップ間だけでなく、セラミック基板間などでの発
振を防止することができ、スイッチング動作時の誤動
作、破壊という問題を防止することができる。尚、発振
防止用の抵抗値は同一ユニット間では、同じ値にするこ
とが望ましいが、上位下位ユニット間においては、必ず
しも同一でなくてもよい。FIG. 3 is a switching waveform diagram in the embodiment of the present invention. Ic is a waveform diagram of the collector current Ic, Vce is a waveform diagram of the emitter-collector potential Vce,
Vge shows a waveform diagram of the gate potential Vge. This is a result of the short-circuit test, and here, it is set so that the gate potential starts to be turned off 10 μs after being turned on. It is apparent from FIG. 3 that the gate potential Vge oscillation is prevented. In the embodiment of the present invention, a PCB substrate 20 is provided on the ceramic substrate 12,
Further, by performing the wiring of the gate resistance on the substrate 20, it is possible to increase the gate resistance region and the wiring region which were difficult to provide on the ceramic substrate due to the conventional miniaturization. Multiple stages of connection are possible. As a result, even when viewed between ceramic substrates, for example, a resistor for preventing oscillation is provided in the upper stage, so that oscillation can be prevented not only between chips but also between ceramic substrates and the like. The problem of destruction can be prevented. It is desirable that the resistance value for oscillation prevention be the same between the same units, but it is not necessarily the same between the upper and lower units.
【００１２】また、本発明の実施例においては、第１の
ユニットを２組のＩＧＢＴチップの接続としたが、この
数に限定させることはなく、例えば３組のＩＧＢＴチッ
プにそれぞれ抵抗をかませて第１ユニットとしてもよい
し、それ以上でもよい。また、その上位ユニットについ
ても同様であり、例えば第１のユニットを３組接続させ
たものを第２のユニットとしてもかまわない。同一ユニ
ット間においては、チップの数を揃えることが望まし
い。また、ユニットの数は偶数個でなくてもかまわな
い。例えばユニット数が３組であり、これを１つに接続
して外部ゲート端子に接続してもよい。この実施例にお
いては、ＩＧＢＴを例としたが他にＩＥＧＴ（Ｉｎｊｅ
ｃｔｉｏｎＥｎｈａｎｃｅｄＧａｔｅＴｒａｎｓｉｓｔ
ｏｒ）、パワーＭＯＳＦＥＴ等を用いても同様の効果を
得ることができる。In the embodiment of the present invention, the first unit is connected to two sets of IGBT chips. However, the present invention is not limited to this number. For example, three sets of IGBT chips are each provided with a resistor. The first unit may be used, or more units may be used. The same applies to the upper unit. For example, a unit in which three sets of the first unit are connected may be used as the second unit. It is desirable that the number of chips be the same between the same units. Also, the number of units need not be an even number. For example, the number of units is three, and these may be connected to one and connected to an external gate terminal. In this embodiment, the IGBT is used as an example, but the IEGT (Inject
ctionEnhancedGateTransist
or), the same effect can be obtained by using a power MOSFET or the like.
【００１３】[0013]
【発明の効果】 本発明では、ＭＯＳゲート型半導体装
置において、スイッチング動作時の発振を防止すること
ができる。According to the present invention, in a MOS gate type semiconductor device, oscillation during a switching operation can be prevented.
【図１】本発明の実施例に係わるＩＧＢＴモジュールの
ゲート内部配線構造を示す図である。FIG. 1 is a diagram showing a gate internal wiring structure of an IGBT module according to an embodiment of the present invention.
【図２】本発明の実施例に係わるＩＧＢＴモジュールの
断面構造を示す図である。FIG. 2 is a diagram showing a cross-sectional structure of the IGBT module according to the embodiment of the present invention.
【図３】本発明の実施例に係わるＩＧＢＴモジュールの
スイッチング波形を示す図である。FIG. 3 is a diagram showing switching waveforms of the IGBT module according to the embodiment of the present invention.
【図４】従来例に係わるＩＧＢＴモジュールのゲート内
部配線構造を示す図である。FIG. 4 is a diagram showing a gate internal wiring structure of an IGBT module according to a conventional example.
【図５】従来例に係わるＩＧＢＴモジュールの断面構造
を示す図である。FIG. 5 is a diagram showing a cross-sectional structure of an IGBT module according to a conventional example.
【図６】従来例に係わるＩＧＢＴモジュールのスイッチ
ング波形図を示す図である。FIG. 6 is a diagram showing a switching waveform diagram of an IGBT module according to a conventional example.
１ ＩＧＢＴモジュール ２、１２ セラミック基板 ３、１６ ＩＧＢＴチップ ４、５、６、７、２１ 抵抗 ８、２２ 外部ゲート端子 １１ Ｃｕプレート １０ 半田 １３ エミッタ端子 １４ コレクタ端子 １５ 内部ゲート端子 ９ ヒートシンクメタル １８ プラスチックケース １９ キャップ １７ ボンディングワイヤ ２０ ＰＣＢ基板 REFERENCE SIGNS LIST 1 IGBT module 2, 12 ceramic substrate 3, 16 IGBT chip 4, 5, 6, 7, 21 resistor 8, 22 external gate terminal 11 Cu plate 10 solder 13 emitter terminal 14 collector terminal 15 internal gate terminal 9 heat sink metal 18 plastic case 19 Cap 17 Bonding wire 20 PCB board
フロントページの続き (72)発明者 西原 慶一 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内Continuing from the front page (72) Inventor Keiichi Nishihara 1 Tokoba Toshiba-cho, Komukai-ku, Kawasaki-shi, Kanagawa In the Toshiba Microelectronics Center Co., Ltd.
Claims (3)
半導体チップと、 前記複数の半導体チップのゲート電極にそれぞれ接続さ
れる第１の抵抗と、 前記第１の抵抗を介して少なくとも前記半導体チップ２
組が接続され、１本の第１ゲート端子を有した前記半導
体チップ群を第１のユニットとし、 前記複数の半導体チップを前記複数の第１のユニットに
振り分け、前記第１ゲート端子に第２の抵抗を介して少
なくとも前記第１のユニット２組が接続され、１本の第
２ゲート端子を有した前記半導体チップ群を第２のユニ
ットとすることを特徴とする半導体モジュール。A plurality of semiconductor chips provided on a ceramic substrate; a first resistor connected to a gate electrode of each of the plurality of semiconductor chips; and at least the semiconductor chip 2 via the first resistor.
A set is connected, the semiconductor chip group having one first gate terminal is defined as a first unit, the plurality of semiconductor chips are distributed to the plurality of first units, and a second gate is allocated to the first gate terminal. A semiconductor module, characterized in that at least two sets of the first units are connected via the resistors described above, and the semiconductor chip group having one second gate terminal is a second unit.
数の半導体チップと、 前記複数の半導体チップのゲート電極にそれぞれ接続さ
れる第１の抵抗と、 前記第１の抵抗を介して少なくとも前記半導体チップ２
組が接続され、１本の第１ゲート端子を有した前記半導
体チップ群を第１のユニットとし、 前記第１のユニットが前記複数のセラミック基板にそれ
ぞれに設けられ、前記第１ゲート端子に第２の抵抗を介
して少なくとも複数のセラミック基板間の前記第１のユ
ニット２組が接続され、１本の第２ゲート端子を有した
前記半導体チップ群を第２のユニットとすることを特徴
とする半導体モジュール。2. A plurality of semiconductor chips provided on a plurality of ceramic substrates, a first resistor connected to a gate electrode of each of the plurality of semiconductor chips, and at least the semiconductor via the first resistor. Chip 2
A set is connected, and the semiconductor chip group having one first gate terminal is defined as a first unit. The first unit is provided on each of the plurality of ceramic substrates, and a first gate terminal is provided on the plurality of ceramic substrates. At least two sets of the first units between a plurality of ceramic substrates are connected via two resistors, and the semiconductor chip group having one second gate terminal is a second unit. Semiconductor module.
基板上に配置されるＰＣＢ基板上で配線されることを特
徴とする請求項１及び２記載の半導体モジュール。3. The semiconductor module according to claim 1, wherein said first and second resistors are wired on a PCB substrate disposed on a ceramic substrate.
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10141923B2 (en) | 2016-08-25 | 2018-11-27 | Toyota Motor Engineering & Manufacturing North America, Inc. | System and method for eliminating gate voltage oscillation in paralleled power semiconductor switches |
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