JP2000517080A - 記憶装置 - Google Patents

Abstract

(57)【要約】 記憶装置のデータ内容はたいてい、ＥＤＣ方式により保護される。その際、本発明によれば記憶装置は、ＥＤＣ方式による多重ビット誤りの識別性が格段に改善されるよう構成されている。

Description

【発明の詳細な説明】 記憶装置 データワードのアドレスのところに付加的に複数の冗長ビットをいっしよに格 納するようにして、データ内容がＥＤＣ符号によって保護されている形式の記憶 装置がある。それらのビットはコントロールワードビットまたは単にＫビットと 呼ばれ、データワードにおける特定の部分についてパリティサムを形成すること によって発生する。このことを一般にＥＤＣ符号（ＥＤＣとはError Detection Code−誤り検出符号−の略）と呼んでいる。メモリワードの読み出しにあたり部 分パリティが新たに形成され、やはり読み出された対応するＫビットと比較され る。すべてのＫビットについて同一であるならば、読み出されたデータワードは 誤りがないと推定される。同一ではないならば、不一致のパターンすなわちシン ドロームパターンから、誤りの種類について推定する。 上述の比較において一致のみられないＫビットの位置を表すものを、シンドロ ームと称する。所定のシンドロームパターンはデコーディングされ、場合によっ てはデータワード中の誤りのあるビット位置が求められ、反転により訂正される 。 Ｋビット（ＥＤＣ符号）の形成、比較、シンドロー ムのデコーディング、および必要に応じて上位のコントロール系による警告発生 は今日、一般に専用のコントローラコンポーネントを用いて行われる。このよう なコントローラコンポーネントのことを以下ではＥＤＣコントローラとも称する 。 図１には、いわゆるＥＤＣ符号テーブルに基づき、データワードのどのビット 位置についてＥＤＣコントローラにおいてＫビットが形成されるのかが示されて いる。 図１において記号Ｘは、対応するデータビットＮ（００≦Ｎ≦３１）がチェッ クビットＣ（Ｃ０≦Ｃ≦Ｃ７）のためのパリティ形成に関与していることを表す 。下位のメモリワード半部の行の隣りに付された記号”０”は、有効ビット部分 全体においてパリティ形成に関与する”１”の個数が奇数であるとき、対応する Ｃビットが１になっていることを表す。また、下位のメモリワード半部の行の隣 りに付された記号”Ｅ”は、有効ビット部分全体においてパリティ形成に関与す る”１”の個数が奇数であるとき、対応するＣビットが０になっていることを表 す。つまりあとで述べた２つの表記は、メモリワードの両方の半部にともに関連 する。 図１の場合に前提となるのは、データワードは３２個のデータビットを含んで いることである。それらのデータビットに対し８つのコントロールビットＣ０， Ｃ１，Ｃ２〜Ｃ７が割り当てられており、それらのビットは１つのデータワード における特定のビット位置についてパリティを形成することにより生成される。 したがって、メモリワード全体すなわち有効ワード（アドレスまたはデータ）＋ コントロールワードで、合わせて４０ｂｉｔとなる。そしてこれらのビットは、 ４ｂｉｔのセル幅をもつＤＲＡＭメモリ素子内に組織的に格納される。 ＥＤＣ符号テーブルに従って形成されたコントロールビットによって、１ビッ ト誤りを確実に検出して、奇数のシンドロームパターンを形成することができる 。さらに１ビット誤りの訂正を実行することもできる。その理由は、１つの有効 ワード内の各エラービット位置に対し１つの一義的なシンドロームパターンを固 定的に割り当てられているからである。このシンドロームパターンはデコーディ ング可能であって、つまりは誤りのあるビットの訂正に利用できる。 さらに多重ビット誤りも検出できる。実例として、２重ビット誤りが発生した 場合には必ず、０でない偶数のシンドロームパターンが生じることになり、それ ゆえ多重ビット誤りとして確実に検出される。それ以外の偶数の多重ビット誤り が発生した場合にもやはり必ず、偶数のシンドロームパターンが生じることにな るが、この場合には１／１２８の確率でゼロシンドロームが発生する。なぜなら ば、このようなＥＣＣ幅（ Ｋビットの個数）であると、全部で１２８の偶数のシンドロームパターンが生じ るからである。したがってこのようなエラーによれば、９９．２％の確率でただ ちに多重ビット誤りの警告が発せられる。 奇数の多重ビット誤りによって奇数のシンドロームパターンが生じ、その際、 １ビット誤りのシンドロームパターンが生じる可能性もある。それゆえこのエラ ーは、６８．７５％の確率で多重ビット誤りとしてただちに検出される。この数 値は以下のようにして成り立っている： ８ｂｉｔのＥＣＣ幅の場合、仝体で１２８個の奇数のシンドロームパターンが 存在する。それら１２８個のパターンのうち、４０個は１ビット誤りのために確 保されている。つまり１２８−４０＝８８個のパターンが、奇数の多重ビット誤 りのために残されている。したがって、任意の奇数の多重ビット誤りにおいてこ れらのパターンのうちの１つに該当する確率は、８８／１２８＝６８．７５％で ある。 以上のことから明らかであるのは、任意の多重ビット誤りは２１５／２５６＝ ８４％の確率で、ただちに多重ビット誤りとして通報されることである。この場 合も、１／１２８の状況でゼロシンドロームを引き起こす偶数の多重ビット誤り が考慮されている。この数値はやはり以下のようにして成り立っている： ８ｂｉｔのＥＣＣ幅であれば、全部で２５６個のシ ンドロームパターンが存在する。それら２５６個のパターンのうち４０個は１ビ ット誤りのために確保されており、１つのパターンはゼロシンドロームパターン である。つまり２５６−４０−１＝２１５個のパターンが、多重ビットのために 残されている。したがって任意の多重ビット誤りにおいてこれらのパターンのう ちの１つに該当する確率は、２１５／２５６＝８４％である。 図２には、いわゆるＥＤＣ符号テーブルに基づき、アドレスワードのどのビッ ト位置についてＥＤＣコントローラにおいてＫビットが形成されるのかが示され ている。図２の説明に関しても図１と同じことがあてはまる。 メモリアクセスという状況において、いっしょにつまりパラレルに選択される 記憶装置のメモリユニット（たとえば記憶素子）の選択動作においてエラーが発 生した場合、訂正可能な１ビット誤りという見かけをもち、つまり選択動作のエ ラーとしては検出されないようなシンドロームパターンが生じる可能性がある。 また、そのほかのエラーかもしれず、たとえば書き込みパルスの欠落であるかも しれないが、そのことはＤＣコントローラによってもまったく検出できない。 上述の問題点は、読み出し時にいっしよに活性化される複数のメモリユニット （たとえば記憶素子）を、独立したコントロールユニットからの同形式の複数の 選択信号により管理することで、かなり抑えることができる。この場合、それら の信号のうちの１つが欠落することだけを計算に入れており、このことでたとえ ば種々のメモリワードのデータやコントロールビットを、読み出し時に互いに混 ぜ合わせることができる。しかしこの措置（以下では略して措置Ａと呼ぶ）にも かかわらず、たとえ僅かな確率であっても、１ビット誤りの見せかけをもつ可能 性が依然としてあるし、それどころかエラーがないかのように見えてしまう可能 性がいまだ存在したままである。 しかし最後に挙げた問題点は、対応するＥＤＣ符号の選択と併用して、データ とコントロールビットをメモリユニットへ巧みに分配することにより、抑えるこ とができる（図１参照）。図１からわかるように、データワードにおいて１ビッ ト誤りの存在するセクション（たとえばコントロールワードセクションＫＷＴ１ をもつデータワードセクションＤＷＴ１）といっしょには格納されないコントロ ールワードのセクションが、それぞれ偶数のものだけシンドロームパターンに寄 与することができる。他方、コントロールワードのセクションといっしよに格納 されているデータワードのセクション（たとえばＫＷＴ２をもつデータワードセ クションＤＷＴ１）は、奇数のみシンドロームパターンに寄与することができる 。しかし後者の事例は、メモリユニットの誤った選択（アドレッシング）によっ て発生するエラーに際しては起こり得ない。つまり誤った選択動作の際には、偶 数のシンドロームパターンだけしか発生しない。 ＥＤＣ符号の対応する選択と併用してデータとコントロールビットをメモリユ ニットへ巧みに分配することを、以下では略して措置Ｂと称する。 ３つ以上のメモリメディアユニットにおける上述のような分配のための一般的 な形成規則については、ドイツ連邦共和国特許出願P 35 28 902.3-31(SAG-inter n GR 84P 1995)に詳しく説明されている。 上述のエラー以外にも、メモリシステム内部において、メモリとメモリコント ローラ間でメモリワードを転送する際に、メモリまたはメモリコントローラ内の ＥＤＣコントローラによって誤って１ビット誤りと検出される多重ビット誤りが 生じる可能性もある。 本発明の課題は、最後に挙げた多重ビット誤りの識別性を改善することにある 。 メモリ（ＣＭＹＭ）とメモリコントローラ（ＣＭＹＣ）とを結合するライン経 路を、本発明に従って部分的に交差させることで、多重ビット誤りの識別性が著 しく改善される。 請求項２には本発明の１つの実施形態が示されている。この実施形態の利点は 、多重ビット誤りの識別性が格段に改善されることである。 請求項３には本発明の１つの実施形態が示されてい る。この実施形態を請求項２の構成と組み合わせることで、多重ビット誤りの識 別性がほぼ１００％の確実性で保証される。 次に、本発明の実施例について説明する。 すでに説明したように図１にはＥＤＣ符号が示されており、これは２つのメモ リユニットを備えたメモリシステムに対し措置Ｂを実現するため、適切に選定さ れたものである。 これに加えて、図１に示されているＥＤＣ符号は以下のようにして選定された ものである。データワードセクションすなわち他のデータワードセクションとい っしよには格納されないデータワードセクション（たとえば図１のセクションＤ ＷＴ１またはＤＷＴ２）は、Ｋビットといっしょには格納されないデータセクシ ョンであれば、それぞれ偶数のビット桁をもつＫビットの形成に関与し、Ｋビッ トといっしよに格納されるデータセクションであれば、奇数のビット桁をもつＫ ビットの形成に関与する。 したがってＥＤＣ符号の既述の選定（これを以下では略して措置１と呼ぶ）に より、メモリワード半部（データの半分＋ＥＣＣビットの対応する半分）におい て、エラー”すべて０”またはエラー”すべて１”により、必ず偶数のシンドロ ームパターンが生じることになる。これによりこのようなエラーは多重誤りとし て警告される。ワード半部の両方のメモリユニットは 別個のコントローラにより選択され、多くのコントロールエラーは上述の作用（ すべて０またはすべて１）をもつので、このことでそれらのエラーと１ビット誤 りとの識別が格段に改善される。 図３には本発明によるメモリシステムＣＭＹが示されており、これは結合され た（メモリ）コントロールシステムＣＭＹＣ、２つのメモリユニットすなわち２ つの（メモリ）メディア半部を備えた（メモリ）メディアシステムＣＭＹＭ（略 して”メモリ”）、ならびに結合されたバスインタフェースＢＣＭＹから成り、 このバスインタフェースを介してコンピュータシステムのバスシステムとの接続 が行われる。 メモリシステムはエラー監視機構をもっており、これはＥＤＣコントローラを 用いマシンサイクル（読み出しまたは書き込みサイクル）に依存して種々のコン トロールポイントを用意する。 ＣＭＹにおけるすべてのデータ経路すなわちＢＣＭＹとＣＭＹＭとの間のすべ てのデータ経路は結合状態で存在しており、各データ経路内で対応するＥＤＣコ ントローラによるコントロールポイントのところで、互いに無関係にデータワー ドの全幅（３２ビット）がエラー監視のために利用される。 図３には、たとえばデータ経路のコンフィグレーションと、１つの書き込みサ イクルにおけるメモリシステムのコントロールポイントが描かれている。 この書き込みサイクルにおいて、書き込みデータと対応するＫビットがＢＣＭ Ｙから到来してまず最初に書き込みパスＷＤＰＩを介してコントロールポイント Ａ１へ到達する。このコントロールポイントにおいて、前述のエラー監視が実施 され、その際にビット誤り（１ビット誤りまたは多重ビット誤り）が検出され、 １ビット誤りは訂正される。 次に書き込みデータが（コントロールビットなしで）二重化されて、メモリＣ ＭＹＭへ転送される。 コントロールポイントＢにおいて、すなわち書き込みデータがメモリに書き込 まれる前に、書き込みデータからの両方の伝送半部の各々についてもう１度、コ ントロールワードが生成され、それら両方のコントロールワードの比較ＥＣＣが 実行される。その時点まで両方の半部においてデータが誤りなく処理された場合 にかぎり、両方のコントロールワードは等しくなり、さもなければ多重ビット誤 りすなわち訂正不能なエラーであるという警告が発せられる。比較ＥＣＣにより 見つかるエラーはたとえば、Ａ１とＢの間の誤りのある伝送に起因するものであ るかまたは、コントロールポイントＡ１またはＢにおける誤りのあるＥＤＣネッ トワークに起因するものである。 コントロールポイントＡ１のコントロールビットは、コントロールポイントＢ のためには不要となる。なぜならばコントロールビットは、コントロールポイン トＢにおいてつまりメディアシステムへ書き込みデータを書き込む直前に、書き 込みデータから再度生成されるからであり、それらのビットはＡ１とＢの間の誤 り監視には不要だからである。Ａ１とＢとの間のエラー監視は、コントロールポ イントＢにおいて形成された両方のコントロールワードの比較によりすでに保証 されている。 Ａ１とＢと間のデータ伝送区間は、部分的に交差している。この場合、伝送半 部において選択エラー（コントロールエラー）が生じた場合、コントロールポイ ントＢにおいて矛盾が生じる。その結果、多重誤りの警告が発せられる。 コントロールポイントＢにおいて比較の結果、不一致が生じた場合、データは コントロールビットと合わせてメディアシステムへ書き込まれる。この場合、た とえばデータビット０〜１５（ＤＷＴ１）は、Ｋビット４〜７（ＫＷＴ２）とと もにメディア半部へ書き込まれ、データビット１６〜３２（ＤＷＴ２）は、Ｋビ ット０〜３（ＫＷＴ１）とともに他のメディア半部へ書き込まれる。 上述のように、両方のコントローラ間でメモリワード半部を交換して、データ 経路をセクションごとにコントロールエラーｉＶｍについて監視することにより 、それぞれ異なるＥＤＣコンポーネントの警告を組み合わせて考察することで、 エラーの発生した場所を導 出できる。 セクション４すなわちまさに書き込みにあたり行われる書き込み過程において 場合によっては誤りが生じるのを避けるため、純粋な書き込みサイクルの代わり に読み出し／書き込みサイクルが実施され、その際、適正に選択可能なメモリセ ルが誤りのある書き込み過程による選択エラーにより上書きされる前に、読み出 しデータのＥＤＣチェックつまりは１つのメモリセルにおける選択動作のチェッ クが行われる。この場合、読み出し過程は内部的に保持され、すなわちＢＣＭＹ は、バスに出力するための読み出しデータを有していない。書き込みデータは、 読み出しチェックの完了までＣＭＹＭ内に一時記憶される。この措置ゆえに、コ ントロールエラーによるシステムの作用が僅かに抑えられ、（コントロール）エ ラーがいっそう良好に区別され、迅速に識別される。 殊にこの措置により、既述の措置ＡおよびＢと組み合わせることで、（たとえ ばアドレッシングエラーに起因する）メモリワード半部の選択における誤りが、 誤りのあるメモリワードの読み出し前にすでに多重ビット誤りとして検出される ようになる。また、既述の措置Ｃと組み合わせると、やはりメモリワード全体の アドレッシングエラーについて有効になる。メモリコンポーネント内部における エラーにより引き起こされる多重ビット誤りについても、同じ利点があてはまる 。 わかりやすくするため、これまでＥＤＣ符号化の適用をデータワードにかぎっ て説明してきたが、実際にはデータワードだけでなくデータワードのメモリアド レスも、ＥＤＣ符号化すなわちパリティ形成にいっしよに算入される（図２参照 ）。 その際、ＥＤＣ符号はアドレスワードに関して、アドレスワード中に１ビット 誤りが生じたとき、偶数のシンドロームパターンだけが発生可能であるよう選定 されている。 しかしこのことは、多重ビット誤りについても偶数のシンドロームパターンだ けが発生可能であることを意味する。したがってアドレッシングエラーの場合に は常に、多重誤りすなわち訂正不能なエラーの警告が発せられることになる。ア ドレスをＥＤＣ符号に算入することは、ドイツ連邦共和国特許出願DE 3319710 A 1（SAG-intern 83P 1382 DE）で詳しく説明されており、以下では単に措置Ｃと 称する。 措置Ｃに必要なアドレスパリティビット生成の煩雑さを最小限に抑える目的で 、アドレスパリティビット生成のためのデータＥＤＣコンポーネントが付加的に 利用される。これは、アドレスとデータの時分割多重ならびに図２によるアドレ スパリティビットの形成により可能となり、すなわち図１のＥＤＣ符号化の部分 集合から成る。これにより、措置Ｃのために必要とさ れるアドレスビットあたりの偶数性の条件が守られる。このため、特定の符号セ クションにおいて措置Ｂに必要な偶数性の条件が利用される。 図４には、１つの読み出しサイクルにわたるデータ経路のコンフィグレーショ ンおよびメモリシステムのコントロールポイントが示されている。 読み出しサイクル中、データワードと対応するコントロールワードがまずはじ めに読み出され、コントロールポイントＣに到達し、そこにおいて誤り検出とや はり誤り訂正が実行される。次にデータワードおよびコントロールワードはバス インタフェースＢＣＭＹへ転送され、コントロールポイントＡ２において再度、 誤り検出が実行される。誤りが発生したときにはこの誤り検出により、バスイン タフェースＢＣＭＹはバスへのデータワードとコントロールワードの転送を阻止 するようになる。しかもこの事例の場合、欠陥のあるメモリ半部（ＣＭＹ０また はＣＭＹ１）がバスインタフェースＢＣＭＹにより取り除かれるようになる。 図５には、メモリシステムの特定のセクション（セクションＸ）において発生 するデータ誤りが、どのコントロールポイント（チェックポイントＹ）のところ で検出されるかが示されている。 以下では、特定の誤りおよびエラー監視システムによるその処理の実例につい て示す。 実例１：ＥＤＣ保護によるコントロールエラーの検 出 エラー事例：メモリ半部の誤った選択 検出手段：措置ＡおよびＢ ビット位置の割り当て： Ｘ＝コントロール０により選択 Ｙ＝コントロール１により選択 太字＝誤りのある情報部分 アドレス１における矛盾のないメモリワード： アドレス２における矛盾のないメモリワード： コントロール０により、アドレス２における読み出し時に誤ってアドレス１の もとで読み出されてしまった。その結果、以下の読み出し情報が生じる： 読み出されたデータについて形成されたＥＣＣビット： 読み出されたものと新たに形成されたＥＣＣビット とのＸＯＲ結合により生じる偶数のシンドロームパターン： その結果、多重ビット誤りの警告発生！ 実例２：ＥＤＣ保護によるコントロールエラーの検出 エラー事例：一方のメモリ半部が高抵抗のまま 検出手段：措置１ ビット位置の割り当て： Ｘ＝コントロール０により選択 Ｙ＝コントロール１により選択 太字＝誤りのある情報部分 アドレス１における矛盾のないメモリワード： コントロール１によりアドレス１における読み出し時に誤って対応するデータ およびＥＣＣ出力が、低抵抗ではなくスイッチングされてしまった。その結果、 以下の読み出し情報が生じてしまった。 読み出されたデータについて形成されたＥＣＣビッ ト： 読み出されたものと新たに形成されたＥＣＣビットとのＸＯＲ結合により生じ る偶数のシンドロームパターン： その結果、多重ビット誤りの警告発生！ 実例３：メモリワードアドレッシングエラーの検出 エラー事例：同じデータ内容をもつメモリセルに対するアドレッシングエラー （１重誤り） 検出手段：措置Ｃすなわち物理的なアドレスをＥＣＣビット形成にいっしょに 関与させた（図２参照）。 アドレス における矛盾のないメモリワード： データのみから生成されたＥＣＣビット： アドレスから生成されたパリティビット： ＸＯＲ結合により生じたＥＣＣ： メモリワード全体： アドレス における矛盾のないメモリワード： データのみから生成されたＥＣＣビット： アドレスから生成されたパリティビット： ＸＯＲ結合により生じたＥＣＣ： メモリワード全体： アドレス において読み出そうとしたときに誤ってアドレスにおいて読み出しが行われた。 その結果、生じた読み出し情報： ＥＣＣビットの新たな生成： データのみから生成されたＥＣＣビット： 目標アドレスから生成されたパリティビット： ＸＯＲ結合により生じたＥＣＣ： 読み出されたものと新たに形成されたＥＣＣビットとのＸＯＲ結合により生じ る偶数のシンドロームパターン： その結果、多重ビット誤りの警告発生！ 実例４：メモリワードアドレッシングエラーの検出 エラー事例：異なるデータ内容をもつメモリセルに対するアドレッシングエラ ー（多重誤り） 検出手段：措置Ｃすなわち物理的なアドレスをＥＣＣビットの形成にいっしょ に関与させた（図２参照）。 アドレス における矛盾のないメモリワード： データのみから生成されたＥＣＣビット： アドレスから生成されたパリティビット： ＸＯＲ結合により生じたＥＣＣ： メモリワード全体： アドレス における矛盾のないメモリワード： データのみから生成されたＥＣＣビット： アドレスから生成されたパリティビット： ＸＯＲ結合により生じたＥＣＣ： メモリワード全体： アドレス における読み出し時に 誤ってアドレス において読み出しが行われた。 その結果、生じた読み出し情報： ＥＣＣビットの新たな生成： データのみから生成されたＥＣＣビット： 目標アドレスから生成されたパリティビット： ＸＯＲ結合により生じたＥＣＣ： 読み出されたものと新たに形成されたＥＣＣビットとのＸＯＲ結合により生じ る偶数のシンドロームパターン： その結果、多重ビット誤りの警告発生！

Claims (1)

1. 【特許請求の範囲】 １．記憶装置において、 ａ）それぞれデータワードとコントロールワードを含むメモリワードが格納 されるメモリ（ＣＭＹＭ）が設けられており、 ａ１）該メモリは２つのメモリユニットを有しており、各メモリユニットに はそれぞれデータワードの１つのセクションがコントロールワードの１つのセク ションといっしよに格納され、 ａ２）該メモリは２つのエラー監視機構を有しており、該エラー監視機構は 前記コントロールワードに基づきメモリワードのエラー監視を実行し、 ｂ）メモリを選択するためのメモリコントローラ（ＣＭＹＣ）が設けられて おり、該メモリコントローラも２つのエラー監視機構を有しており、該エラー監 視機構により、メモリコントローラ（ＣＭＹＣ）とメモリ（ＣＭＹＭ）との間の エラーを監視し、 ｃ）メモリコントローラ（ＣＭＹＣ）とメモリ（ＣＭＹＭ）との間でメモリ ワードを二重に転送するため、メモリコントローラ（ＣＭＹＣ）とメモリ（ＣＭ ＹＭ）との間に二重化ライン構造が設けられており、 メモリ（ＣＭＹＭ）とメモリコントローラ（ＣＭＹＣ）との間の該二重化ラ イン構造は部分的に交差 されていて、前記の両方のデータワードセクションのうちの一方が交差している ことを特徴とする、 記憶装置。 ２．前記エラー監視機構によるエラー監視において、 ａ）符号化装置により、監視すべきメモリワードから所定の生成規則に従っ てコントロールワードが生成され、該コントロールワードの各ビット（Ｋビット ）がメモリワード内に含まれているＫビットと比較され、不一致であれば、等し いＫビットと等しくないＫビットのパターンいわゆるシンドロームパターンから 、エラーの形式を推定し、 ｂ）前記生成規則は、前記比較により１ビット誤りであれば奇数個の不一致 のＫビットが生じるように選定されており、１ビット誤りの存在しているデータ ワードセクションといっしょには格納されていないコントロールワードセクショ ンのうち、それぞれの偶数個の不一致のＫビットが前記奇数個に関与する、 請求項１記載の記憶装置。 ３．記憶装置の２つのメモリユニットへのデータビットとＫビットのセクション ごとの分割は（所定のＥＤＣ符号において）、１ビット誤りに起因する奇数のシ ンドロームパターンに対し、１ビット誤りの存在するデータワードセクションと はいっしよに格納されていない偶数個のＫビットが関与するように選 定されている、請求項１または２記載のエラー監視機構。