JP2000505223A - フェイル・オーバ・スイッチング・システム - Google Patents

Abstract

(57)【要約】 データ記憶装置において、複数のデータ記憶装置（１１２）を２系統の通信路（１２６，１２８）の各々に接続する際に用いるためのフェイル・オーバ・スイッチ（１００，１０２）。スイッチ（１００，１０２）は、２系統の通信路（１２６，１２８）のいずれにも要求を送出することができる。切り替えは、２つのスイッチ（１００，１０２）によって行うことができる。これらのスイッチは、互いに接続されていると共に、各々が２系統の通信路（１２６，１２８）の一方に関連付けられている。第１の通信路（１２６）を通じて一方のデータ記憶コントローラ（９０）がデータ記憶装置（１１２）と通信状態にあり、第２の通信路（１２８）を通じて第２のデータ記憶コントローラ（９２）がデータ記憶装置（１１２）と通信状態にある場合、一方の通信路における誤動作検出時にフェイル・オーバ・スイッチ（１００，１０２）を用いてコントローラを切り替え、残りの動作可能な通信路に接続することにより、この通信路を他方のコントローラと共有することができる。

Description

【発明の詳細な説明】 フェイル・オーバ・スイッチング・システム 技術分野 本発明は、データ記憶システムにおいて、一方の通信経路が使用不能となった 場合に、代替経路を通じて通信を送出(route)可能とする、冗長通信経路ループ を有することに関する。特に、本発明は、冗長ループを通じて別個に通信を行う 多数の記憶装置コントローラを有するシステムにおいて、１つのループが使用不 能となった場合に、代替ループを共有することにより、影響を受けたデータ記憶 装置コントローラがその通信を再送出可能とする、フェイル・オーバ・スイッチ (fail-over switch)を含む。 発明の背景 本発明は、複数のデータ記憶装置に接続された冗長経路に対するアクセスに関 する。従来技術には、かかる冗長アクセスを行うための方法として、公知のもの が多数ある。例えば、複数のデータ記憶装置に接続された２つの通信ループ上で 使用するために、ファイバ・チャネル調停ループ(fibre channel artibrated lo op)が設計されている。各ループは典型的に独立して制御されている。可用性の 高い記憶装置を提供するシステムでは、システムは、障害を発生した構成部品を 補償することができる。従来技術にはかかる高い可用性を可能にする多くの異な る解決策があるが、これらの解決策は冗長ディスクを有することを基本とし、デ ィスクが障害を発生した場合に、動作状態のままそれを交換(hot-swapped)し、 同様に冗長なコントローラ・カード、プロセッサ、電源、ファン等を有し、古い ユニットが故障した場合に、動作状態のまま新しいユニットにそれを交換するこ とを可能にしたものである。これらの解決策は、制御用ハードウエアは正常であ るものの通信路に障害を発生したという問題には対処しない。このような問題は 、二重ループ・ファイバ・チャネル・システムにおいて、物理的なケーブル接続 が引っ張られて緩くなり、ファイバ・ループの一方が切断された場合に発生し得 る。 従来の解決策の１つでは、二次データ記憶コントローラが、冗長路を通じてデー タ要求の入出力処理を扱い、もはや消滅した通信路に取り付けられている主コン トローラを置換する必要がある。 ファイバ・チャネル・アーキテクチャに関する情報は、ファイバ・チャネルに 関するアメリカ規格協会（ＡＮＳＩ）委員会Ｘ３Ｔ９．３によって公布された、 ＡＮＳＩ規格Ｘ３．２３２−１９９４に見ることができる。この参考文献は、こ の言及により本願にも含まれるものとする。 発明の概要 本発明は、データ記憶装置に高い可用性を与えるために用いることができる。 本発明の好適な実施形態は、１対のデータ記憶コントローラの相互接続を可能に することを目的とする。各コントローラは別個の通信路に接続され、各通信路は データ記憶装置のアレイと通信状態にある。データ記憶装置は各々、本発明によ って利用される各通信路を受ける通信ポートを有する。この実施形態では、第１ のフェイル・オーバ・スイッチが第１の通信路を通じてデータ要求を記憶装置に 伝達できない場合、第１のフェイル・オーバ・スイッチは第２の通信路を通じて データ要求を送出することができる。 好適な実施形態では、フェール・オーバ・スイッチは数個の構成部品を有する 。複数の記憶装置に送信するためのデータ要求を受信する着信データ端子、デー タ要求に対する応答を受信する出立データ端子、第１の通信路を通じてデータ要 求を複数の記憶装置に伝達する送信端子、第１の通信路を通じて複数の記憶装置 からデータを受信する応答端子、第２の通信路を通じてデータ要求を複数のデー タ装置に伝達するバイパス送信端子、第２の通信経路を通じて複数の記憶装置か らデータを受信するバイパス応答端子、ならびに第１および第２の通信経路を他 の端子に個別的かつ選択的に接続するスイッチがある。好適な実施形態では、ス イッチは、着信データ端子を送信端子または中間ノードに選択的に接続する第１ のバイパス・スイッチと、中間ノードをバイパス送信端子または出立データ端子 に選択的に接続する第２のバイパス・スイッチとを有する。 ある特定実施形態では、第１および第２の通信路をループとして構成し、ルー プ上を伝わるデータは一方向にこのループを周回する。この実施形態では、第１ のフェイル・オーバ・スイッチは、送信端子および応答端子、ならびにバイパス 送信端子およびバイパス応答端子を有し、第１の通信路ループが送信端子および 応答端子で開始および終止し、第２の通信路ループがバイパス送信端子およびバ イパス応答端子で開始および終止する。 更に別の実施形態では、２つのフェイル・オーバ・スイッチがあり、各々、通 信路の一方と通信状態にあると共に、互いとも通信状態にある。好ましくは、各 スイッチは、着信ポートおよび出立ポートを有し、第１および第２の通信路はル ープとして構成され、これら第１および第２のフェイル・オーバ・スイッチのポ ートで開始および終止する。また、２つのデータ記憶コントローラがあり、各フ ェイル・オーバ・スイッチに１つずつ接続されており、特定の通信路に対するデ ータ要求は全て、当該通信路に取り付けられているデータ記憶コントローラを通 じて行われる。好ましくは、コントローラとスイッチとの間の通信は、２系統の シリアル経路を通じて行い、第１のシリアル経路を着信端子に接続し、第２のシ リアル経路を出立端子に接続する。この好適な実施形態では、第１および第２の フェイル・オーバ・スイッチの接続により、第１のフェイル・オーバ・スイッチ を介して第１の通信路を通じて、または第１および第２のフェイル・オーバ・ス イッチを介して第２の通信路に、データ要求を選択的に送出可能とする。この実 施形態では、データ記憶コントローラは、ルータとしても機能し、第２のスイッ チの出立端子を第２のスイッチの着信端子に接続し、第１のスイッチから受信し たデータを、第２のスイッチの送信端子に逆送(loop back)する。同様に、送ら れた要求に対する応答も、第２の通信路から受信された場合、第１のスイッチの 出立端子に返送(route back)することができる。 本システムの２つのデータ記憶コントローラは、それらの間に直接通信接続を 有する。通信路の一方に沿った記憶装置への通信が中断された場合、データ記憶 装置コントローラは、直接通信して、残りのアクティブな通信路を共有する許可 を要求する。一旦認められたなら、アクティブな通信路を通じて記憶コントロー ラの各々からの通信を送出するように、フェイル・オーバ・スイッチを構成する 。本発明は、双方の記憶コントローラが、通信路の一方の損失にも係らず、動作 し 続けることを可能とし、複雑で高価なファイバ・チャネル・コンセントレータ／ ハブを利用する必要なく、データ記憶装置に対する高い可用性をもたらすという 利点がある。 本発明のその他の目的および利点は、図面と関連付けてここに記載する本発明 の好適な実施形態の説明を以下で行う間に明らかとなろう。 図面の簡単な説明 図１は、本発明のフェイル・オーバ・スイッチング・システムの概略ブロック 図である。 図２は、単一のデータ記憶コントローラと共に用いるための、本発明のフェイ ル・オーバ・スイッチング・システムの概略ブロック図である。 図３ａおよび図３ｂは、従来技術のポート・バイパス回路の内部回路および動 作をそれぞれ示す概略図である。 好適な実施形態の詳細な説明 複数の記憶装置によってデータ記憶システムを構成し、各記憶装置を多数の異 なる通信経路に接続するという状態を想定する。複数のデータ・コントローラが 、指定されたデータ記憶装置および経路の１つに割り当てられる。データ・コン トローラは、当該経路を通じて指定された記憶装置との間を行き来するデータ要 求および応答をそれぞれ扱う。本発明は、通信経路間のブリッジとして機能し、 一方の経路に障害が発生した場合に、影響を受けたデータ・コントローラがその データ要求を別の使用可能な経路を通じて送出可能としようとするものである。 このように、本発明は、複数のデータ記憶装置の高い可用性を与えるために用い ることができる。好適な実施形態では、記憶装置は、２系統の経路に接続するた めに２つの通信ポートを有する。別の実施例では、多重化プロトコルを用いて、 多数の通信路を１つの接続ポートに接続させることも可能である。 図１は、本発明の好適な実施形態を示し、２つのフェイル・オーバー・スイッ チ１００，１０２の相互接続で構成されている。好適な実施形態では、各フェイ ル・オーバー・スイッチ毎に専用のデータ記憶コントローラ９０，９２があり、 専用コントローラは、フェイル・オーバー・スイッチが取り付けられている通信 路を対象とする全てのデータ要求を処理する。また、コントローラは、フェイル ・オーバ・スイッチを設定して、そのバイパス端子を利用することも可能である 。データ記憶装置１１２に対するデータ要求は、第１のデータ記憶コントローラ ９０によって、第１のフェイル・オーバー・スイッチ１００上の第１の着信端末 １０４に送られ、第１の通信路１２６を通じて送信することができる。好適な実 施形態では、第１の通信路はループとし、データはループに沿って単一方向に二 地点間で直列に伝達する。異なるデータ記憶装置１１２に対するデータ要求は、 第２データ記憶コントローラ９２によって第２の着信端子１０８上に送り、第２ の通信路１２８を通じて送信することが可能である。好適な実施形態では、第２ の通信路もループとする。第１および第２の通信路は、通信路の速度および所望 のシステム速度によって限定される、多数のデータ記憶装置に接続することがで きる。現行のファイバ・チャネル・ループでは、１００台以上のデータ記憶装置 を接続することも可能である。典型的に、第１のデータ記憶コントローラおよび 第２のデータ記憶コントローラは、異なる記憶装置に割り当てられ、調停および 競合の問題を回避している。 データ記憶コントローラ９０，９２は、それぞれ、スイッチの出立端子１０６ ，１１０から、それらの要求に対する応答を受信する。各フェイル・オーバー・ スイッチは、送信端子２００と、通信路ループの反対側の端部に接続するための 応答端子２０２とを有する。フェイル・オーバー・スイッチは、交互のループに 交互に接続するように切り替えることができる利点がある。フェイル・オーバー ・スイッチの各々は、交互の接続を完成するためのバイパス送信端子１１４およ びバイパス応答端子１１６を含む。２つのスイッチのバイパス端子は互いに交差 配線されており、一方のスイッチのバイパス送信端子が他方のバイパス応答端子 に接続されている。第１の通信路１２６を通じた第１データ記憶コントローラ９ ０の通信が中断された場合、データ記憶コントローラは、直接ピアツーピア通信 リンク１５０を通じて互いに通信することができる。アクティブな通信路に接続 されている第２のデータ記憶コントローラは、診断のために、第１のデータ記憶 コントローラをチェックし、発生中の問題は、実際にはその通信路の誤動作では な く、データ記憶コントローラの誤動作であるか否かについて確認する。データ記 憶コントローラのチェック結果が満足できる場合にのみ、第１のスイッチ１００ は、それが元来割り当てられた通信路を迂回し、第２のスイッチ１０２を介して データ要求を送出するように指令される。一旦通信経路が決定し直されたなら、 双方のデータ記憶コントローラは、第２の通信路１２８上で動作する。スイッチ は、いずれの通信路の障害も扱うことができ、双方のデータ記憶コントローラを 残りのアクティブな通信路と接続するように切り替える。 この好適な実施形態によれば、各フェイル・オーバ・スイッチは２つのポート ・バイパス回路を含む。通常の状況下では、第１のバイパス回路１３０は第１の 着信端子１０４を送信端子２００に接続する。応答端子２０２は中間ノード１３ ２に接続されている。第２のバイパス回路２２８は、中間ノード１３２を出立端 子１０６に接続する。したがって、データ記憶コントローラ９０の通信は、第１ の通信路１２６を通じて行われる。 第１の通信路１２６を迂回している間、第１のポート・バイパス回路１３０は 、第１の着信端子１０４と送信端子２００との間の通信リンクを切断する。第１ の着信端子１０４は、中間ノード１３２に接続される。着信端子１０４上で受信 されたデータ要求は、スイッチの中間ノード１３２を介して、バイパス送信端子 １１４に送出される。バイパス端子１１４は、第２のスイッチ１０２の着信バイ パス応答端子１１６に接続される。バイパス応答端子１１６上で受信されたデー タは、第２のデータ記憶コントローラの出立端子１１０に送信され、このデータ は自動的に第２のコントローラの着信端子１０８に逆送(route back)される。自 動ルーティングは、この好適な実施形態では、ファイバ・チャネル調停ループの プロトコルにしたがって実施される。ファイバ・チャネル・プロトコルに基づい て、通信経路に接続されているデバイスは、当該経路を通じて送信する権利の調 停を行う。こうして、調停の勝者は、経路に接続されている他のデバイスと通信 する要求を送出することができる。要求されたデバイスは承認を送り、次いで２ つのデバイス間に二点間データ路が形成される。ファイバ・チャネル仕様によっ て、経路上の他の全デバイスは、これらを対象としたのではないあらゆるデータ 通信を受動的に(passively)送出するように要求され、実際には、経路リピータ へのコ ネクタ全てを、経路上の他の全ての接続用にする。このように、第１のデータ記 憶コントローラを第２の通信経路１２８に追加し、更に第１のデータ記憶コント ローラが調停要求を勝ち得てデータ記憶装置と通信する場合、第２のデータ記憶 コントローラは、それを対象としたのではない第２のスイッチ１０２の出立端子 １１０上で受信したデータを、受動的に着信端子１０８に逆送する。送り出され たデータは、次に、第２の通信路１２８上で処理することができる。同様に、第 ２の通信経路１２８からの返送データは、第２のフェイル・オーバ・スイッチ１ ０２によって、応答端子２０２から中間ノード１３２を介してスイッチのバイパ ス送信端子１１４に向けて送られる。バイパス送信端子１１４は、第１のスイッ チのバイパス応答端子１１６に接続されており、データは、第１のデータ記憶コ ントローラの出立端子１０６において得ることができる。 図２は、１つのデータ記憶コントローラ９０のみを有する、第１のフェイル・ オーバ・スイッチング・システムを示す。フェイル・オーバ・スイッチ１００は 、データ記憶コントローラ９０を第１の通信路１２６または第２の通信路１２８ との通信状態に置く。第２の通信路１２８は、第２のフェイル・オーバ・スイッ チ１０２を介して、または直接、第２の通信路１２８に接続されなければならな い。 データは、第１のフェイル・オーバ・スイッチ１００によって、送信端子２０ ０から第１の通信路に送信される。データは、ループ・オーバ応答端子２０２か ら受信される。フェイル・オーバ・スイッチがその正常状態にある場合、受信デ ータは、中間ノード１３２を通り、第２のポート・バイパス回路２２８を介して 出立端子１０６に向けて送られる。フェイル・オーバ・スイッチを切り替えると 、第１のポート・バイパス回路１３０は、着信端子１０４を中間ノード１３２に 接続する。データは、バイパス送信端子１１４から第２の通信路１２８に送信さ れる。データは、バイパス応答端子１１６を介して受信される。このように、フ ェイル・オーバー・スイッチは、データ記憶コントローラによる通信が、第１の 通信ループ１２６または第２の通信ループ１２８のいずれかを通じて進められる ようにする。こうして、いずれのループ上に問題があっても、他のループに切り 替えることによって対処することが可能となる。 図２を更に詳細に参照すると、着信端子１０４は、第１のポート・バイパス回 路１３０のデータ入力ポート２１０に接続されている。第１のポート・バイパス 回路１３０のデータ出力ポート２１６は、送信端子２００に接続されている。応 答端子２０２は、第１のポート・バイパス回路の応答入力ポート２２０に接続さ れている。第１のポート・バイパス回路の応答出力ポート２２４が、第２のポー ト・バイパス回路２２８のデータ入力ポート２２６に接続されている。ここで用 いる中間ノード１３２という用語は、２つのポート・バイパス回路１３０，２２ ８間の接続を意味する。バイパス送信端子１１４は、データ出力ポート２３２に 接続されている。バイパス応答端子１１６は、応答入力ポート２３６に接続され ている。応答出力ポート２４０が、第１のフェイル・オーバ・スイッチ１００の 出立端子１０６に接続されている。ポート・バイパス回路の状態は、データ記憶 コントローラ９０によって制御される。制御を行うために直接接続は必要ないが 、フェイル・オーバ・スイッチを通じてデータ記憶コントローラ９０による制御 を表すために、ライン２４２および２４４が示されている。別の実施形態では、 データ記憶コントローラからの命令を実行するために、種々の中間コントローラ を使用することも可能である。 フェイル・オーバ・スイッチが切り替えバイパス・モード(switched bypass m ode)にある場合、着信端子１０４および出立端子１０６を通じた通信は、送信端 子２００および応答端子２０２を通る代わりに、バイパス送信端子１１４および バイパス応答端子１１６を通って送出される。先に示したように、バイパス送信 端子１１４およびバイパス応答端子１１６が、他のハードウエア（例えば、図１ の第２のフェイル・オーバー・スイッチ１０２）を介して通信を送出し、第２の 通信経路１２８に到達することを要求し得る間、好適な実施形態では、送信端子 ２００および応答端子２０２は、第１の通信路１２６と直接通信状態となる。 図３ａは、従来技術のポート・バイパス回路３００の論理回路図を示す。図３ ｂは、かかるポート・バイパス回路の動作図(behavioral diagram)を示す。これ らのポート・バイパス回路は、本発明に用いるフェイル・オーバ・スイッチを作 成するために使用することができる。ポート・バイパス回路は２つの動作モード を有する。第１のモードは通過モードであり、第２のモードはバイパス・モード である。モードは、図３ａに示す制御ライン３０２のステータスによって制御す る。制御ラインが通過モードを示す場合、スイッチのデータ入力ポート３０４に 接続されているデータ送信ライン３１２上のデータは、スイッチを通過し、スイ ッチのデータ出力ポート３１０上に出て来る。通過モードでは、応答データはス イッチの応答入力ポート３０６上で受信され、このデータはスイッチを通ってス イッチの応答出力ポート３０８に接続されているデータ応答ライン３１４に達す る。制御３０２がバイパス・モードを示す場合、スイッチのデータ入力ポート３ ０４に入ったデータは、直接スイッチの応答出力ポート３０８に送出され、こう してデータ出力３１０ポートを迂回する。 以上に記載した実施形態は好適であるが、本発明の真の精神および範囲から逸 脱しない多くの変更や改良も、当業者によって想起されよう。このような変更は 前述のものを含むがそれに限定される訳ではなく、その全ては以下の請求の範囲 に該当することを意図するものである。

【手続補正書】特許法第１８４条の８第１項 【提出日】１９９８年１１月１２日（１９９８．１１．１２） 【補正内容】 請求の範囲（３４条補正） １．データ記憶システムであって、 第１のデータ通信ループと、 第２のデータ通信ループと、 複数のデータ記憶装置であって、各々、前記第１および第２のデータ通信ルー プとそれぞれ通信状態にある第１および第２のポートを有するデータ記憶装置と 、 データ記憶コントローラと、 前記データ記憶コントローラと前記第１および第２のデータ通信ループとに接 続され、前記第１および第２のデータ通信ループのいずれかを通じて、前記デー タ記憶コントローラから前記複数のデータ記憶装置にデータ要求を送出するフェ イル・オーバ・スイッチであって、該フェイル・オーバ・スイッチが前記第１の データ通信ループを通じて所与のデータ要求を記憶装置に通信することができな い場合、前記フェイル・オーバ・スイッチを切り替えて、前記第１のデータ通信 ループから前記データ記憶コントローラを切断し、前記データ記憶コントローラ を前記第２のデータ通信ループに接続し、前記データ要求を前記第２のデータ通 信ループを通じて送出する、フェイル・オーバ・スイッチと、 から成ることを特徴とするデータ記憶システム。 ２．請求項１記載のデータ記憶システムであって、更に、送信端子および応答端 子、ならびにバイパス送信端子およびバイパス応答端子を有する前記フェイル・ オーバ・スイッチを備え、前記第１のデータ通信ループが前記送信および送信端 子に接続され、前記第２のデータ通信ループが前記バイパス送信およびバイパス 応答端子に接続されていることを特徴とするデータ記憶システム。 ３．請求項２記載のデータ記憶システムにおいて、前記第１のデータ通信ループ に沿って一方向に、データが前記送信端子から出て前記応答端子に入るように伝 わり、前記第２のデータ通信ループに沿って一方向に、データが前記バイパス送 信端子から出て前記バイパス応答端子に入るように伝わることを特徴とするデー タ記憶システム。 ４．請求項１記載のデータ記憶システムであって、更に、前記データ記憶装置の ポートの所与の１つと、それが接続されている前記データ通信ループとの間にポ ート・バイパス回路を備え、前記ポート・バイパス回路の動作時に、前記データ 通信ループを迂回して前記所与のデータ記憶装置ポートに入力させるようにした ことを特徴とするデータ記憶システム。 ５．請求項１記載のデータ記憶システムにおいて、前記フェイル・オーバ・スイ ッチが、 ａ．前記複数の記憶装置に送信するための前記データ記憶コントローラからの データ要求を受信する着信データ端子と、 ｂ．前記データ要求に対する応答を受信する出立データ端子と、 ｃ．前記第１のデータ通信ループを通じて、前記データ要求を前記複数の記憶 装置に伝達する送信端子と、 ｄ．前記第１のデータ通信ループを通じて、前記複数の記憶装置からのデータ を受信する応答端子と、 ｅ．前記第２のデータ通信ループを通じて、前記複数の記憶装置に前記データ 要求を伝達するバイパス送信端子と、 ｆ．前記第２のデータ通信ループを通じて、前記複数の記憶装置からデータを 受信するバイパス応答端子と、 ｇ．前記第１および第２のデータ通信ループを前記着信および出立データ端予 に個々にかつ選択的に接続するバイパス・スイッチと、 を備えることを特徴とするデータ記憶システム。 ６．請求項５記載のシステムにおいて、前記バイパス・スイッチが、 ａ．前記着信データ端子を前記送信端子または中間ノードに選択的に接続する 第１のスイッチと、 ｂ．前記中間ノードを前記バイパス送信端子または前記出立データ端子に選択 的に接続する第２のスイッチと、 を備えることを特徴とするシステム。 ７．データ記憶システムであって、 第１のデータ通信ループと、 第２のデータ通信ループと、 複数のデータ記憶装置であって、各々、前記第１および第２のデータ通信ルー プとそれぞれ通信状態にある第１および第２のポートを有するデータ記憶装置と 、 （ａ）前記複数の記憶装置に送信するためのデータ要求を受信する着信データ 端子と、（ｂ）前記データ要求に対する応答を受信する出立データ端子と、（ｃ ）前記第１のデータ通信ループに接続された第１の端子対と、（ｄ）前記第２の データ通信ループに結合され、データ要求を前記複数のデータ記憶装置に送出す るための第２の端子対とを有するフェイル・オーバ・スイッチを形成する２つの ポート・バイパス回路であって、前記フェイル・オーバ・スイッチが第１および 第２の状態を有し、該第１の状態が前記第１の端子対を介して、前記着信および 出立端子と前記第１のデータ通信ループとの間の通信を可能とし、前記第２の状 態が前記着信および出立端子を前記第１のデータ通信ループから切断し、前記第 ２の端子対を介して、前記着信および出立端子と前記第２のデータ通信ループと の間の通信を可能にする、ポート・バイパス回路と、 から成ることを特徴とするデータ記憶システム。 ８．請求項７記載のデータ記憶システムにおいて、前記第１のポート・バイパス 回路が、前記着信データ端子に接続されたデータ入力ポートと、前記第１の端子 対に接続されたデータ出力ポートおよび応答入力ポートと、応答出力ポートとを 含み、前記第２のポート・バイパス回路が、前記第２の送信端子対に接続された 応答入力ポートおよびデータ出力ポートと、前記第１のポートバイパス回路の前 記応答出力ポートに接続されたデータ入力ポートと、前記出立データ端子に接続 された応答出力ポートとを含むことを特徴とするデータ記憶システム。 ９．請求項７記載のデータ記憶システムにおいて、前記第１のデータ通信ループ に沿って一方向に、データが前記第１の端子対における端子の１つから出て前記 第１の端子対における前記端子の他方に入るように伝わり、前記第２のデータ通 信ループに沿って一方向に、データが前記第２の端子対における前記端子の１つ から出て前記第２の端子対における前記端子の他方に入るように伝わることを特 徴とするデータ記憶システム。 １０．請求項７記載のデータ記憶システムであって、更に、前記データ記憶装置 のポートの所与の１つと、それが接続されている前記データ通信ループとの間に ポート・バイパス回路を備え、該ポート・バイパス回路の動作時に、前記データ 通信ループを迂回して前記所与のデータ記憶装置のポートに入力させるようにし たことを特徴とするデータ記憶システム。 １１．請求項１記載のデータ記憶システムであって、更に、前記フェイル・オー バ・スイッチの前記着信データ端子と前記出立データ端子に接続されたデータ記 憶コントローラを備え、前記フェイル・オーバ・スイッチを介して前記データ記 憶装置との通信を可能とすることを特徴とするデータ記憶システム。 １２．請求項１記載のデータ記億システムにおいて、前記第１の状熊において、 前記第１のポート・バイパス・スイッチは、前記着信データ端子を前記第１の端 子対における前記端子の一方に接続し、前記第２のポート・バイパス・スイッチ は、中間ノードを前記出立データ端子に接続し、前記第２の状態において、前記 第１のポート・バイパス回路は前記着信データ端子を前記中間ノードに接続し、 前記第２のポート・バイパス回路は前記中間ノードを前記第２の端子対における 前記端子の一方に接続することを特徴とするデータ記憶システム。 １３．データ記憶システムであって、 第１および第２の通信路と、 複数のデータ記憶装置であって、各々、前記第１および第２の通信路とそれぞ れ通信状態にある第１および第２のポートを有するデータ記憶装置と、 第１および第２のデータ記憶コントローラであって、前記データ記憶装置に対 する前記データ要求を行う際に使用する、データ記憶コントローラと、 前記複数のデータ記憶装置に対するデータ要求を送出する第１および第２のフ ェイル・オーバ・スイッチであって、該第１のフェイル・オーバ・スイッチが前 記第１のデータ記憶コントローラおよび前記第１の通信路と通信状態にあり、前 記第２のフェイル・オーバ・スイッチが前記第２のデータ記憶コントローラおよ び前記第２の通信路と通信状態にある、フェイル・オーバ・スイッチと、 から成り、 前記第１および第２のフェイル・オーバ・スイッチが互いに接続され、前記第 １の通信路上で障害が発生した場合に、前記第１のデータ記憶コントローラを前 記第１の通信路から切断し、前記第２の通信路に接続することにより、前記第１ および第２のデータ記憶コントローラ双方からのデータ要求を、前記第２の通信 路上に送出するようにしたことを特徴とするデータ記憶システム。 １４．請求項１３記載のシステムであって、更に、着信および出立ポートを有す る前記第１のフェイル・オーバ・スイッチを備え、前記第１および第２の通信路 がループとして構成され、前記第１の通信路ループが前記第１のフェイル・オー バ・スイッチにおいて開始および終止し、前記第２の通信路ループが前記第２の 通信路ループにおいて開始および終止することを特徴とするシステム。 １５．請求項１３記載のシステムにおいて、前記データ記憶デバイスのポートと 、該ポートが通信する前記通信路との間の通信リンクが、ポート・バイパス回路 を含み、該ポート・バイパス回路の動作時に、前記通信リンクを迂回させるよう にしたことを特徴とするシステム。 １６．請求項１３記載のシステムにおいて、前記第１のデータ記憶コントローラ と前記第１のフェイル・オーバ・スイッチとの間の前記通信路が、２系統の経路 を備え、第１の経路が前記第１のデータ記憶コントローラから信号を搬送し、第 ２の経路が前記第１のデータ記憶コントローラに信号を搬送することを特徴とす るシステム。 １７．請求項１３記載のシステムにおいて、各フェイル・オーバ・スイッチが、 第１および第２のポート・バイパス回路を有することを特徴とするシステム。 １８．請求項１３記載のシステムにおいて、前記第１および第２のフェイル・オ ーバ・スイッチ双方が、 ａ．前記複数の記憶装置に送信するためのデータ要求を受信する着信データ端 子と、 ｂ．前記データ要求に対する応答を受信する出立データ端子と、 ｃ．前記データ要求を前記複数の記憶装置に伝達する送信端子であって、かか る送信が、前記第１のフェイル・オーバ・スイッチに対して前記第１の通信路上 で行われ、前記第２のフェイル・オーバ・スイッチに対して前記第２の通信路上 で行われる、送信端子と、 ｄ．前記複数の記憶装置からのデータを受信する応答端子であって、かかる応 答が、前記第１のフェイル・オーバ・スイッチに対して前記第１の通信路上で行 われ、前記第２のフェイル・オーバ・スイッチに対して前記第２の通信路上で行 われる、応答端子と、 ｅ．前記データ要求を前記複数の記憶装置に伝達するバイパス送信端子であっ て、かかる送信が、前記第１の回路に対して前記第２の通信路上で行われ、前記 第２の回路に対して前記第１の通信路上で行われる、バイパス送信端子と、 ｆ．前記複数の記憶装置からのデータを受信するバイパス応答端子であって、 かかる受信が、前記第１のフェイル・オーバ・スイッチに対して前記第２の通信 路上で行われ、前記第２のフェイル・オーバ・スイッチに対して前記第１の通信 路上で行われる、バイパス応答端子と、 ｇ．前記第１のフェイル・オーバ・スイッチの前記着信および出立データ端子 を、個々にかつ選択的に、前記第１または第２の通信路のいずれかに接続するバ イパス・スイッチと、 を備えることを特徴とするシステム。 １９．請求項１８記載のシステムにおいて、前記バイパス・スイッチの各々が、 ａ．前記着信データ端子を前記送信端子または中間ノードに選択的に接続する 第１のスイッチと、 ｂ．前記中間ノードを前記バイパス送信端子または前記出立データ端子に選択 的に接続する第２のスイッチと、 を備えることを特徴とするシステム。 ２０．請求項１３記載のデータ記憶システムであって、更に、前記第１のデータ 記憶コントローラと前記第２のデータ記憶コントローラとの間に接続されたピア ツーピア通信リンクを備え、前記第１および第２のデータ記憶コントローラを前 記第１および第２の通信路の同一のものと通信するように切り替える前に、前記 第１および第２のデータ記憶コントローラ間で、アクセス要求およびアクセスの 付与を通信可能とすることを特徴とするデータ記憶システム。 ２１．請求項２０記載のデータ記憶システムにおいて、前記第１の通信路が、前 記第１のフェイル・オーバ・スイッチ上の第１の端子対に接続されたループであ り、前記第２の通信路が、前記第２のフェイル・オーバ・スイッチ上の第２の端 子対に接続されたループであることを特徴とするデータ記憶システム。 ２２．障害を発生した通信路から回復する方法であって、 第１のシリアル通信ループを通じて複数のデータ記憶装置に対する通信アクセ スを有する第１のデータ記憶コントローラと、第２のシリアル通信ループを通じ て前記複数のデータ記憶装置に対する通信アクセスを有する第２のデータ記憶コ ントローラとを用意するステップと、 前記第１の通信ループ上で誤動作を検出するステップと、 前記第２の通信路に対するアクセスを要求するステップと、 前記第１のデータ記憶コントローラを前記第１のシリアル通信ループの２つの 端部から切断し、前記第２のデータ記憶コントローラ内のスイッチの２つの端子 を介して前記第１のデータ記憶コントローラを前記第２のシリアル通信ループと 結合することにより、前記第２のシリアル通信ループを通じて、前記第１のデー タ記憶コントローラを前記複数の記憶装置との通信アクセスに切り替え、前記第 １および第２のデータ記憶コントローラが前記第２のシリアル通信ループの使用 を共有するステップと、 から成ることを特徴とする方法。 ２３．請求項２２記載の方法において、前記アクセスを要求するステップが、直 接ピアツーピア通信リンクを通じて、前記第１のデータ記憶コントローラと前記 第２のデータ記憶コントローラとの間で通信するステップを含むことを特徴とす る方法。 ２４．請求項２３記載の方法であって、更に、前記ピアツーピア通信リンク上で 、前記第２のシリアル通信ループにアクセスする承認を受信するステップを含む ことを特徴とする方法。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ソロモン，ロバート・シー アメリカ合衆国ニューハンプシャー州 03827，ケンジントン，コテッジ・ロード 11 (72)発明者 ベイリー，ブライアン・ケイ アメリカ合衆国マサチューセッツ州01545, シュルスバリー，ボストン・ターンバイク 465エル，ナンバー 16 (72)発明者 エヴァーデル，ピーター アメリカ合衆国マサチューセッツ州01460, リトルトン，ボックスバラ・ロード 38

Claims (1)

1. 【特許請求の範囲】 １．データ記憶システムであって、 ａ．第１および第２の通信路と、 ｂ．複数のデータ記憶装置であって、各々、前記第１および第２の通信路とそ れぞれ通信状態にある第１および第２のポートを有するデータ記憶装置と、 ｃ．データ要求を前記複数のデータ記憶装置に送出するフェイル・オーバ・ス イッチと、 から成り、 前記スイッチが前記第１および第２の通信路と通信状態にある際に、 前記第１のフェイル・オーバ・スイッチが前記データ要求を前記第１の通信路 を通じて記憶装置に伝達することができない場合、前記第１のフェイル・オーバ ・スイッチを切り替え、前記データ要求を前記第２の通信路を通じて送出可能と することを特徴とするデータ記憶システム。 ２．請求項１記載のシステムであって、更に、送信端子および応答端子、ならび にバイパス送信端子およびバイパス応答端子を有する前記第１のフェイル・オー バ・スイッチを備え、前記第１および第２の通信経路はループとして構成され、 前記第１の経路ループは前記送信端子および前記応答端子でそれぞれ開始および 終止し、前記第２の経路ループは前記バイパス送信端子および前記バイパス応答 端子でそれぞれ開始および終止することを特徴とするシステム。 ３．請求項２記載のシステムにおいて、前記ループ上を伝わるデータが、一方向 にループを周回することを特徴とするシステム。 ４．請求項３記載のシステムにおいて、いずれかのデータ記憶装置のポートと、 それがリンクされている通信路との間の通信リンクが、更に、該通信リンクの一 部としてポート・バイパス回路を含み、前記ポート・バイパス回路の動作時に、 前記通信リンクをバイパスさせるようにしたことを特徴とするシステム。 ５．請求項４記載のシステムであって、更に、前記第１のフェイル・オーバ・ス イッチと通信状態にあるデータ記憶コントローラを備え、前記第１のフェイル・ オーバ・スイッチを通じて前記データ記憶装置と通信することを特徴とするシス テム。 ６．請求項５記載のシステムにおいて、前記データ記憶コントローラと前記第１ のフェイル・オーバ・スイッチとの間の通信路が２系統の経路を備え、第１の経 路が着信端子に接続され、第２の経路が出立端子に接続されていることを特徴と するシステム。 ７．請求項１記載のシステムにおいて、前記第１のフェイル・オーバ・スイッチ が、 ａ．前記複数の記憶装置に送信するためのデータ要求を受信する着信データ端 子と、 ｂ．前記データ要求に対する応答を受信する出立データ端子と、 ｃ．前記第１の通信路を通じて、前記データ要求を前記複数の記憶装置に伝達 する送信端子と、 ｄ．前記第１の通信路を通じて、前記複数の記憶装置からデータを受信する応 答端子と、 ｅ．前記第２の通信路を通じて、前記複数の記憶装置に前記データ要求を伝達 するバイパス送信端子と、 ｆ．前記第２の通信路を通じて、前記複数の記憶装置からデータを受信するバ イパス応答端子と、 ｇ．前記第１および第２の通信路を前記着信および出立データ端子に個々にか つ選択的に接続するバイパス・スイッチと、 を備えることを特徴とするシステム。 ８．請求項７記載のシステムにおいて、前記バイパス・スイッチが、 ａ．前記着信データ端子を前記送信端子または中間ノードに選択的に接続する 第１のスイッチと、 ｂ．前記中間ノードを前記バイパス送信端子または前記出立データ端子に選択 的に接続する第２のスイッチと、 を備えることを特徴とするシステム。 ９．請求項７記載のシステムにおいて、前記第１のフェイル・オーバ・スイッチ が、更に、第１および第２の状態を有するように構成された２つのポート・バイ パス回路を備え、前記第１の状態が、前記着信および出立端子と前記送信および 応答端子との間の通信を夫々可能とし、前記第２の状態が、前記着信および出立 端子と前記バイパス送信およびバイパス応答端子との間の通信を夫々可能とし、 ａ．前記第１のポート・バイパス回路に対して、 ｉ．前記着信データ端子をデータ入力ポートに接続し、 ｉｉ．データ出力ポートを前記送信端子に接続し、 ｉｉｉ．応答入力ポートを前記応答端子に接続し、 ｉｖ．前記応答出力ポートを前記第２のポート・バイパス回路のデータ入力ポ ートに接続し、 ｂ．前記第２のポート・バイパス回路に対して、 ｉ．応答入力ポートを前記バイパス応答端子に接続し、 ｉｉ．データ出力ポートを前記バイパス送信端子に接続し、 ｉｉｉ．応答出力ポートを前記出立データ端子に接続する、 ことを特徴とするシステム。 １０．データ記憶システムであって、 ａ．第１および第２の通信路と、 ｂ．複数のデータ記憶装置であって、各々、前記第１および第２の通信路とそ れぞれ通信状態にある第１および第２のポートを有するデータ記憶装置と、 ｃ．データ要求を前記複数のデータ記憶装置に送出する第１および第２のフェ イル・オーバ・スイッチであって、前記第１の通信路と通信状態にある前記第１ のフェイル・オーバ・スイッチと、前記第２の通信路と通信状態にある前記第２ のフェイル・オーバ・スイッチと、 から成り、 前記第１および第２のフェイル・オーバ・スイッチを互いに接続し、前記第１ のフェイル・オーバ・スイッチを介して送出されるデータ要求を、選択的に、前 記第１の通信路を通じて、または前記第２のフェイル・オーバ・スイッチを介し て前記第２の通信路を通じて送出可能とすることを特徴とするデータ記憶システ ム。 １１．請求項１０記載のシステムであって、更に、着信ポートおよび出立ポート を有する前記第１のフェイル・オーバ・スイッチを備え、前記第１および第２の 通信路がループとして構成され、前記第１の通信路のループが前記第１のフェイ ル・オーバ・スイッチにおいて開始および終止し、前記第２の通信路のループが 前記第２の通信路ループにおいて開始および終止することを特徴とするシステム 。 １２．請求項１０記載のシステムにおいて、前記データ記憶装置のポートと、該 ポートが通信する前記通信路との間の通信リンクが、ポート・バイパス回路を含 み、前記ポート・バイパス回路の動作時に、前記通信ポートを迂回可能とするこ とを特徴とするシステム。 １３．請求項１０記載のシステムであって、更に、前記第１および第２のフェイ ル・オーバ・スイッチとそれぞれ通信状態にある第１および第２のデータ記憶コ ントローラを備え、前記記憶装置へのデータ要求は全て、前記データ記憶コント ローラを通じて行われることを特徴とするシステム。 １４．請求項１３記載のシステムにおいて、前記データ・コントローラとそのそ れぞれのフェイル・オーバ・スイッチとの間の前記通信路が、２系統の経路を備 え、第１の経路が前記データ記憶コントローラから信号を搬送し、第２の経路が 前記データ記憶コントローラに信号を搬送することを特徴とするシステム。 １５．請求項１０記載のシステムにおいて、各フェイル・オーバ・スイッチが、 第１および第２のポート・バイパス回路を有することを特徴とするシステム。 １６．請求項１０記載のシステムにおいて、前記第１および第２のフェイル・オ ーバ・スイッチが、 ａ．前記複数の記憶装置に送信するためのデータ要求を受信する着信データ端 子と、 ｂ．前記データ要求に対する応答を受信する出立データ端子と、 ｃ．前記データ要求を前記複数の記憶装置に伝達する送信端子であって、かか る送信が、前記第１のフェイル・オーバ・スイッチに対して前記第１の通信路上 で行われ、前記第２のフェイル・オーバ・スイッチに対して前記第２の通信路上 で行われる、送信端子と、 ｄ．前記複数の記憶装置からのデータを受信する応答端子であって、かかる応 答が、前記第１のフェイル・オーバ・スイッチに対して前記第１の通信路上で行 われ、前記第２のフェイル・オーバ・スイッチに対して前記第２の通信路上で行 われる、応答端子と、 ｅ．前記データ要求を前記複数の記憶装置に伝達するバイパス送信端子であっ て、かかる送信が、前記第１の回路に対して前記第２の通信路上で行われ、前記 第２の回路に対して前記第１の通信路上で行われる、バイパス送信端子と、 ｆ．前記複数の記憶装置からデータを受信するバイパス応答端子であって、か かる受信が、前記第１のフェイル・オーバ・スイッチに対して前記第２の通信路 上で行われ、前記第２のフェイル・オーバ・スイッチに対して前記第１の通信路 上で行われる、バイパス応答端子と、 ｇ．前記第１および第２の通信路を、個々にかつ選択的に、前記第１のフェイ ル・オーバ・スイッチの前記着信および出立データ端子に接続する第１のスイッ チと、 ｈ．前記第１および第２の通信路を、個々にかつ選択的に、前記第２のフェイ ル・オーバ・スイッチの前記着信および出立データ端子に接続する第２のスイッ チと、 を備えることを特徴とするシステム。 １７.請求項１６記載のシステムにおいて、前記第１および第２のスイッチの各 々が、 ａ．前記着信データ端子を前記送信端子または中間ノードに選択的に接続する 第１のバイパス・スイッチと、 ｂ．前記中間ノードを前記バイパス送信端子または前記出立データ端子に選択 的に接続する第２のバイパス・スイッチと、 を備えることを特徴とするシステム。 １８．請求項１０記載のシステムにおいて、更に、前記第１および第２のフェイ ル・オーバ・スイッチとそれぞれ通信状態にある、第１および第２のデータ記憶 コントローラを備え、前記データ記憶装置に対するデータ要求は全て、前記デー タ記憶コントローラを通じて行われることを特徴とするシステム。 １９．データ記憶システムであって、 第１の単一方向データ・ループと、 第２の単一方向データ・ループと、 前記第１の単一方向データ・ループおよび前記第２の単一方向データ・ループ に接続された複数のデータ記憶装置と、 前記第１の単一方向データ・ループの対向する端部に接続された送信端子およ び応答端子を有し、更にバイパス応答端子およびバイパス送信端子を有する第１ のフェイル・オーバ・スイッチと、 前記第２の単一方向データ・ループの対向する端部に接続された送信端子およ び応答端子を有し、更に前記第１のフェイル・オーバ・スイッチの前記バイパス 送信端子に結合されたバイパス応答端子、および前記第１のフェイル・オーバ・ スイッチの前記バイパス応答端子に結合されたバイパス送信端子を有する第２の フェイル・オーバ・スイッチと、 ２系統の経路によって前記第１のフェイル・オーバ・スイッチに接続され、前 記第１のフェイル・オーバ・スイッチの前記送信端子および前記応答端子を介し て、前記第１のデータ記憶コントローラを前記第１の単一方向データ・ループに 加入可能とする第１のデータ記憶コントローラと、 ２系統の経路によって前記第２のフェイル・オーバ・スイッチに接続され、前 記第２のフェイル・オーバ・スイッチの前記送信端子および前記応答端子を介し て、前記第２のデータ記憶コントローラを前記第２の単一方向データ・ループに 加入可能とする第２のデータ記憶コントローラと、 から成り、 前記第１のフェイル・オーバ・スイッチおよび前記第２のフェイル・オーバ・ スイッチを切り替えることにより、前記第１のデータ記憶コントローラを、前記 第１の単一方向データ・ループから切断し、前記第１および第２のフェイル・オ ーバ・スイッチの前記バイパス応答端子および前記バイパス送信端子を通じ、か つ前記第２のフェイル・オーバ・スイッチの前記送信端子および前記応答端子を 通じて、前記第２の単一方向データ・ループと接続するように切り替え可能とす ることを特徴とするデータ記憶システム。 ２０．請求項１９記載のデータ記憶システムであって、更に、前記第１のデータ 記憶コントローラと前記第２のデータ記憶コントローラとの間に接続された、ピ アツーピア通信リンクを備えることを特徴とするデータ記憶システム。 ２１．誤動作を発生した通信路を回復させる方法であって、 第１の通信路を通じて複数のデータ記憶装置に対する通信アクセスを有する第 １のデータ記憶コントローラと、第２の通信路を通じて前記複数のデータ記憶装 置に対する通信アクセスを有する第２のデータ記憶コントローラとを用意するス テップと、 前記第１の通信路上で誤動作を検出するステップと、 前記第２の通信路に対するアクセスを要求するステップと、 前記第２の通信路を通じて、前記第１のデータ記憶コントローラを、前記複数 の記憶装置との通信アクセスに切り替え、前記第１および第２のデータ記憶コン トローラが、前記第２の通信経路の使用を共有するステップと、 から成ることを特徴とする方法。 ２２．請求項２１記載の方法において、前記アクセスを要求するステップが、直 接ピアツーピア通信リンクを通じて、前記第１のデータ記憶コントローラと前記 第２のデータ記憶コントローラとの間で通信するステップを含むことを特徴とす る方法。 ２３．請求項２２記載の方法であって、更に、前記ピアツーピア通信リンク上で 、前記第２の通信路にアクセスする承認を受信するステップを含むことを特徴と する方法。 ２４．請求項２１記載の方法において、前記第１および第２の通信路は、各々シ リアル通信ループであり、前記切り替えるステップが、前記第１のデータ記憶コ ントローラを前記第１の通信路の２箇所の端部から切断し、前記第１のデータ記 憶コントローラを、前記第２のデータ記憶コントローラ内のスイッチの２つの端 子を介して、前記第２の通信路に結合するステップを含むことを特徴とする方法 。