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JP2000357395A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2000357395A
JP2000357395A JP11166811A JP16681199A JP2000357395A JP 2000357395 A JP2000357395 A JP 2000357395A JP 11166811 A JP11166811 A JP 11166811A JP 16681199 A JP16681199 A JP 16681199A JP 2000357395 A JP2000357395 A JP 2000357395A
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JP
Japan
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signal
redundancy
address
memory cell
normal
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JP11166811A
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Inventor
Masahiro Shibuya
眞宏 渋谷
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NEC IC Microcomputer Systems Co Ltd
Original Assignee
NEC IC Microcomputer Systems Co Ltd
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Publication date
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Priority to TW089111466A priority patent/TW509949B/zh
Priority to DE10029240A priority patent/DE10029240A1/de
Priority to KR10-2000-0032663A priority patent/KR100376599B1/ko
Priority to US09/593,210 priority patent/US6269034B1/en
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Abstract

(57)【要約】 【課題】 リダンダンシ回路を有する半導体記憶装置に
おいて、不良セルの置換にはリダンダンシワード及びノ
ーマルワードのどちらを活性化するかどうかが確実に決
まるまで、ノーマルワードの活性化を遅らせている。 【解決手段】 ノーマルワードを選択駆動するためのア
ドレスプリデコーダ２０と、リダンダンシワードを活性
化するかどうかの判定処理を行うリダンダンシ制御回路
４０とを備え、それぞれ独立に制御される。このため、
リダンダンシワードを使用するか否かに関わらずノーマ
ルワードの制御を先行することが可能となり、装置全体
の動作の高速化を図ることができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特にリダンダンシ回路を有する半導体記憶装置に
関する。
【０００２】
【従来の技術】リダンダンシ回路は、特にダイナミック
ＲＡＭのようなメモリの不良セル置換のために用いられ
ている。
【０００３】このような不良セルの置換には一般的にノ
ーマルワードとリダンダンシワードの双方が活性化して
しまうマルチワード状態を防ぐために、リダンダンシワ
ード及びノーマルワードのどちらを活性化するかどうか
が確実に決まるまで、ノーマルワードの活性化を遅らせ
ていたが、近年特にアドレスを取り込んでから該当のメ
モリセルに蓄えられているデータを呼び出すまでの時間
の高速化を要求されている。
【０００４】従来技術の一例の回路構成図を図８に、そ
の回路のタイミング波形図を図９に示す。
【０００５】まず、ＲＯＷアドレスバッファ１１０に外
部アドレス信号Ａ０〜Ａｊが与えられる。ＲＯＷアドレ
スバッファ１１０は外部アドレスラッチ信号ＥＣＬＫの
立ち上がりで外部アドレス信号Ａ０〜Ａｊを取り込み、
その出力であるＲＯＷアドレス信号ＸＡ０〜ＸＡｊはア
ドレス判定回路１３０及びアドレスプリデコーダ１２０
へと入力される。アドレス判定回路１３０は、ＲＯＷア
ドレス信号ＸＡ０〜ＸＡｊと予めプログラムされたアド
レスとをリダンダンシ用ラッチ信号によって比較し、一
致したならば、リダンダンシ判定信号ＡＣは活性状態を
保持したまま（図９ＡＣ実線）、不一致ならば非活性状
態（図９ＡＣ破線）を示す。リダンダンシ制御回路１５
０は、アドレス判定が終了した後ＲＯＷアドレスラッチ
信号ＲＣＬＫの立ち上がりでリダンダンシ判定信号ＡＣ
を読み取り、リダンダンシワードを活性化するかどうか
の判定を行う。また、このときアドレスプリデコーダ１
２０は、ＲＯＷアドレス信号ＸＡ０〜ＸＡｊをプリデコ
ードした信号を取り込みアドレスプリデコード信号ＰＸ
Ａ０〜ＰＸＡｋをノーマルワードデコーダ１６０へと出
力する。そして、リダンダンシ制御回路１５０の出力信
号であるリダンダンシワードイネーブル信号ＲＤＣ及び
ノーマルワードイネーブル信号ＸＤＣに基づいて、ノー
マルワード及びリダンダンシワードのどちらか一方が活
性化される。
【０００６】
【発明が解決しようとする課題】図８及び図９に示した
従来技術では、マルチワードを防ぐために、ノーマルワ
ードを活性化するのかリダンダンシワードを活性化する
のかを確定する時刻まで、ノーマルワードデコーダ１６
０及びリダンダンシワードデコーダ１５０共に非選択状
態としており、この判定が確定してからＲＯＷアドレス
ラッチ信号ＲＣＬＫを立ち上げてノーマルワードデコー
ダ１６０及びリダンダンシワードデコーダ１５０のいず
れか一方を選択している。よって、ノーマルワードの活
性化に要する時間は、この判定結果であるノーマルワー
ドイネーブル信号ＸＤＣに依存する。ところが、ノーマ
ルワードはリダンダンシワードよりもその本数が多いた
め、ノーマルワードデコーダ１６０に含まれる論理回路
の段数は、リダンダンシワードデコーダ１５０に含まれ
るそれの数に比べて非常に多く、このため、図９に示す
ようにノーマルワードの活性化には時間がかかってしま
う。そのために、従来はメモリセルへの高速なアクセス
が妨げられていた。
【０００７】したがって、本発明の主な目的は、リダン
ダンシ回路を有する半導体記憶装置において、アドレス
信号に対応したメモリセルのアクセスを高速に行う手段
を提供することである。
【０００８】
【課題を解決するための手段】本発明の半導体記憶装置
は、ノーマルメモリセルと、前記ノーマルメモリセルに
おける欠陥救済用に設けられたリダンダンシメモリセル
と、前記ノーマルメモリセルを選択するためのノーマル
ワードラインと、前記リダンダンシメモリセルを選択す
るためのリダンダンシワードラインと、外部から入力さ
れたアドレス信号に応答して前記ノーマルワードライン
を選択駆動するノーマルワードライン選択駆動手段と、
前記アドレス信号が前記ノーマルメモリセルにおける欠
陥アドレスかどうかを判定するアドレス判定手段と、前
記アドレス判定手段の出力結果に基づき前記ノーマルワ
ードライン及び前記リダンダンシワードラインのいずれ
か一方を活性状態とし他方を非活性状態とする制御手段
とを有する半導体記憶装置において、初期状態では前記
アドレス判定手段の判定結果に関わらず前記ノーマルワ
ードライン選択駆動手段が活性化されるとともに前記リ
ダンダンシワードラインが非活性されており、前記判定
手段により前記アドレス信号が前記欠陥アドレスであっ
た場合に、前記制御手段によって前記ノーマルワードラ
インを非活性状態とするとともに、前記リダンダンシワ
ードラインを活性状態とすることを特徴とする。
【０００９】また、本発明によれば、ノーマルメモリセ
ルと、ノーマルメモリセルにおける欠陥救済用に設けら
れたリダンダンシメモリセルと、ノーマルメモリセルを
選択駆動するノーマルワードデコーダと、リダンダンシ
メモリセルを選択駆動するリダンダンシワードデコーダ
とを有する半導体記憶装置において、第１のクロック信
号を受けて外部から入力されたＲＯＷアドレス信号を取
り込みデコードしたプリデコード信号をノーマルワード
デコーダに供給するアドレスプリデコーダと、ＲＯＷア
ドレス信号がノーマルメモリセルにおける欠陥アドレス
であるか否かを判定するアドレス判定回路と、第２のク
ロック信号を受けてアドレス判定回路の結果を取り込
み、リダンダンシワードデコーダへ結果を供給し、且
つ、結果が欠陥アドレスであった場合にはノーマルワー
ドデコーダを非活性状態とし、結果が欠陥アドレスでな
かった信号にはノーマルワードデコーダを活性状態とす
る制御信号を出力するリダンダンシ制御回路とを備えた
ことを特徴とする。
【００１０】この場合、第１のクロック信号はアドレス
判定回路の結果が出力されるよりも前に変化し、且つ、
第２のクロック信号はノーマルワードデコーダにプリデ
コード信号が供給されるよりも前に変化する。
【００１１】そして、第２のクロック信号は、前記第１
のクロック信号を所定時間遅延することによって生成さ
れる。
【００１２】また、本発明によれば、ノーマルメモリセ
ルと、前記ノーマルメモリセルの欠陥救済用のリダンダ
ンシメモリセルと、前記ノーマルメモリセルを選択する
ためのノーマルワードラインを駆動するノーマルワード
デコーダと、前記リダンダンシメモリセルを選択するた
めのリダンダンシワードラインを駆動するリダンダンシ
ワードデコーダと、入力されたアドレス信号が前記ノー
マルメモリセルにおける欠陥アドレスであるか否かを判
断するアドレス判定回路と、前記アドレス判定回路の出
力結果に応じて前記ノーマルメモリセル又は前記リダン
ダンシメモリセルのどちらか一方を活性状態とし他方を
非活性状態とし前記ノーマルメモリセルを制御する第１
の制御信号と前記リダンダンシメモリセルを制御する第
２の制御信号とを出力するリダンダンシ制御回路と、前
記第１の制御信号によって前記ノーマルメモリセルのデ
ータを増幅するセンスアンプを活性化するか否かを選択
する手段とを有することを特徴とする。
【００１３】
【発明の実施の形態】本発明の実施の形態について図面
を参照して詳細に説明する。
【００１４】本発明の第１の実施の形態の回路構成を図
１に示す。本発明による半導体記憶装置は、ＲＯＷアド
レスバッファ１０と、アドレスプリデコーダ２０と、ア
ドレス判定回路３０と、リダンダンシ制御回路４０と、
リダンダンシワードデコーダ５０と、ノーマルワードデ
コーダ６０とを有する。
【００１５】ＲＯＷアドレスバッファ１０は外部から与
えられる外部アドレス信号数分あり、外部アドレスラッ
チ信号ＥＣＬＫの立ち上がりによって外部アドレス信号
Ａ０〜Ａｊを取り込み、その出力のＲＯＷアドレス信号
ＸＡ０〜ＸＡｊはアドレス判定回路３０とアドレスプリ
デコーダ２０に供給される。
【００１６】アドレスプリデコーダ２０は複数のＲＯＷ
アドレス信号ＸＡ０〜ＸＡｊをプリデコードし、かつＲ
ＯＷアドレスラッチ信号ＲＣＬＫの立ち上がりでプリデ
コードした信号を取り込み、その出力はアドレスプリデ
コード信号ＰＸＡ０〜ＰＸＡｋとしてノーマルワードデ
コーダ６０に供給される。
【００１７】アドレス判定回路３０は任意の数が用意さ
れていて、例えば図２に示されるように、それぞれヒュ
ーズなどを用いて不良のあるノーマルメモリセルのアド
レスがプログラムできるようになっており、ＲＯＷアド
レス信号ＸＡ０〜ＸＡｊの表すアドレスとプログラムさ
れたアドレスとの比較をリダンダンシ用アドレスラッチ
信号ＰＸＲによって行い、その結果をリダンダンシ判定
信号ＡＣ０〜ＡＣ３としてリダンダンシ制御回路４０に
供給する。例えば、リダンダンシ判定結果が一致ならハ
イレベル、不一致ならロウレベルとしてリダンダンシ制
御回路に取り込まれる。
【００１８】リダンダンシ制御回路４０は、リダンダン
シ判定ラッチ信号ＣＣＬＫの立ち上がりでリダンダンシ
判定信号ＡＣ０〜ＡＣ３を取り込み、リダンダンシワー
ドを活性化するかどうかの判定処理を行う。その結果、
リダンダンシ判定信号ＡＣ０〜ＡＣ３にそれぞれ対応し
て出力されるリダンダンシワードイネーブル信号ＲＤＣ
０、ＲＤＣ１はリダンダンシワードデコーダ５０に供給
され、また、他の出力であるノーマルワードディセーブ
ル信号ＸＤＥＳはノーマルワードデコーダ６０に供給さ
れる。ここで、特に限定されないが、Ｒｅｄ．Ｗｏｒｄ
０及びＲｅｄ．Ｗｏｒｄ１が図示しないサブワード構成
となっている場合のリダンダンシ制御回路４０の回路構
成を図４に示す。リダンダンシ判定信号ＡＣ０〜ＡＣ３
は、リダンダンシ判定ラッチ信号の立ち上がりでＮＯＲ
回路４１に取り込まれ、リダンダンシワードイネーブル
信号ＲＤＣ０及びＲＤＣ１を出力する。そして、リダン
ダンシ判定信号ＡＣ０〜ＡＣ３に対応してさらに別のワ
ードラインが選択駆動される。
【００１９】ノーマルワードデコーダ６０は、アドレス
プリデコード信号ＰＸＡ０〜ＰＸＡｋとノーマルワード
ディセーブル信号ＸＤＥＳによって制御され、入力され
た外部アドレスに対応するノーマルワードを駆動する。
ノーマルワードデコーダ６０は、例えば多入力ＡＮＤ回
路６１で構成され、ノーマルワードディセーブル信号Ｘ
ＤＥＳがハイレベルである場合に、アドレスプリデコー
ド信号ＰＸＡ０〜ＰＸＡｋが所定の組み合わせとなると
所定のノーマルワードを活性化する。なお、図１では簡
単のため、１本のノーマルワードのみを示している。
【００２０】また、リダンダンシワードデコーダ５０
は、リダンダンシ制御回路４０の出力する制御信号ＲＤ
Ｃ０、ＲＤＣ１によって制御され、アドレス判定回路３
０にプログラムされたアドレスに対応するリダンダンシ
ワードＲｅｄ．Ｗｏｒｄ０、Ｒｅｄ．Ｗｏｒｄ１を選択
駆動する。リダンダンシメモリセルを使用する場合は、
ノーマルワードディセーブル信号ＸＤＥＳをロウレベル
としノーマルワードデコーダ６０を非活性化する。
【００２１】以下に、本実施の形態の動作について図１
の回路構成図及び図４のタイミング波形図を用いて説明
する。
【００２２】外部アドレスバッファ１０は外部アドレス
ラッチ信号ＥＣＬＫの立ち上がりで外部アドレス信号Ａ
ｊを取り込み、ＲＯＷアドレス信号ＸＡ０〜ＸＡｊとし
てアドレス判定回路３０とアドレスプリデコーダ２０に
出力する。
【００２３】アドレスプリデコーダ２０は、ＸＡ０〜Ｘ
Ａｊを予めプリデコードしておき、その結果をＲＯＷア
ドレスラッチ信号ＲＣＬＫの立ち上がりで取り込み、ア
ドレスプリデコード信号ＰＸＡ０〜ＰＸＡｋを出力す
る。ここでは、アドレスラッチ信号ＲＣＬＫが後述のリ
ダンダンシ判定ラッチ信号ＣＣＬＫに先立って活性化し
ている点に注目されたい。
【００２４】ここで、アドレス判定回路３０は例えばヒ
ューズを用いてプログラムされたノーマルメモリセルの
不良アドレスとＲＯＷアドレス信号ＸＡｊとをリダンダ
ンシ用ラッチ信号ＰＸＲによって比較を行い、一致した
ならば、リダンダンシ判定信号ＡＣはハイレベルを保持
したまま（図４ＡＣ破線）、不一致ならばリダンダンシ
判定信号ＡＣはロウレベルとなる（図４ＡＣ実線）。
【００２５】リダンダンシ制御回路４０では、該回路の
出力信号の初期値を、例えばリダンダンシワードイネー
ブル信号ＲＤＣはロウレベル、ノーマルワードディセー
ブル信号ＸＤＥＳはハイレベルとする。リダンダンシ判
定ラッチ信号ＣＣＬＫの立ち上がりによってリダンダン
シ判定信号ＡＣの値を読み取り、リダンダンシメモリセ
ルを使用するかどうかの判定が行われる。例えばリダン
ダンシメモリセルを使用する場合は、リダンダンシワー
ドイネーブル信号ＲＤＣをハイレベル（図４ＲＤＣ破
線）にすると共に、ノーマルワードディセーブル信号Ｘ
ＤＥＳをロウレベル（図４ＸＤＥＳ破線）にする。この
とき、既にアドレスラッチ信号ＲＣＬＫは活性化されて
いるため、アドレスプリデコーダ２０より既にアドレス
プリデコード信号ＰＸＡ０〜ＰＸＡｋはノーマルワード
デコーダ６０に印加されている。
【００２６】ノーマルワードデコーダ６０は、初期状態
においてノーマルワードディセーブル信号ＸＤＥＳがハ
イレベル（図４ＸＤＥＳ実線）であるため、ノーマルワ
ードディセーブル信号ＸＤＥＳの確定を待たずに、アド
レスプリデコード信号ＰＸＡ０〜ＰＸＡｋに基づきノー
マルワードを選択駆動する（図４ＮｏｒｍａｌＷｏｒｄ
実線）。リダンダンシワード使用の場合は、ノーマルワ
ードディセーブル信号ＸＤＥＳがロウレベル（図４ＸＤ
ＥＳ破線）となるためアドレスプリデコード信号ＰＸＡ
０〜ＰＸＡｋに関わらず、ノーマルワードは選択駆動さ
れずロウレベルのままである（図４ＮｏｒｍａｌＷｏｒ
ｄ破線）。
【００２７】一方、リダンダンシワードデコーダ５０
は、リダンダンシ判定回路４０から出力されるリダンダ
ンシワードイネーブル信号ＲＤＣに基づき、リダンダン
シワードイネーブル信号ＲＤＣがハイレベル（図４ＲＤ
Ｃ破線）ならリダンダンシワードを選択駆動し（図４Ｒ
ｅｄ．Ｗｏｒｄ破線）、リダンダンシワードイネーブル
信号ＲＤＣがロウレベル（図４ＲＤＣ実線）ならリダン
ダンシワードを駆動せずロウレベルのままとする（図４
Ｒｅｄ．Ｗｏｒｄ実線）。
【００２８】ここで、上述したとおり、ノーマルワード
はリダンダンシワードよりもその本数が多いため、ノー
マルワードデコーダ６０に含まれる論理回路の段数は、
リダンダンシワードデコーダ５０に含まれるそれの数に
比べて非常に多い。そのため、リダンダンシワードイネ
ーブル信号ＲＤＣが活性化してからリダンダンシワード
が活性化するまでの時間と、ノーマルワードディセーブ
ル信号ＸＤＥＳが活性状態にあり且つアドレスプリデコ
ード信号ＰＸＡ０〜ＰＸＡｋが所定の組み合わせとなっ
てからノーマルワードが活性化するまでの時間との間に
はタイムラグΔｔ０がある。このタイムラグΔｔ０をＲ
ＯＷアドレスラッチ信号ＲＣＬＫとリダンダンシ判定ラ
ッチ信号ＣＣＬＫとの時間差Δｔと実質的に等しくすれ
ば、ノーマルワードデコーダ６０による選択の遅れは解
消される。
【００２９】以上のとおり、本実施の形態によれば、ア
ドレスプリデコーダ２０とリダンダンシ制御回路４０を
独立に制御するため、ＲＯＷアドレスラッチ信号ＲＣＬ
Ｋはリダンダンシ判定信号ＡＣが確定するか否かに関わ
らず先行して立ち上げ、リダンダンシメモリセルを使用
する場合のみノーマルワードの立ち上げを中止すること
ができ、従来よりもノーマルワードの活性化を早めるこ
とができる。すなわち、ノーマルワードデコーダに含ま
れる多数の論理回路を経由して活性化されるノーマルワ
ードの制御を先行することにより、装置全体の動作の高
速化を図ることができるのである。
【００３０】なお、本実施の形態では、当該半導体記憶
装置を分割デコード方式とすることができる。この場合
は、ノーマルワードがアドレスプリデコード信号ＰＸＡ
０〜ＰＸＡｋに対応して選択された後、下位アドレス
（例えばＸＡ０、ＸＡ１）に対応してそれぞれ選択信号
が選択駆動され、ノーマルワードと選択信号の組み合わ
せによって最終的にメモリセルに接続された所定のサブ
ワードが駆動される。このような分割デコード方式を採
用する場合は、ノーマルワードもしくはリダンダンシワ
ードが活性化してから実際にサブワードが駆動されるま
でにある程度の時間Δｔ１を要するので、ＲＯＷアドレ
スラッチ信号ＲＣＬＫとリダンダンシ判定ラッチ信号Ｃ
ＣＬＫとの時間差ΔｔをΔｔ０とΔｔ１の和と実質的に
等しくすることによって、そのアクセス速度はさらに高
速化される。
【００３１】図５は、ノーマルワード制御及びリダンダ
ンシワード制御信号に更に工夫した本発明の第２の実施
の形態を示す回路構成図である。図５においては、図１
の第１の実施の形態と同一の部分には同一の符号を付
し、説明を省略する。
【００３２】本発明の第２の実施の形態では、遅延回路
７０を用いてＲＯＷアドレスラッチ信号ＲＣＬＫよりΔ
ｔだけ遅れた信号ＲＣＬＫ′を生成し、リダンダンシ判
定ラッチ信号ＣＣＬＫの代わりに、ＲＣＬＫ′を用い
る。このことにより不必要に回路を増加させることな
く、且つ、第１の実施の形態と同等の効果を得ることが
可能であることは言うまでもない。
【００３３】次に、本発明の第３の実施の形態を表す回
路構成を図６、そのタイミング波形図を図７に示す。本
実施の形態においては、ＲＯＷアドレスバッファ１０
と、アドレスプリデコーダ２０と、アドレス判定回路３
０と、リダンダンシ制御回路４０と、リダンダンシワー
ドデコーダ５０と、ノーマルワードデコーダ６０と、セ
レプレート選択回路８０とを有する。
【００３４】セルプレート選択回路８０は、外部より入
力された外部アドレスＡｊに対応したセンスアンプ列を
活性化する。例えばアドレスプリデコード信号ＰＸＡ０
〜ＰＸＡｋ、センスアンプイネーブル信号ＳＥ及びディ
セーブル信号ＸＤＥＳの３つの信号を入力とするＡＮＤ
回路８１で構成され、センスアンプ駆動信号ＳＡＰＮを
ノーマルメモリセルを選択駆動するセンスアンプに供給
する。そして、ノーマルワードより立ち上がりの遅いセ
ンスアンプ駆動信号ＳＡＰＮを非活性とすることにより
不良メモリセルが活性化されるのを抑える。ここで、ノ
ーマルメモリセルとリダンダンシメモリセルは異なるプ
レートで構成されているため、ノーマルワードラインは
リダンダンシメモリセル使用の判定信号が確定するか否
かに関わらず先行して活性化しておくことができる。つ
まり、リダンダンシメモリセルが使用されない場合は、
先行して活性化したノーマルワードラインに基づきデー
タを読み出すことが可能となるのである。したがって、
本発明の第１の実施の形態では、リダンダンシワード使
用時のノーマルワードの非活性化をノーマルワードデコ
ーダ６０において行っているが、これをノーマルワード
立ち上がりよりも更に遅い信号を非活性化することで、
より一層ノーマルワードを活性化する制御を先行してい
るのである。
【００３５】さらに、本実施の形態によれば、ディセー
ブル信号ＸＤＥＳのタイミングを後ろにずらしたことに
より他の信号のマージン調整が容易となるだけでなく、
例えばノーマルワードディセーブル信号ＸＤＥＳの活性
化が遅かったとしても、ノーマルワードを活性化させる
のを遅らせる必要はないため、さらなる高速化が期待で
きる。
【００３６】
【発明の効果】以上説明したように、本発明によれば、
アドレスに呼応したワードを立ち上げる時間の高速化を
行うことができる。
【００３７】その理由は、リダンダンシワードを使用す
るか否かに関わらず、ノーマルワードの制御を先行して
行うため、ノーマルワード又はリダンダンシワードのど
ちらを使用するかの判定が決まるまである特定の信号を
不必要に待たせる必要がなくなるためである。この結
果、従来製品に比べて例えば２ｎｓ程度アドレスに呼応
したワードを立ち上げる時間の高速化を行うことができ
る。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の回路構成図であ
る。
【図２】本発明の第１の実施の形態のアドレス判定回路
である。
【図３】本発明の第１の実施の形態のリダンダンシ制御
回路である。
【図４】本発明の第１の実施の形態の動作を示すタイミ
ング波形図である。
【図５】本発明の第２の実施の形態の回路構成図であ
る。
【図６】本発明の第３の実施の形態の回路構成図であ
る。
【図７】本発明の第３の実施の形態の動作を示すタイミ
ング波形図である。
【図８】本発明の従来技術の回路構成図である。
【図９】本発明の従来技術の動作を示すタイミング波形
図である。
【符号の説明】
１０，１１０ ＲＯＷアドレスバッファ ２０，１２０ アドレスプリデコーダ ３０，３１，１３０ アドレス判定回路 ３２ ヒューズ ４０，１４０ リダンダンシ制御回路 ４１ ＮＯＲ回路 ４２ インバータ ４３ ＡＮＤ回路 ５０，１５０ リダンダンシワードデコーダ ６０，１６０ ノーマルワードデコーダ ６１ ＡＮＤ回路 ７０ 遅延回路 ８０ セルプレート選択回路 ８１ ＡＮＤ回路

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 ノーマルメモリセルと、前記ノーマルメ
    モリセルにおける欠陥救済用に設けられたリダンダンシ
    メモリセルと、前記ノーマルメモリセルを選択するため
    のノーマルワードラインと、前記リダンダンシメモリセ
    ルを選択するためのリダンダンシワードラインと、外部
    から入力されたアドレス信号に応答して前記ノーマルワ
    ードラインを選択駆動するノーマルワードライン選択駆
    動手段と、前記アドレス信号が前記ノーマルメモリセル
    における欠陥アドレスかどうかを判定するアドレス判定
    手段と、前記アドレス判定手段の出力結果に基づき前記
    ノーマルワードライン及び前記リダンダンシワードライ
    ンのいずれか一方を活性状態とし他方を非活性状態とす
    る制御手段とを有する半導体記憶装置において、初期状
    態では前記アドレス判定手段の判定結果に関わらず前記
    ノーマルワードライン選択駆動手段が活性化されるとと
    もに前記リダンダンシワードラインが非活性されてお
    り、前記判定手段により前記アドレス信号が前記欠陥ア
    ドレスであった場合に、前記制御手段によって前記ノー
    マルワードラインを非活性状態とするとともに、前記リ
    ダンダンシワードラインを活性状態とすることを特徴と
    する半導体記憶装置。
  2. 【請求項２】 ノーマルメモリセルと、前記ノーマルメ
    モリセルにおける欠陥救済用に設けられたリダンダンシ
    メモリセルと、前記ノーマルメモリセルを選択するため
    のノーマルワードラインと、第１のクロック信号に応答
    して前記ノーマルワードラインを選択駆動するノーマル
    ワードデコーダと、前記リダンダンシメモリセルを選択
    するためのリダンダンシワードラインと、前記リダンダ
    ンシワードラインを選択駆動するリダンダンシワードデ
    コーダと、外部から入力されたアドレス信号が前記ノー
    マルメモリセルにおける欠陥アドレスであるか否かを判
    断するアドレス判定手段と、前記第１のクロック信号と
    は異なる第２のクロック信号に応答して前記判定手段の
    結果が前記欠陥アドレスであった場合は前記ノーマルワ
    ードデコーダを非活性状態とし且つ前記リダンダンシワ
    ードデコーダを活性状態とし、前記判定手段の結果が前
    記欠陥アドレスでなかった場合は前記ノーマルワードデ
    コーダを活性状態とし且つ前記リダンダンシワードデコ
    ーダを非活性状態とするリダンダンシ制御回路とを有す
    ることを特徴とする半導体記憶装置。
  3. 【請求項３】 前記第１のクロック信号は、前記第２の
    クロック信号が活性化する前に活性化することを特徴と
    する請求項２記載の半導体記憶装置。
  4. 【請求項４】 前記第２のクロック信号は、前記第１の
    クロック信号を所定時間遅延することによって生成され
    ることを特徴とする請求項２記載の半導体記憶装置。
  5. 【請求項５】 前記ノーマルメモリセルは、前記外部か
    ら入力されたアドレス信号に応じて選択駆動されたノー
    マルワードラインと、前記判定手段の結果が出力された
    後に前記アドレス信号の一部によって更に選択駆動され
    るワードラインによって選択されることを特徴とする請
    求項２記載の半導体記憶装置。
  6. 【請求項６】 ノーマルメモリセルと、前記ノーマルメ
    モリセルの欠陥救済用のリダンダンシメモリセルと、前
    記ノーマルメモリセルを選択するためのノーマルワード
    ラインを駆動するノーマルワードデコーダと、前記リダ
    ンダンシメモリセルを選択するためのリダンダンシワー
    ドラインを駆動するリダンダンシワードデコーダと、入
    力されたアドレス信号が前記ノーマルメモリセルにおけ
    る欠陥アドレスであるか否かを判断するアドレス判定回
    路と、前記アドレス判定回路の出力結果に応じて前記ノ
    ーマルメモリセル及び前記リダンダンシメモリセルのど
    ちらか一方を活性状態とし他方を非活性状態とするとと
    もにいずれのメモリセルを活性状態とするかを示す制御
    信号を発生するリダンダンシ制御回路と、前記第１の制
    御信号によって前記ノーマルメモリセルのデータを増幅
    するセンスアンプを活性化するか否かを選択する手段と
    を有することを特徴とする半導体記憶装置。
  7. 【請求項７】 ノーマルメモリセルと、前記ノーマルメ
    モリセルの欠陥救済用のリダンダンシメモリセルとを有
    する半導体記憶装置において、外部アドレスラッチ信号
    に応じて外部アドレス信号を取り込みＲＯＷアドレス信
    号を出力するＲＯＷアドレスバッファと、前記ＲＯＷア
    ドレス信号を受けて前記ＲＯＷアドレス信号の示すアド
    レス情報が前記リダンダンシメモリセルのアドレスと一
    致したときに第１のレベルの判定信号を、不一致のとき
    に第２のレベルの判定信号を出力するアドレス判定回路
    と、第１のクロック信号を受けて前記ＲＯＷアドレス信
    号を取り込むと共にデコードを行い、このデコード信号
    をノーマルワードデコーダに供給するアドレスプリデコ
    ーダと、第２のクロック信号に基づき前記判定信号を取
    り込み、前記判定信号が前記第１のレベルである場合に
    は第１の制御信号を前記第２のレベルとし第２の制御信
    号を前記第１のレベルとし、前記判定信号が前記第２の
    レベルのときには前記第１の制御信号を前記第１のレベ
    ルとし前記第２の制御信号を前記第２のレベルとするリ
    ダンダンシ制御回路と、前記第１の制御信号及び前記ノ
    ーマルメモリセルのデータを増幅するセンスアンプ駆動
    信号を受けて前記センスアンプを活性状態とするか否か
    を選択する手段と、前記第２の制御信号を受け前記リダ
    ンダンシメモリセルを選択するためのリダンダンシワー
    ドラインを駆動するか否かを選択するリダンダンシワー
    ドデコーダとを有することを特徴とする半導体記憶装
    置。
  8. 【請求項８】 前記選択する手段は、前記第１の制御信
    号、前記センスアンプ駆動信号及び前記アドレスプリデ
    コーダの出力信号を入力とするＡＮＤ回路で構成される
    ことを特徴とする請求項６記載の半導体記憶装置。
  9. 【請求項９】 前記第１のクロック信号は前記判定信号
    が出力されるよりも前に変化することを特徴とする請求
    項６記載の半導体記憶装置。
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