JP2000346905A - 半導体装置およびそのテスト方法 - Google Patents
半導体装置およびそのテスト方法Info
- Publication number
- JP2000346905A JP2000346905A JP11158749A JP15874999A JP2000346905A JP 2000346905 A JP2000346905 A JP 2000346905A JP 11158749 A JP11158749 A JP 11158749A JP 15874999 A JP15874999 A JP 15874999A JP 2000346905 A JP2000346905 A JP 2000346905A
- Authority
- JP
- Japan
- Prior art keywords
- macro
- common bus
- test
- signal
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012360 testing method Methods 0.000 title claims abstract description 112
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 238000000034 method Methods 0.000 title claims description 24
- 238000012790 confirmation Methods 0.000 claims description 8
- 238000012545 processing Methods 0.000 claims description 4
- 238000010998 test method Methods 0.000 claims description 4
- 239000000872 buffer Substances 0.000 abstract description 7
- 238000012544 monitoring process Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
- G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
- G01R31/318505—Test of Modular systems, e.g. Wafers, MCM's
Landscapes
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【課題】 半導体装置のマクロ間の接続確認テストのた
めの回路をより少ない端子数、より少ない配置面積で実
現する。 【解決手段】 マクロ１の出力端子１６とマクロ２の入
力端子２５との間の接続確認テストのために、テストデ
ータを保持するレジスタ１２を設け、テスト動作時には
レジスタ１２の値をそのまま出力する手段を設ける。ま
た、入力端子２５への入力値をモニタリングできるよう
にバッファ２７とモニタリング出力信号線２８を設け
る。共通バス３からレジスタ１２にテストデータをセッ
トし、そのテストデータ値と、モニタリング出力信号線
２８から取得する出力値を比較することにより、正しく
接続されているかどうかのテストを行う。
めの回路をより少ない端子数、より少ない配置面積で実
現する。 【解決手段】 マクロ１の出力端子１６とマクロ２の入
力端子２５との間の接続確認テストのために、テストデ
ータを保持するレジスタ１２を設け、テスト動作時には
レジスタ１２の値をそのまま出力する手段を設ける。ま
た、入力端子２５への入力値をモニタリングできるよう
にバッファ２７とモニタリング出力信号線２８を設け
る。共通バス３からレジスタ１２にテストデータをセッ
トし、そのテストデータ値と、モニタリング出力信号線
２８から取得する出力値を比較することにより、正しく
接続されているかどうかのテストを行う。
Description
【０００１】
【発明の属する技術分野】この発明は、テスト回路を有
する半導体装置に関し、特に、内部の回路ブロック間の
断線試験の改良を図った半導体装置およびそのテスト方
法に関する。
する半導体装置に関し、特に、内部の回路ブロック間の
断線試験の改良を図った半導体装置およびそのテスト方
法に関する。
【０００２】
【従来の技術】半導体装置の生産工程においては出荷前
の充分なテストが必要である。そのテストにおいては、
チップ上の回路ブロック（以下、マクロという）の機能
の確認だけでなく、マクロ間の配線が確実に接続されて
いることを確認する必要がある。
の充分なテストが必要である。そのテストにおいては、
チップ上の回路ブロック（以下、マクロという）の機能
の確認だけでなく、マクロ間の配線が確実に接続されて
いることを確認する必要がある。
【０００３】このようなマクロ間接続の確認のために、
従来はバウンダリスキャンの方法が用いられてきた。こ
のバウンダリスキャンは、すべてのマクロのすべての入
出力端子に各々レジスタを設け、これらのレジスタをカ
スケード接続し、各マクロ内の機能テストとともに、マ
クロ間の接続確認を行うことができるようにしたもので
ある。
従来はバウンダリスキャンの方法が用いられてきた。こ
のバウンダリスキャンは、すべてのマクロのすべての入
出力端子に各々レジスタを設け、これらのレジスタをカ
スケード接続し、各マクロ内の機能テストとともに、マ
クロ間の接続確認を行うことができるようにしたもので
ある。
【０００４】図４は、バウンダリスキャンの適用例を示
す。図４において、符号３００はチップ上のモジュール
である。３０１〜３０３はモジュール３００内のマク
ロ、３１３，・・・はモジュール３００の入力端子、３
１４，・・・はモジュール３００の出力端子、３２１は
ＴＡＰ（テストアクセスポート）制御装置、３２２は命
令レジスタ、３２３はバイパスレジスタである。入力端
子３１３とマクロ３０１の間、マクロ３０１とマクロ３
０２の間、マクロ３０２とマクロ３０３の間、マクロ３
０３と出力端子３１４の間はそれぞれ４本の信号線で接
続されている。３４１〜３４８はそれぞれ４ビットのシ
フトレジスタであり、入力端子３１３とマクロ３０１〜
３０３の入出力端子と出力端子３１４にそれぞれ近接し
て設けられている。３１２はレジスタ３４１〜３４８の
すべてをカスケード接続する接続線である。
す。図４において、符号３００はチップ上のモジュール
である。３０１〜３０３はモジュール３００内のマク
ロ、３１３，・・・はモジュール３００の入力端子、３
１４，・・・はモジュール３００の出力端子、３２１は
ＴＡＰ（テストアクセスポート）制御装置、３２２は命
令レジスタ、３２３はバイパスレジスタである。入力端
子３１３とマクロ３０１の間、マクロ３０１とマクロ３
０２の間、マクロ３０２とマクロ３０３の間、マクロ３
０３と出力端子３１４の間はそれぞれ４本の信号線で接
続されている。３４１〜３４８はそれぞれ４ビットのシ
フトレジスタであり、入力端子３１３とマクロ３０１〜
３０３の入出力端子と出力端子３１４にそれぞれ近接し
て設けられている。３１２はレジスタ３４１〜３４８の
すべてをカスケード接続する接続線である。
【０００５】チップが通常モードで動作するときはレジ
スタ３４１〜３４８の回路に対する作用はないが、チッ
プがテストモードで動作するときは、レジスタ３４１〜
３４８を通してマクロ３０１〜３０３の各端子のデータ
を外部から制御し、あるいは各端子のデータを外部に取
り出すことができる。
スタ３４１〜３４８の回路に対する作用はないが、チッ
プがテストモードで動作するときは、レジスタ３４１〜
３４８を通してマクロ３０１〜３０３の各端子のデータ
を外部から制御し、あるいは各端子のデータを外部に取
り出すことができる。
【０００６】接続テスト時には、レジスタ３４１〜３４
８をクリアした後レジスタ３４１，３４３，３４５，３
４７へデータ”１，１，１，１，”をセットする。次い
で、このデータをレジスタ３４２，３４４，３４６，３
４８に読み込ませ、そして、各レジスタ３４１〜３４８
内のデータをシリーズにシフトして外部へ取り出す。こ
の外部へ取り出したデータをチェックすることによっ
て、入力端子３１３とマクロ３０１間、マクロ３０１，
３０２間、マクロ３０２，３０３間、マクロ３０３と出
力端子３１４間の接続の良否を判定することができる。
８をクリアした後レジスタ３４１，３４３，３４５，３
４７へデータ”１，１，１，１，”をセットする。次い
で、このデータをレジスタ３４２，３４４，３４６，３
４８に読み込ませ、そして、各レジスタ３４１〜３４８
内のデータをシリーズにシフトして外部へ取り出す。こ
の外部へ取り出したデータをチェックすることによっ
て、入力端子３１３とマクロ３０１間、マクロ３０１，
３０２間、マクロ３０２，３０３間、マクロ３０３と出
力端子３１４間の接続の良否を判定することができる。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
たバウンダリスキャンの方法では、各マクロの周辺に設
ける端子の数が非常に多くなる。また、すべてのマクロ
のすべての入出力端子にレジスタを配置し、これらのレ
ジスタをカスケード接続していく必要があり、レジスタ
および接続線の引き回しのために大きな面積を必要とす
るという問題がある。また、バウンダリスキャン専用の
チップ端子を必要とするという問題がある。さらに、こ
のバウンダリスキャンの方法では、図４に×印をつけた
接続線３３１〜３３３などのように、マクロとレジスタ
の間の接続線や入出力端子とレジスタの間の接続線の確
認テストを行えないという問題がある。
たバウンダリスキャンの方法では、各マクロの周辺に設
ける端子の数が非常に多くなる。また、すべてのマクロ
のすべての入出力端子にレジスタを配置し、これらのレ
ジスタをカスケード接続していく必要があり、レジスタ
および接続線の引き回しのために大きな面積を必要とす
るという問題がある。また、バウンダリスキャン専用の
チップ端子を必要とするという問題がある。さらに、こ
のバウンダリスキャンの方法では、図４に×印をつけた
接続線３３１〜３３３などのように、マクロとレジスタ
の間の接続線や入出力端子とレジスタの間の接続線の確
認テストを行えないという問題がある。
【０００８】この発明は、上述のような事情を考慮して
なされたものであり、マクロ周辺のテスト用端子数を少
なくできると共に、上述したマクロ外のレジスタや配線
による面積、すなわちテスト回路の面積を少なくするこ
とができ、さらに、マクロの端子から端子までの全配線
区間の接続確認テストを行うことのできる半導体装置お
よびそのテスト方法を提供することを目的とする。
なされたものであり、マクロ周辺のテスト用端子数を少
なくできると共に、上述したマクロ外のレジスタや配線
による面積、すなわちテスト回路の面積を少なくするこ
とができ、さらに、マクロの端子から端子までの全配線
区間の接続確認テストを行うことのできる半導体装置お
よびそのテスト方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】請求項１に記載の発明
は、１チップ内に、共通バスと、前記共通バスに接続さ
れた複数のマクロとを有し、前記複数のマクロは、少な
くとも第１のマクロと第２のマクロとを含んでおり、前
記第１のマクロの出力端が配線を介して前記第２のマク
ロの入力端と接続されており、前記第１のマクロは、前
記出力端へ供給する信号として通常の処理結果の信号と
前記共通バスから供給されるテスト信号とのいずれかを
選択して出力する第１の手段を有し、前記第２のマクロ
は、前記入力端へ入力される信号を前記共通バスへ出力
する第２の手段を有することを特徴とする半導体装置で
ある。
は、１チップ内に、共通バスと、前記共通バスに接続さ
れた複数のマクロとを有し、前記複数のマクロは、少な
くとも第１のマクロと第２のマクロとを含んでおり、前
記第１のマクロの出力端が配線を介して前記第２のマク
ロの入力端と接続されており、前記第１のマクロは、前
記出力端へ供給する信号として通常の処理結果の信号と
前記共通バスから供給されるテスト信号とのいずれかを
選択して出力する第１の手段を有し、前記第２のマクロ
は、前記入力端へ入力される信号を前記共通バスへ出力
する第２の手段を有することを特徴とする半導体装置で
ある。
【００１０】請求項２に記載の発明は、請求項１に記載
の半導体装置において、前記第１のマクロ内の前記第１
の手段が、論理ＯＲゲートであることを特徴とする。請
求項３に記載の発明は、請求項１に記載の半導体装置に
おいて、前記第１のマクロ内の前記第１の手段が、論理
ＡＮＤゲートであることを特徴とする。請求項４に記載
の発明は、請求項１〜請求項３のいずれかの項に記載の
半導体装置において、前記第１のマクロは前記共通バス
から出力されるテスト信号を保持する記憶手段を有する
ことを特徴とする。
の半導体装置において、前記第１のマクロ内の前記第１
の手段が、論理ＯＲゲートであることを特徴とする。請
求項３に記載の発明は、請求項１に記載の半導体装置に
おいて、前記第１のマクロ内の前記第１の手段が、論理
ＡＮＤゲートであることを特徴とする。請求項４に記載
の発明は、請求項１〜請求項３のいずれかの項に記載の
半導体装置において、前記第１のマクロは前記共通バス
から出力されるテスト信号を保持する記憶手段を有する
ことを特徴とする。
【００１１】請求項５に記載の発明は、１チップ内に、
第１のマクロと、該第１のマクロの出力端に配線を介し
てその入力端が接続された第２のマクロと、これら第
１、第２のマクロが接続された共通バスとが設けられた
半導体装置における前記第１、第２のマクロ間の配線の
接続テスト方法であって、前記第１のマクロが前記共通
バスから出力されたテスト信号を受けて前記出力端から
出力する第１の過程と、前記第２のマクロがその入力端
の信号を受けて前記共通バスへ出力する第２の過程と、
前記共通バスから第１のマクロへ出力された前記テスト
信号と、前記第２のマクロが前記共通バスへ出力した信
号を比較する第３の過程とを有することを特徴とするマ
クロ間接続テスト方法である。
第１のマクロと、該第１のマクロの出力端に配線を介し
てその入力端が接続された第２のマクロと、これら第
１、第２のマクロが接続された共通バスとが設けられた
半導体装置における前記第１、第２のマクロ間の配線の
接続テスト方法であって、前記第１のマクロが前記共通
バスから出力されたテスト信号を受けて前記出力端から
出力する第１の過程と、前記第２のマクロがその入力端
の信号を受けて前記共通バスへ出力する第２の過程と、
前記共通バスから第１のマクロへ出力された前記テスト
信号と、前記第２のマクロが前記共通バスへ出力した信
号を比較する第３の過程とを有することを特徴とするマ
クロ間接続テスト方法である。
【００１２】請求項６に記載の発明は、１チップ内に、
信号入力端子と、共通バスと、前記共通バスに接続され
ると共に配線を介して前記信号入力端子に接続されたマ
クロとを有し、前記マクロは、前記配線を介して入力さ
れる信号を前記共通バスへ出力する手段を有することを
特徴とする半導体装置である。請求項７に記載の発明
は、１チップ内に、信号出力端子と、共通バスと、前記
共通バスに接続されると共に配線を介して前記信号出力
端子に接続されたマクロとを有し、前記マクロは、前記
共通バスから受けたテスト信号を前記配線を介して前記
信号出力端子へ出力する手段を有することを特徴とする
半導体装置である。
信号入力端子と、共通バスと、前記共通バスに接続され
ると共に配線を介して前記信号入力端子に接続されたマ
クロとを有し、前記マクロは、前記配線を介して入力さ
れる信号を前記共通バスへ出力する手段を有することを
特徴とする半導体装置である。請求項７に記載の発明
は、１チップ内に、信号出力端子と、共通バスと、前記
共通バスに接続されると共に配線を介して前記信号出力
端子に接続されたマクロとを有し、前記マクロは、前記
共通バスから受けたテスト信号を前記配線を介して前記
信号出力端子へ出力する手段を有することを特徴とする
半導体装置である。
【００１３】請求項８に記載の発明は、請求項１に記載
の半導体装置の第１のマクロと第２のマクロ間の接続確
認テストを制御するテスト制御方法において、前記共通
バスを介して前記第１のマクロへテスト信号を出力する
第１の処理と、前記前記共通バスを介して前記第２のマ
クロが出力する信号を読み込む第２の処理と、前記テス
ト信号と前記第２のマクロが出力する信号とを比較して
接続良否を判断する第３の処理とを有することを特徴と
するマクロ間接続テスト制御方法である。
の半導体装置の第１のマクロと第２のマクロ間の接続確
認テストを制御するテスト制御方法において、前記共通
バスを介して前記第１のマクロへテスト信号を出力する
第１の処理と、前記前記共通バスを介して前記第２のマ
クロが出力する信号を読み込む第２の処理と、前記テス
ト信号と前記第２のマクロが出力する信号とを比較して
接続良否を判断する第３の処理とを有することを特徴と
するマクロ間接続テスト制御方法である。
【００１４】請求項９に記載の発明は、請求項１に記載
の半導体装置の第１のマクロと第２のマクロ間の接続確
認テストを制御するテスト制御プログラムを記録した記
録媒体であって、該制御プログラムはコンピュータに、
前記共通バスを介して前記第１のマクロへテスト信号を
出力する第１の処理と、前記前記共通バスを介して前記
第２のマクロが出力する信号を読み込む第２の処理と、
前記テスト信号と前記第２のマクロが出力する信号とを
比較して接続良否を判断する第３の処理とを行わせるこ
とを特徴とするマクロ間接続テスト制御プログラムを記
録した記録媒体である。
の半導体装置の第１のマクロと第２のマクロ間の接続確
認テストを制御するテスト制御プログラムを記録した記
録媒体であって、該制御プログラムはコンピュータに、
前記共通バスを介して前記第１のマクロへテスト信号を
出力する第１の処理と、前記前記共通バスを介して前記
第２のマクロが出力する信号を読み込む第２の処理と、
前記テスト信号と前記第２のマクロが出力する信号とを
比較して接続良否を判断する第３の処理とを行わせるこ
とを特徴とするマクロ間接続テスト制御プログラムを記
録した記録媒体である。
【００１５】
【発明の実施の形態】以下、図面を参照しこの発明の実
施形態について説明する。図１はこの発明の第１の実施
形態による半導体装置の要部の構成を示すブロック図で
あり、この図に示す構成は１チップ内に設置されてい
る。図１において、符号１および２はマクロである。１
５および２５はマクロの入力端子、１６および２６はマ
クロの出力端子であり、マクロ１の出力端子１６がマク
ロ２の入力端子２５に配線Ｌを介して接続されている。
３は共通バスであり、１４および２４は共通バス接続線
である。
施形態について説明する。図１はこの発明の第１の実施
形態による半導体装置の要部の構成を示すブロック図で
あり、この図に示す構成は１チップ内に設置されてい
る。図１において、符号１および２はマクロである。１
５および２５はマクロの入力端子、１６および２６はマ
クロの出力端子であり、マクロ１の出力端子１６がマク
ロ２の入力端子２５に配線Ｌを介して接続されている。
３は共通バスであり、１４および２４は共通バス接続線
である。
【００１６】マクロ１および２内において、１１および
２１はそれぞれ予め決められた処理を行う内部回路であ
る。１２および２２はレジスタであり、レジスタ１２お
よび２２は、共通バス３からそれぞれ共通バス接続線１
４および２４を通して入力されるテストデータを保持す
る。
２１はそれぞれ予め決められた処理を行う内部回路であ
る。１２および２２はレジスタであり、レジスタ１２お
よび２２は、共通バス３からそれぞれ共通バス接続線１
４および２４を通して入力されるテストデータを保持す
る。
【００１７】１３および２３は論理ＯＲゲートであり、
論理ＯＲゲート１３は内部回路１１の出力とレジスタ１
２の出力の論理和を出力端子１６へ出力し、論理ＯＲゲ
ート２３は内部回路２１の出力とレジスタ２２の出力の
論理和を出力端子２６へ出力する。１７および２７はバ
ッファ、１８および２８はモニタリング信号線であり、
これらのモニタリング信号線１８および２８に得られる
信号がそれぞれ共通バス接続線１４および２４を通して
共通バス３に出力される。上記の構成においてレジスタ
１２、ＯＲゲート１３、バッファ１７が接続線テスト回
路Ｔ１を構成し、レジスタ２２、ＯＲゲート２３、バッ
ファ２７が接続線テスト回路Ｔ２を構成する。
論理ＯＲゲート１３は内部回路１１の出力とレジスタ１
２の出力の論理和を出力端子１６へ出力し、論理ＯＲゲ
ート２３は内部回路２１の出力とレジスタ２２の出力の
論理和を出力端子２６へ出力する。１７および２７はバ
ッファ、１８および２８はモニタリング信号線であり、
これらのモニタリング信号線１８および２８に得られる
信号がそれぞれ共通バス接続線１４および２４を通して
共通バス３に出力される。上記の構成においてレジスタ
１２、ＯＲゲート１３、バッファ１７が接続線テスト回
路Ｔ１を構成し、レジスタ２２、ＯＲゲート２３、バッ
ファ２７が接続線テスト回路Ｔ２を構成する。
【００１８】次に、出力端子１６と入力端子２５との間
の配線Ｌの確認テストの方法を説明する。テスト装置
は、まず、内部回路１１，２１のリセットを行う。ここ
で、内部回路１１，２１のリセット時の出力値は”０”
であるものとする。次に、共通バス接続線１４を通し
て、レジスタ１２にテストデータ”１”を書き込む。こ
のとき、内部回路１１の出力は”０”となっているた
め、マクロ１の出力端子１６からはレジスタ１２が保持
するデータ”１”がそのまま出力される。そして、配線
Ｌが正常であれば（断線していなければ）、該データ”
１”が配線Ｌ、入力端子２５、バッファ２７、モニタリ
ング信号線２８，共通バス接続線２４を介して共通バス
３へ出力される。
の配線Ｌの確認テストの方法を説明する。テスト装置
は、まず、内部回路１１，２１のリセットを行う。ここ
で、内部回路１１，２１のリセット時の出力値は”０”
であるものとする。次に、共通バス接続線１４を通し
て、レジスタ１２にテストデータ”１”を書き込む。こ
のとき、内部回路１１の出力は”０”となっているた
め、マクロ１の出力端子１６からはレジスタ１２が保持
するデータ”１”がそのまま出力される。そして、配線
Ｌが正常であれば（断線していなければ）、該データ”
１”が配線Ｌ、入力端子２５、バッファ２７、モニタリ
ング信号線２８，共通バス接続線２４を介して共通バス
３へ出力される。
【００１９】次に、テスト装置は、所定の遅延時間後、
共通バス３のデータを読み込み、レジスタ１２へ出力し
たテストデータ”１”と比較する。次に、テスト装置
は、共通バス接続線１４を通して、レジスタ１２にテス
トデータ”０”を書き込み、そして、所定の遅延時間
後、共通バス３のデータを読み込み、レジスタ１２へ出
力したデータ”０”と比較する。そして、テスト装置
は、上述した２回のテスト結果が共に「一致」と判定さ
れた場合に、接続線Ｌが正常であると判定する。
共通バス３のデータを読み込み、レジスタ１２へ出力し
たテストデータ”１”と比較する。次に、テスト装置
は、共通バス接続線１４を通して、レジスタ１２にテス
トデータ”０”を書き込み、そして、所定の遅延時間
後、共通バス３のデータを読み込み、レジスタ１２へ出
力したデータ”０”と比較する。そして、テスト装置
は、上述した２回のテスト結果が共に「一致」と判定さ
れた場合に、接続線Ｌが正常であると判定する。
【００２０】なお、テス終了後において、レジスタ１
２，２２に”０”を書き込み、内部回路１１，２１の出
力が出力端子１６，２６へ出力されるようにする。ま
た、内部回路１１および２１のリセット時の値が”１”
である場合には、論理ＯＲゲート１３および２３の代わ
りに論理ＡＮＤゲートを用いることにより、上記と同等
のテストを行うことができる。この場合、通常動作時に
はレジスタ１２および２２の値を”１”とする。
２，２２に”０”を書き込み、内部回路１１，２１の出
力が出力端子１６，２６へ出力されるようにする。ま
た、内部回路１１および２１のリセット時の値が”１”
である場合には、論理ＯＲゲート１３および２３の代わ
りに論理ＡＮＤゲートを用いることにより、上記と同等
のテストを行うことができる。この場合、通常動作時に
はレジスタ１２および２２の値を”１”とする。
【００２１】上述したテスト装置は、内部にコンピュー
タシステムを有している。そして、上述した処理過程
は、プログラムの形式でコンピュータシステムの記憶媒
体に記憶されており、このプログラムをコンピュータが
読み出して実行することによって、上記処理が行われ
る。ここで、「コンピュータ読み取り可能な記憶媒体」
とは、フロッピーディスク、光磁気ディスク、ＲＯＭ、
ＣＤ−ＲＯＭ、ハードディスク等をいう。
タシステムを有している。そして、上述した処理過程
は、プログラムの形式でコンピュータシステムの記憶媒
体に記憶されており、このプログラムをコンピュータが
読み出して実行することによって、上記処理が行われ
る。ここで、「コンピュータ読み取り可能な記憶媒体」
とは、フロッピーディスク、光磁気ディスク、ＲＯＭ、
ＣＤ−ＲＯＭ、ハードディスク等をいう。
【００２２】次に、この発明の第２の実施形態について
説明する。図２は同実施形態の構成を示すブロック図で
あり、この図において、図１の各部と同一の構成には同
一の符号を付し、その説明を省略する。この図におい
て、符号３１はマクロ機能テスト用のテスト入力端子、
３２はマクロ機能テスト用のテスト出力端子、１９，２
９は各々セレクタである。この実施形態において、マク
ロ間接続線Ｌのテストを行う場合は上記第１の実施形態
と同様の手順で行う。また、マクロ１の内部回路１１の
機能テストの場合は、セレクタ１９によってテスト入力
端子３１を選んだ後、テスト装置からテスト入力端子３
１へテスト信号を印加し、そして、テスト出力端子３２
のデータを読み込み、チェックする。
説明する。図２は同実施形態の構成を示すブロック図で
あり、この図において、図１の各部と同一の構成には同
一の符号を付し、その説明を省略する。この図におい
て、符号３１はマクロ機能テスト用のテスト入力端子、
３２はマクロ機能テスト用のテスト出力端子、１９，２
９は各々セレクタである。この実施形態において、マク
ロ間接続線Ｌのテストを行う場合は上記第１の実施形態
と同様の手順で行う。また、マクロ１の内部回路１１の
機能テストの場合は、セレクタ１９によってテスト入力
端子３１を選んだ後、テスト装置からテスト入力端子３
１へテスト信号を印加し、そして、テスト出力端子３２
のデータを読み込み、チェックする。
【００２３】図３は上述した接続線テスト回路を有する
マクロを備えた１チップマイクロコンピュータの構成例
を示すブロック図である。この図において、符号２００
はチップ上のモジュールである。２０１〜２０３はモジ
ュール２００内のマクロ、２１３，・・・はモジュール
２００の入力端子、２１４，・・・はモジュール２００
の出力端子である。２０４はＣＰＵ、２０５はテスト制
御回路、２１０は共通バスである。マクロ２０１〜２０
３とＣＰＵ２０４とテスト制御回路２０５は共通バス２
１０に接続されている。２１１はテスト制御回路２０５
のためのテスト入出力端子である。ここで、テスト制御
回路２０５はＣＰＵ２０４を使用せずにマクロ２０１〜
２０３のテストを行うための回路であり、テスト入出力
端子２１１に供給されたテストデータを、コード変換し
て共通バス２１０に出力し、また、共通バス２１０から
のデータをコード変換してテスト入出力端子２１１へ出
力する。
マクロを備えた１チップマイクロコンピュータの構成例
を示すブロック図である。この図において、符号２００
はチップ上のモジュールである。２０１〜２０３はモジ
ュール２００内のマクロ、２１３，・・・はモジュール
２００の入力端子、２１４，・・・はモジュール２００
の出力端子である。２０４はＣＰＵ、２０５はテスト制
御回路、２１０は共通バスである。マクロ２０１〜２０
３とＣＰＵ２０４とテスト制御回路２０５は共通バス２
１０に接続されている。２１１はテスト制御回路２０５
のためのテスト入出力端子である。ここで、テスト制御
回路２０５はＣＰＵ２０４を使用せずにマクロ２０１〜
２０３のテストを行うための回路であり、テスト入出力
端子２１１に供給されたテストデータを、コード変換し
て共通バス２１０に出力し、また、共通バス２１０から
のデータをコード変換してテスト入出力端子２１１へ出
力する。
【００２４】マクロ２０１〜２０３内には、図１に示す
接続線テスト回路（符号Ｔ１，Ｔ２参照）が設けられて
いる。マクロ２０１〜２０３は複数の入出力端子を持
ち、入力端子２１３，・・・とマクロ２０１との間、マ
クロ２０１とマクロ２０２との間、マクロ２０２とマク
ロ２０３との間、およびマクロ２０３と出力端子２１
４，・・・との間はそれぞれ複数の接続線で接続されて
いる。
接続線テスト回路（符号Ｔ１，Ｔ２参照）が設けられて
いる。マクロ２０１〜２０３は複数の入出力端子を持
ち、入力端子２１３，・・・とマクロ２０１との間、マ
クロ２０１とマクロ２０２との間、マクロ２０２とマク
ロ２０３との間、およびマクロ２０３と出力端子２１
４，・・・との間はそれぞれ複数の接続線で接続されて
いる。
【００２５】マクロ・マクロ間、たとえばマクロ２０１
とマクロ２０２の間の接続確認テストを行うには、テス
ト入出力端子２１１からテスト制御回路２０５を通して
共通バス２１０にアクセスすることにより、マクロ２０
１とマクロ２０２との間の各接続線について前述のテス
トを行う。
とマクロ２０２の間の接続確認テストを行うには、テス
ト入出力端子２１１からテスト制御回路２０５を通して
共通バス２１０にアクセスすることにより、マクロ２０
１とマクロ２０２との間の各接続線について前述のテス
トを行う。
【００２６】入力端子２１３，・・・とマクロ２０１の
間の接続確認テストを行うには、各々の接続線につい
て、入力端子２１３からテストデータを入力し、マクロ
２０１からのモニタリング出力結果を、共通バッファ２
１０とテスト制御回路２０５を通してテスト入出力端子
２１１から取得する。
間の接続確認テストを行うには、各々の接続線につい
て、入力端子２１３からテストデータを入力し、マクロ
２０１からのモニタリング出力結果を、共通バッファ２
１０とテスト制御回路２０５を通してテスト入出力端子
２１１から取得する。
【００２７】マクロ２０３と出力端子２１４，・・・の
間の接続確認テストを行うには、各々の接続線につい
て、テスト入出力端子２１１からテスト制御回路２０５
を通して共通バッファ２１０にアクセスすることにより
テストデータをマクロ２０３に入力し、出力端子２１４
からの出力を取得する。
間の接続確認テストを行うには、各々の接続線につい
て、テスト入出力端子２１１からテスト制御回路２０５
を通して共通バッファ２１０にアクセスすることにより
テストデータをマクロ２０３に入力し、出力端子２１４
からの出力を取得する。
【００２８】なお、以上の説明では、マクロ間接続線の
テストを行うのにテスト制御回路２０５を使用して行っ
たが、テスト制御回路を使用する代わりにＣＰＵを用い
てもよい。
テストを行うのにテスト制御回路２０５を使用して行っ
たが、テスト制御回路を使用する代わりにＣＰＵを用い
てもよい。
【００２９】
【発明の効果】以上説明したように、この発明によれ
ば、マクロ周辺のテスト用端子数を少なくできる効果が
あると共に、テスト回路を従来に比較しはるかに簡単化
できることから、テスト回路に要する面積を少なくする
ことができる効果が得られる。また、マクロの出力端子
から次のマクロの入力端子までの全配線区間の接続確認
テストを行うことのできるので、従来のもののように、
チェックできない区間が一部生じる問題を解決すること
ができる。
ば、マクロ周辺のテスト用端子数を少なくできる効果が
あると共に、テスト回路を従来に比較しはるかに簡単化
できることから、テスト回路に要する面積を少なくする
ことができる効果が得られる。また、マクロの出力端子
から次のマクロの入力端子までの全配線区間の接続確認
テストを行うことのできるので、従来のもののように、
チェックできない区間が一部生じる問題を解決すること
ができる。
【図１】 この発明の一実施形態による半導体装置の要
部の構成を示すブロック図である。
部の構成を示すブロック図である。
【図２】 この発明の他の実施形態による半導体装置の
要部の構成を示すブロック図である。
要部の構成を示すブロック図である。
【図３】 図１に示す接続線テスト回路を有するマクロ
を備えた１チップマイクロコンピュータの構成例を示す
ブロック図である。
を備えた１チップマイクロコンピュータの構成例を示す
ブロック図である。
【図４】 従来のバウンダリスキャンによるテストを行
う半導体装置の構成を示すブロック図である。
う半導体装置の構成を示すブロック図である。
１、２ マクロ ３ 共通バス １１、２１ 内部回路 １２、２２ レジスタ １３、２３ 論理ＯＲゲート １４、２４ 共通バス接続線 １５、２５ 入力端子 １６、２６ 出力端子 １７、２７ リセット信号線 １８、２８ モニタリング出力信号線 １９、２９ セレクタ ３１ テスト入力端子 ３２ テスト出力端子 ２０１〜２０３ マクロ ２０４ ＣＰＵ ２０５ テスト制御回路 ２１０ 共通バス ２１１ テスト入出力端子 ２１３ 入力端子 ２１４ 出力端子 Ｌ 配線 Ｔ１、Ｔ２ 接続線テスト回路
Claims (9)
- 【請求項１】 １チップ内に、共通バスと、前記共通バ
スに接続された複数のマクロとを有し、 前記複数のマクロは、少なくとも第１のマクロと第２の
マクロとを含んでおり、 前記第１のマクロの出力端が配線を介して前記第２のマ
クロの入力端と接続されており、 前記第１のマクロは、前記出力端へ供給する信号として
通常の処理結果の信号と前記共通バスから供給されるテ
スト信号とのいずれかを選択して出力する第１の手段を
有し、 前記第２のマクロは、前記入力端へ入力される信号を前
記共通バスへ出力する第２の手段を有することを特徴と
する半導体装置。 - 【請求項２】 前記第１のマクロ内の前記第１の手段
が、論理ＯＲゲートであることを特徴とする請求項１に
記載の半導体装置。 - 【請求項３】 前記第１のマクロ内の前記第１の手段
が、論理ＡＮＤゲートであることを特徴とする請求項１
に記載の半導体装置。 - 【請求項４】 前記第１のマクロは前記共通バスから出
力されるテスト信号を保持する記憶手段を有することを
特徴とする請求項１〜請求項３のいずれかの項に記載の
半導体装置。 - 【請求項５】 １チップ内に、第１のマクロと、該第１
のマクロの出力端に配線を介してその入力端が接続され
た第２のマクロと、これら第１、第２のマクロが接続さ
れた共通バスとが設けられた半導体装置における前記第
１、第２のマクロ間の配線の接続テスト方法であって、 前記第１のマクロが前記共通バスから出力されたテスト
信号を受けて前記出力端から出力する第１の過程と、 前記第２のマクロがその入力端の信号を受けて前記共通
バスへ出力する第２の過程と、 前記共通バスから第１のマクロへ出力された前記テスト
信号と、前記第２のマクロが前記共通バスへ出力した信
号を比較する第３の過程と、 を有することを特徴とするマクロ間接続テスト方法。 - 【請求項６】 １チップ内に、信号入力端子と、共通バ
スと、前記共通バスに接続されると共に配線を介して前
記信号入力端子に接続されたマクロとを有し、 前記マクロは、前記配線を介して入力される信号を前記
共通バスへ出力する手段を有することを特徴とする半導
体装置。 - 【請求項７】 １チップ内に、信号出力端子と、共通バ
スと、前記共通バスに接続されると共に配線を介して前
記信号出力端子に接続されたマクロとを有し、 前記マクロは、前記共通バスから受けたテスト信号を前
記配線を介して前記信号出力端子へ出力する手段を有す
ることを特徴とする半導体装置。 - 【請求項８】 請求項１に記載の半導体装置の第１のマ
クロと第２のマクロ間の接続確認テストを制御するテス
ト制御方法において、 前記共通バスを介して前記第１のマクロへテスト信号を
出力する第１の処理と、 前記前記共通バスを介して前記第２のマクロが出力する
信号を読み込む第２の処理と、 前記テスト信号と前記第２のマクロが出力する信号とを
比較して接続良否を判断する第３の処理と、 を有することを特徴とするマクロ間接続テスト制御方
法。 - 【請求項９】 請求項１に記載の半導体装置の第１のマ
クロと第２のマクロ間の接続確認テストを制御するテス
ト制御プログラムを記録した記録媒体であって、 該制御プログラムはコンピュータに、 前記共通バスを介して前記第１のマクロへテスト信号を
出力する第１の処理と、 前記前記共通バスを介して前記第２のマクロが出力する
信号を読み込む第２の処理と、 前記テスト信号と前記第２のマクロが出力する信号とを
比較して接続良否を判断する第３の処理と、 を行わせることを特徴とするマクロ間接続テスト制御プ
ログラムを記録した記録媒体。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11158749A JP2000346905A (ja) | 1999-06-04 | 1999-06-04 | 半導体装置およびそのテスト方法 |
| US09/585,836 US6463562B1 (en) | 1999-04-06 | 2000-06-01 | Semiconductor device including macros and its testing method |
| CNB001090291A CN1184488C (zh) | 1999-06-04 | 2000-06-02 | 含有宏的半导体器件及其测试方法 |
| EP00112084A EP1061375B1 (en) | 1999-06-04 | 2000-06-05 | Semiconductor device including macros and its testing method |
| DE60026093T DE60026093T2 (de) | 1999-06-04 | 2000-06-05 | Halbleitervorrichtung mit Makros und Prüfverfahren dafür |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11158749A JP2000346905A (ja) | 1999-06-04 | 1999-06-04 | 半導体装置およびそのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000346905A true JP2000346905A (ja) | 2000-12-15 |
Family
ID=15678502
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11158749A Pending JP2000346905A (ja) | 1999-04-06 | 1999-06-04 | 半導体装置およびそのテスト方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6463562B1 (ja) |
| EP (1) | EP1061375B1 (ja) |
| JP (1) | JP2000346905A (ja) |
| CN (1) | CN1184488C (ja) |
| DE (1) | DE60026093T2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003014819A (ja) * | 2001-07-03 | 2003-01-15 | Matsushita Electric Ind Co Ltd | 半導体配線基板，半導体デバイス，半導体デバイスのテスト方法及びその実装方法 |
| US7281180B2 (en) | 2004-07-02 | 2007-10-09 | Spansion Llc | Memory system and test method therefor |
| JP2009186352A (ja) * | 2008-02-07 | 2009-08-20 | Yokogawa Electric Corp | 測定システム |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4388641B2 (ja) * | 1999-09-10 | 2009-12-24 | 富士通マイクロエレクトロニクス株式会社 | 集積回路の試験装置 |
| US6668346B1 (en) * | 2000-11-10 | 2003-12-23 | Sun Microsystems, Inc. | Digital process monitor |
| JP5059532B2 (ja) * | 2007-09-26 | 2012-10-24 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| JP2012145467A (ja) | 2011-01-13 | 2012-08-02 | Renesas Electronics Corp | 半導体集積回路及び電源電圧適応制御システム |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4027289A (en) | 1975-06-26 | 1977-05-31 | Toman Donald J | Operating condition data system |
| US4418397A (en) * | 1980-05-29 | 1983-11-29 | Texas Instruments Incorporated | Address decode system |
| US4525789A (en) * | 1982-07-16 | 1985-06-25 | At&T Bell Laboratories | Programmable network tester with data formatter |
| US4470116A (en) | 1982-08-02 | 1984-09-04 | United Technologies Corporation | Digital flight data recording system |
| US4535789A (en) * | 1983-08-02 | 1985-08-20 | Philip Morris, Inc. | Tobacco rod firmness sensor |
| US4970648A (en) | 1987-08-12 | 1990-11-13 | Fairchild Space And Defense Corporation | High performance flight recorder |
| NL8800374A (nl) | 1988-02-16 | 1989-09-18 | Philips Nv | Geintegreerde monolithische schakeling met een testbus. |
| JPH0295876U (ja) | 1989-01-17 | 1990-07-31 | ||
| US6330977B1 (en) * | 1989-05-15 | 2001-12-18 | Dallas Semiconductor Corporation | Electronic labeling systems and methods and electronic card systems and methods |
| JPH0719217B2 (ja) * | 1990-04-24 | 1995-03-06 | 株式会社東芝 | 情報処理装置 |
| US5289377A (en) | 1991-08-12 | 1994-02-22 | Trw Inc. | Fault-tolerant solid-state flight data recorder |
| JP3377225B2 (ja) | 1992-04-07 | 2003-02-17 | 富士写真フイルム株式会社 | チェック回路を含む集積回路 |
| JP3247937B2 (ja) | 1992-09-24 | 2002-01-21 | 株式会社日立製作所 | 論理集積回路 |
| JPH0843494A (ja) | 1994-08-02 | 1996-02-16 | Hitachi Ltd | 電子回路 |
| JPH09211076A (ja) | 1996-02-02 | 1997-08-15 | Fuji Xerox Co Ltd | 回路基板検査装置および半導体回路 |
-
1999
- 1999-06-04 JP JP11158749A patent/JP2000346905A/ja active Pending
-
2000
- 2000-06-01 US US09/585,836 patent/US6463562B1/en not_active Expired - Fee Related
- 2000-06-02 CN CNB001090291A patent/CN1184488C/zh not_active Expired - Fee Related
- 2000-06-05 DE DE60026093T patent/DE60026093T2/de not_active Expired - Fee Related
- 2000-06-05 EP EP00112084A patent/EP1061375B1/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003014819A (ja) * | 2001-07-03 | 2003-01-15 | Matsushita Electric Ind Co Ltd | 半導体配線基板，半導体デバイス，半導体デバイスのテスト方法及びその実装方法 |
| US7281180B2 (en) | 2004-07-02 | 2007-10-09 | Spansion Llc | Memory system and test method therefor |
| JP2009186352A (ja) * | 2008-02-07 | 2009-08-20 | Yokogawa Electric Corp | 測定システム |
Also Published As
| Publication number | Publication date |
|---|---|
| EP1061375A1 (en) | 2000-12-20 |
| EP1061375B1 (en) | 2006-02-22 |
| CN1276533A (zh) | 2000-12-13 |
| DE60026093T2 (de) | 2006-10-19 |
| US6463562B1 (en) | 2002-10-08 |
| CN1184488C (zh) | 2005-01-12 |
| DE60026093D1 (de) | 2006-04-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6263461B1 (en) | Circuit for efficiently testing memory and shadow logic of a semiconductor integrated circuit | |
| KR100276654B1 (ko) | 내장 메모리를 구비한 반도체 장치 | |
| US5423029A (en) | Circuit and method for testing direct memory access circuitry | |
| KR0172347B1 (ko) | 반도체 메모리장치의 병렬테스트 회로 | |
| JPH0394183A (ja) | 半導体集積回路の試験方法及び回路 | |
| JP2974313B1 (ja) | Ｂｉｓｔ回路および半導体集積回路 | |
| JP2000346905A (ja) | 半導体装置およびそのテスト方法 | |
| JPH03167487A (ja) | テスト容易化回路 | |
| US7054979B2 (en) | Method and apparatus for routing configuration accesses from a primary port to a plurality of secondary ports | |
| KR100316182B1 (ko) | 에러검출장치 | |
| KR20040002440A (ko) | 자기 테스트 기능 내장 반도체 집적 회로 및 그것을구비한 시스템 | |
| JPH0324657A (ja) | バス診断方式 | |
| JP2877505B2 (ja) | Ｌｓｉ実装ボード及びデータ処理装置 | |
| US20040135177A1 (en) | Semiconductor integrated circuit having a scan test | |
| JP3975587B2 (ja) | 内部信号観測回路 | |
| JP3372895B2 (ja) | 回路試験装置 | |
| JPS634500A (ja) | テスト回路付きｒａｍ装置 | |
| JPH04157535A (ja) | レジスタ検査方法 | |
| JP2002063078A (ja) | Ｆ／ｗアクセス処理装置 | |
| JPS63257242A (ja) | 論理回路付半導体記憶装置 | |
| JPH052056A (ja) | 出力回路 | |
| US7403437B2 (en) | ROM test method and ROM test circuit | |
| JPH05101699A (ja) | メモリ装置 | |
| JPS59210380A (ja) | バス接続部の故障診断方式 | |
| JPH04328475A (ja) | 試験回路付半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20011120 |