JP2000323571A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
- Publication number
- JP2000323571A JP2000323571A JP11133532A JP13353299A JP2000323571A JP 2000323571 A JP2000323571 A JP 2000323571A JP 11133532 A JP11133532 A JP 11133532A JP 13353299 A JP13353299 A JP 13353299A JP 2000323571 A JP2000323571 A JP 2000323571A
- Authority
- JP
- Japan
- Prior art keywords
- barrier metal
- metal layer
- copper
- recess
- connection hole
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 230000004888 barrier function Effects 0.000 claims abstract description 91
- 239000010410 layer Substances 0.000 claims abstract description 85
- 229910052751 metal Inorganic materials 0.000 claims abstract description 85
- 239000002184 metal Substances 0.000 claims abstract description 85
- 238000000034 method Methods 0.000 claims abstract description 42
- 239000011229 interlayer Substances 0.000 claims abstract description 28
- 238000000992 sputter etching Methods 0.000 claims abstract description 13
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 abstract description 76
- 239000010949 copper Substances 0.000 abstract description 76
- 229910052802 copper Inorganic materials 0.000 abstract description 76
- 230000008569 process Effects 0.000 abstract description 10
- 239000004020 conductor Substances 0.000 description 21
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 16
- 238000005530 etching Methods 0.000 description 14
- 239000000463 material Substances 0.000 description 10
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 10
- 229910004298 SiO 2 Inorganic materials 0.000 description 8
- 229910052786 argon Inorganic materials 0.000 description 8
- 238000005498 polishing Methods 0.000 description 7
- 238000004544 sputter deposition Methods 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 238000009713 electroplating Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- 239000000758 substrate Substances 0.000 description 5
- 230000009977 dual effect Effects 0.000 description 4
- 229910052715 tantalum Inorganic materials 0.000 description 4
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 4
- 229910000881 Cu alloy Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 238000001755 magnetron sputter deposition Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- 239000010937 tungsten Substances 0.000 description 3
- -1 tungsten nitride Chemical class 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 150000002736 metal compounds Chemical class 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 229910000838 Al alloy Inorganic materials 0.000 description 1
- BSYNRYMUTXBXSQ-UHFFFAOYSA-N Aspirin Chemical compound CC(=O)OC1=CC=CC=C1C(O)=O BSYNRYMUTXBXSQ-UHFFFAOYSA-N 0.000 description 1
- 101000650817 Homo sapiens Semaphorin-4D Proteins 0.000 description 1
- 229910018503 SF6 Inorganic materials 0.000 description 1
- 102100027744 Semaphorin-4D Human genes 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- XTYUEDCPRIMJNG-UHFFFAOYSA-N copper zirconium Chemical compound [Cu].[Zr] XTYUEDCPRIMJNG-UHFFFAOYSA-N 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000007772 electroless plating Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- QGLKJKCYBOYXKC-UHFFFAOYSA-N nonaoxidotritungsten Chemical compound O=[W]1(=O)O[W](=O)(=O)O[W](=O)(=O)O1 QGLKJKCYBOYXKC-UHFFFAOYSA-N 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000002294 plasma sputter deposition Methods 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- SFZCNBIFKDRMGX-UHFFFAOYSA-N sulfur hexafluoride Chemical compound FS(F)(F)(F)(F)F SFZCNBIFKDRMGX-UHFFFAOYSA-N 0.000 description 1
- 229960000909 sulfur hexafluoride Drugs 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910001930 tungsten oxide Inorganic materials 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、詳しくはダマシン法、デュアルダマシン法
等の埋め込み技術を用いた半導体装置の製造方法に関す
る。The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device using an embedding technique such as a damascene method or a dual damascene method.
【０００２】[0002]
【従来の技術】ＬＳＩデバイスの微細化、高速化の要求
から、配線抵抗の低減、信頼性の向上が望まれている。
これを実現するべく、従来のアルミニウム合金配線に比
べて抵抗が低くエレクトロマイグレーション耐性の高い
銅配線が検討され、一部実用化されている。2. Description of the Related Art Due to the demand for miniaturization and high speed of LSI devices, reduction of wiring resistance and improvement of reliability are desired.
In order to realize this, copper wiring having lower resistance and higher electromigration resistance than conventional aluminum alloy wiring has been studied, and some of them have been put to practical use.
【０００３】銅配線を形成する技術としては、銅のドラ
イエッチングが一般的に容易ではないことから、いわゆ
る溝配線による方法が有望視さている。その溝配線を形
成する技術としては、接続孔に配線材料を埋め込んだ後
に、溝を形成し、その溝に配線材料を埋め込む方法（い
わゆるシングルダマシン法）の他、接続孔と溝の両方を
形成しておき、その接続孔と溝の両方に同時に配線材料
を埋め込む方法（いわゆるデュアルダマシン法）等が提
案されている。このデュアルダマシン法は、工程数が少
なくて済むという利点がある。[0003] As a technique for forming copper wiring, dry etching of copper is generally not easy, so that a method using so-called trench wiring is promising. As a technique for forming the groove wiring, there is a method of forming a groove after embedding a wiring material in a connection hole and then embedding the wiring material in the groove (a so-called single damascene method), and also forming both a connection hole and a groove. In addition, a method (so-called dual damascene method) in which a wiring material is simultaneously buried in both the connection hole and the groove has been proposed. The dual damascene method has an advantage that the number of steps is small.
【０００４】溝配線を形成するためには、溝または接続
孔に銅を埋め込む必要があり、溝や接続孔に配線材料の
銅を埋め込む方法には、室温程度の低温プロセスであ
り、埋め込み性および膜質が比較的良好である電解メッ
キ法が多用されている。[0004] In order to form trench wiring, it is necessary to embed copper in a groove or a connection hole. A method of embedding copper as a wiring material in a groove or a connection hole is a low-temperature process at about room temperature. An electrolytic plating method having a relatively good film quality is often used.
【０００５】一方、配線材料の銅は、酸化シリコン等の
層間絶縁膜中に移動する性質を有する。そのため、銅配
線の形成では、銅と絶縁膜との間にバリアメタル層を形
成する必要がある。バリアメタルには、従来より用いら
れてきた窒化チタンの他にタンタル、窒化タンタル、窒
化タングステン等が用いられている。そのバリアメタル
層の形成には、一般に、スパッタリング、化学的気相成
長法等が用いられている。On the other hand, copper as a wiring material has a property of moving into an interlayer insulating film such as silicon oxide. Therefore, in forming the copper wiring, it is necessary to form a barrier metal layer between the copper and the insulating film. As the barrier metal, tantalum, tantalum nitride, tungsten nitride or the like is used in addition to titanium nitride which has been conventionally used. In general, sputtering, chemical vapor deposition, or the like is used for forming the barrier metal layer.
【０００６】以下に、従来の銅配線の形成方法を図２に
より説明する。図２の（１）に示すように、絶縁膜１１
１に下層銅配線１１２が形成され、その下層銅配線１１
２を覆うように、上記絶縁膜１１１上に窒化シリコン膜
１１３、層間絶縁膜１１４が形成されている。この層間
絶縁膜１１４には、配線形成用の溝１１５が形成されて
いて、さらに層間絶縁膜１１４から窒化シリコン膜１１
３には、溝１１５の底部から下層銅配線１１２に達する
接続孔１１６が形成されている。A conventional method of forming a copper wiring will be described below with reference to FIG. As shown in (1) of FIG.
1, a lower copper wiring 112 is formed, and the lower copper wiring 11
2, a silicon nitride film 113 and an interlayer insulating film 114 are formed on the insulating film 111. In the interlayer insulating film 114, a groove 115 for forming a wiring is formed.
3, a connection hole 116 is formed from the bottom of the groove 115 to the lower copper wiring 112.
【０００７】まず図２の（２）に示すように、上記のよ
うな溝１１５および接続孔１１６に対して、アルゴンス
パッタエッチングにより、接続孔１１６の底部に露出し
ている下層銅配線１１２の表面に生成されている自然酸
化膜（図示せず）を除去する。その際に下層銅配線１１
２の表面がスパッタされて、接続孔１１６の側壁にスパ
ッタされた銅の付着物１４１が堆積される。続いてスパ
ッタリングにより、上記溝１１５および接続孔１１６の
各内面に、バリアメタル層１３１を５０ｎｍの厚さの窒
化タンタル膜で形成する。First, as shown in FIG. 2B, the surface of the lower copper wiring 112 exposed at the bottom of the connection hole 116 is etched in the groove 115 and the connection hole 116 by argon sputter etching. The natural oxide film (not shown) generated in the step is removed. At this time, the lower copper wiring 11
2 is sputtered, and a sputtered copper deposit 141 is deposited on the side wall of the connection hole 116. Subsequently, a barrier metal layer 131 is formed of a tantalum nitride film having a thickness of 50 nm on each inner surface of the groove 115 and the connection hole 116 by sputtering.
【０００８】その後図２の（３）に示すように、銅メッ
キのシードとなる銅膜を形成した後、電解メッキ法によ
り接続孔１１６および溝１１５の各内部を銅で埋め込
む。次いで化学的機械研磨（以下ＣＭＰという、ＣＭＰ
はChemical Mechanical Polishing の略）により、層間
絶縁膜１１４上の余分な銅およびバリアメタル層１３１
を除去して、溝１１６の内部にバリアメタル層１３１を
介して銅からなる配線１３２を形成するとともに接続孔
１１６の内部にバリアメタル層１３１を介して銅からな
るプラグ１３３を形成する。Thereafter, as shown in FIG. 2C, after forming a copper film serving as a seed for copper plating, the insides of the connection holes 116 and the grooves 115 are filled with copper by electrolytic plating. Next, chemical mechanical polishing (hereinafter referred to as CMP)
Is an abbreviation of Chemical Mechanical Polishing), and extra copper and barrier metal layer 131 on interlayer insulating film 114 are formed.
Is removed, a wiring 132 made of copper is formed inside the trench 116 via the barrier metal layer 131, and a plug 133 made of copper is formed inside the connection hole 116 via the barrier metal layer 131.
【０００９】[0009]
【発明が解決しようとする課題】しかしながら、上記銅
の溝配線の形成方法では、アルゴンスパッタエッチング
により、下層銅配線の表面に生成されている自然酸化膜
を除去することはできるが、下層銅配線の表面がスパッ
タされ、そのスパッタされた銅が接続孔の側壁に付着す
る。すなわち、スパッタされた銅が層間絶縁膜に直接接
触する状態に付着する。層間絶縁膜の接続孔が形成され
ている部分は、通常、酸化シリコン膜で形成されてい
る。そのため、窒化タンタル等のバリアメタル層を形成
して、埋め込んだ銅と層間絶縁膜とが接触しないように
しても、接続孔の側壁に付着した銅がその後の加熱工程
等のプロセスにより層間絶縁膜中に移動し、配線間リー
ク等の問題を引き起こしていた。However, in the above-described method of forming the copper trench wiring, the natural oxide film formed on the surface of the lower copper wiring can be removed by argon sputter etching. Is sputtered, and the sputtered copper adheres to the side wall of the connection hole. That is, the sputtered copper adheres in a state of directly contacting the interlayer insulating film. The portion of the interlayer insulating film where the connection hole is formed is usually formed of a silicon oxide film. Therefore, even if a barrier metal layer such as tantalum nitride is formed so that the buried copper does not come into contact with the interlayer insulating film, the copper adhering to the side wall of the connection hole is subjected to a process such as a subsequent heating step to form the interlayer insulating film. And moved inside, causing problems such as leaks between wirings.
【００１０】また、上記溝配線の形成方法では、溝、接
続孔等に配線材料となる銅を埋め込んだ後、余剰の銅や
バリアメタルをＣＭＰにより除去している。このバリア
メタルとしては、バリア性、銅との密着性の観点から、
タンタルもしくは窒化タンタルを用いる場合が多い。し
かしながら、バリアメタル層のような厚さのタンタル系
材料のＣＭＰは一般的に容易ではなく、研磨残りが生じ
易い。そして研磨残りが生じた場合には、配線間のショ
ートが発生することがあった。In the above-described method for forming a trench wiring, after copper as a wiring material is buried in the trench, the connection hole, and the like, excess copper and barrier metal are removed by CMP. As the barrier metal, from the viewpoint of barrier properties and adhesion to copper,
In many cases, tantalum or tantalum nitride is used. However, CMP of a tantalum-based material having a thickness such as a barrier metal layer is generally not easy, and polishing residue tends to occur. When the polishing residue occurs, a short circuit between the wirings may occur.
【００１１】[0011]
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置の製造方法であり、層
間絶縁膜に凹部を形成する工程と、凹部の内面に第１の
バリアメタル層を形成する工程と、凹部の底部の第１の
バリアメタル層を選択的に除去して凹部の底部を露出さ
せる工程と、凹部の底部に対してスパッタエッチングを
行う工程と、凹部の内面に第１のバリアメタル層を介し
て第２のバリアメタル層を形成する工程とを備えてい
る。SUMMARY OF THE INVENTION The present invention is directed to a method of manufacturing a semiconductor device, which solves the above-mentioned problems. The method comprises the steps of forming a recess in an interlayer insulating film, and forming a first barrier metal on the inner surface of the recess. Forming a layer; selectively removing the first barrier metal layer at the bottom of the recess to expose the bottom of the recess; performing sputter etching on the bottom of the recess; Forming a second barrier metal layer via the first barrier metal layer.
【００１２】上記半導体装置の製造方法では、凹部の内
面に第１のバリアメタル層を形成してから、凹部の底部
の第１バリアメタル層を選択的に除去して凹部の底部を
露出させることから、凹部の側壁に第１のバリアメタル
層が残される。そして凹部の底部に対してスパッタエッ
チングすることから、凹部の底部に金属もしくは金属化
合物からなる配線もしくは電極のような導電体が形成さ
れている場合、その表面に生成されている自然酸化膜を
除去することが可能になる。その際、スパッタされた導
電体が凹部の側壁に付着しても、側壁には第１のバリア
メタル層が形成されているので、その付着物が層間絶縁
膜に直接に接触することはない。このため、導電体が銅
配線であって、付着物が銅もしくは銅合金であっても、
第１のバリアメタル層により層間絶縁膜方向への銅の移
動が阻止されるので、銅が層間絶縁膜中に移動すること
はない。In the method of manufacturing a semiconductor device, the first barrier metal layer is formed on the inner surface of the recess, and then the first barrier metal layer at the bottom of the recess is selectively removed to expose the bottom of the recess. Therefore, the first barrier metal layer is left on the side wall of the recess. Since the bottom of the recess is sputter-etched, if a conductor such as a wiring or an electrode made of a metal or a metal compound is formed at the bottom of the recess, the natural oxide film formed on the surface is removed. It becomes possible to do. At this time, even if the sputtered conductor adheres to the side wall of the recess, the first barrier metal layer is formed on the side wall, so that the adhered substance does not directly contact the interlayer insulating film. For this reason, even if the conductor is a copper wiring and the deposit is copper or a copper alloy,
Since the movement of copper in the direction of the interlayer insulating film is prevented by the first barrier metal layer, copper does not move into the interlayer insulating film.
【００１３】また、第２のバリアメタル層は、銅との密
着性を有し、かつ凹部の内部の段差被覆性が確保されれ
ばよい。例えば、凹部が溝とその溝の底部の一部に形成
した接続孔とからなる場合には、その溝底部の段差被覆
性が確保されればよい。したがって、第２のバリアメタ
ル層は、従来のバリアメタル層よりも薄く形成すること
ができるので、従来のバリアメタル層のような厚さに形
成する必要はない。そのため、第２のバリアメタル層を
形成した後、凹部内に導電体を埋め込んで、例えばＣＭ
Ｐによって層間絶縁膜上の余分な導電体を除去する際
に、層間絶縁膜上の第２のバリアメタル層はＣＭＰによ
って、研磨残りを生じることなく容易に除去されるよう
になる。The second barrier metal layer only needs to have adhesiveness to copper and to ensure step coverage inside the recess. For example, when the concave portion is formed of a groove and a connection hole formed at a part of the bottom of the groove, the step coverage of the groove bottom may be ensured. Therefore, since the second barrier metal layer can be formed thinner than the conventional barrier metal layer, it is not necessary to form the second barrier metal layer as thick as the conventional barrier metal layer. Therefore, after forming the second barrier metal layer, a conductor is buried in the concave portion, for example, the CM
When P removes an excess conductor on the interlayer insulating film, the second barrier metal layer on the interlayer insulating film can be easily removed by CMP without generating polishing residue.
【００１４】[0014]
【発明の実施の形態】本発明の半導体装置の製造方法に
係わる実施の形態を、図１の製造工程図によって説明す
る。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment relating to a method of manufacturing a semiconductor device according to the present invention will be described with reference to a manufacturing process diagram of FIG.
【００１５】図１の（１）に示すように、基板１１上に
素子（図示省略）を形成し、さらに絶縁膜１２や下層導
電体（例えば銅配線や銅電極）１３等の形成を行い、平
坦化プロセスによってその絶縁膜１２の表面を平坦化し
て、上記下層導電体１３の上面を露出させる。そして上
記下層導電体１３を覆うように、上記絶縁膜１２上に銅
の移動を阻止するバリア層１４を形成する。このバリア
層１４は、バリア性と絶縁性を有する材料、例えば窒化
シリコンで形成する。なお、上記下層導電体１３は、例
えば溝配線法により銅配線で形成し、その際に溝の内面
にバリアメタル層（図示せず）を形成した。As shown in FIG. 1A, an element (not shown) is formed on a substrate 11, and an insulating film 12 and a lower conductor (for example, a copper wiring or a copper electrode) 13 are formed. The surface of the insulating film 12 is flattened by a flattening process, and the upper surface of the lower conductor 13 is exposed. Then, a barrier layer 14 for preventing movement of copper is formed on the insulating film 12 so as to cover the lower conductor 13. The barrier layer 14 is formed of a material having a barrier property and an insulating property, for example, silicon nitride. The lower conductor 13 was formed of copper wiring by, for example, a groove wiring method, and at that time, a barrier metal layer (not shown) was formed on the inner surface of the groove.
【００１６】次いで、例えばプラズマＣＶＤ法により、
上記バリア層１４上に、層間絶縁膜１５になる酸化シリ
コン（以下ＰＥ−ＳｉＯ2 と記す）膜１６を例えば８０
０ｎｍの厚さに形成する。さらに窒化シリコン（以下Ｐ
Ｅ−ＳｉＮと記す）膜１７を例えば５０ｎｍの厚さに形
成する。このＰＥ−ＳｉＮ膜１７はＰＥ−ＳｉＯ2 をエ
ッチングする際にエッチングマスクおよびエッチングス
トッパとしての機能を果たす。Next, for example, by a plasma CVD method,
On the barrier layer 14, a silicon oxide (hereinafter, referred to as PE-SiO 2 ) film 16 to be an interlayer insulating film 15 is, for example, 80
It is formed to a thickness of 0 nm. Furthermore, silicon nitride (hereinafter P
A film 17 (described as E-SiN) is formed to a thickness of, for example, 50 nm. The PE-SiN film 17 functions as an etching mask and an etching stopper when etching the PE-SiO 2.
【００１７】次に、通常のリソグラフィー技術および反
応性イオンエッチング（以下ＲＩＥという、ＲＩＥはRe
active Ion Etchingの略）技術により、ＰＥ−ＳｉＮ膜
１７に、例えば下層導電体１３に通じる接続孔の一部と
なる開口部１８を形成する。上記開口部１８の口径は、
例えば０．２μｍとした。Next, a conventional lithography technique and reactive ion etching (hereinafter referred to as RIE)
An opening 18 that becomes a part of a connection hole that communicates with, for example, the lower conductor 13 is formed in the PE-SiN film 17 by an active ion etching technique. The diameter of the opening 18 is
For example, it was set to 0.2 μm.
【００１８】さらに図１の（２）に示すように、プラズ
マＣＶＤ法によって、上記ＰＥ−ＳｉＮ膜１７上かつ上
記開口部１８上に層間絶縁膜１５になるＰＥ−ＳｉＯ2
膜１９を例えば５００ｎｍの厚さに形成する。次いでリ
ソグラフィー技術とエッチングとにより、このＰＥ−Ｓ
ｉＯ2 膜１９に溝２０を、この溝２０の底部に上記開口
部１８が存在するように形成する。したがって、この溝
２０の幅は例えば０．３μｍとした。上記溝２０を形成
する際には、ＰＥ−ＳｉＮ膜１７がエッチングストッパ
になる。Furthermore, as shown in (2) in FIG. 1, by a plasma CVD method, PE-SiO 2 made in the interlayer insulating film 15 on the PE-SiN film 17 on and the openings 18
The film 19 is formed to a thickness of, for example, 500 nm. Then, this lithography technology and etching
A groove 20 is formed in the iO 2 film 19 such that the opening 18 exists at the bottom of the groove 20. Therefore, the width of the groove 20 is, for example, 0.3 μm. When forming the groove 20, the PE-SiN film 17 serves as an etching stopper.
【００１９】さらにエッチングを進行させることによ
り、上記ＰＥ−ＳｉＮ膜１７をマスクにして、上記ＰＥ
−ＳｉＯ2 膜１６、バリア層１４をエッチングして、下
層導電体１３に通じる接続孔２１を形成する。この結
果、接続孔２１の口径は上記開口部１８の口径とほぼ同
等の０．２μｍに形成された。このようにして、溝２０
と接続孔２１とで凹部２２が形成される。Further, by further etching, the PE-SiN film 17 is used as a mask to form the PE-SiN film 17.
Etching the SiO 2 film 16 and the barrier layer 14 to form a connection hole 21 communicating with the lower conductor 13; As a result, the diameter of the connection hole 21 was formed to be substantially equal to the diameter of the opening 18 at 0.2 μm. Thus, the groove 20
And the connection hole 21 form a recess 22.
【００２０】次いで図１の（３）に示すように、ＤＣマ
グネトロンスパッタ法により、上記溝２０および接続孔
２１の各内面に、第１のバリアメタル層３１を、例えば
３０ｎｍの厚さの窒化タンタル膜で形成する。この第１
のバリアメタル層３１の膜厚は、段差被覆性を考慮し、
溝２０および接続孔２１の各側壁部分において、銅に対
して十分なバリア性を有する膜厚に選択される。この実
施の形態では一例としては、３０ｎｍとしたが、通常、
２０ｎｍ〜７０ｎｍ程度の厚さに形成しておけば十分で
ある。なお、第１のバリアメタル層３１の成膜に先立っ
て従来行っていたスパッタエッチングは行わない。Next, as shown in FIG. 1C, a first barrier metal layer 31 is formed on each inner surface of the groove 20 and the connection hole 21 by DC magnetron sputtering, for example, a tantalum nitride having a thickness of 30 nm. Formed with a film. This first
The thickness of the barrier metal layer 31 is determined in consideration of the step coverage.
The thickness of each of the side walls of the groove 20 and the connection hole 21 is selected to have a sufficient barrier property against copper. In this embodiment, 30 nm is used as an example.
It is sufficient if the film is formed to a thickness of about 20 nm to 70 nm. Note that the conventional sputter etching is not performed prior to the formation of the first barrier metal layer 31.
【００２１】上記第１のバリアメタル層３１に用いる窒
化タンタル膜の成膜条件の一例としては、ターゲットに
は窒化タンタルターゲットを用い、プロセスガスに、ア
ルゴン（例えば供給流量を１００ｓｃｃｍとする）を用
い、スパッタリング装置のＤＣパワーを６ｋＷ、スパッ
タリング雰囲気の圧力を０．４Ｐａ、基板温度を１００
℃に設定した。As an example of the conditions for forming the tantalum nitride film used for the first barrier metal layer 31, a tantalum nitride target is used as a target and argon (for example, a supply flow rate is set to 100 sccm) as a process gas. The DC power of the sputtering apparatus is 6 kW, the pressure of the sputtering atmosphere is 0.4 Pa, and the substrate temperature is 100.
Set to ° C.
【００２２】次いで異方性エッチングにより第１のバリ
アメタル層３１をエッチバックして、接続孔２１の底部
に形成されている第１のバリアメタル層３１を除去す
る。その際、溝２０の底部およびＰＥ−ＳｉＯ2 膜１９
上の第１のバリアメタル層３１も除去される。図面
（３）では上記異方性エッチング後の状態を示した。Next, the first barrier metal layer 31 formed at the bottom of the connection hole 21 is removed by etching back the first barrier metal layer 31 by anisotropic etching. At this time, the bottom of the groove 20 and the PE-SiO 2 film 19
The upper first barrier metal layer 31 is also removed. FIG. 3C shows a state after the anisotropic etching.
【００２３】上記第１のバリアメタル層３１のエッチバ
ック条件の一例としては、エッチング装置にヘリコンプ
ラズマを用いた高密度プラズマエッチング装置を用い、
エッチングガスに、六フッ化硫黄（例えば供給流量を５
０ｓｃｃｍとする）とアルゴン（例えば供給流量を５０
ｓｃｃｍとする）とを用い、エッチング装置のプラズマ
ソースパワーを１．５ｋＷ、バイアスパワーを１００
Ｗ、エッチング雰囲気の圧力を１Ｐａ、基板温度を２０
℃に設定した。As an example of the etch-back condition of the first barrier metal layer 31, a high-density plasma etching apparatus using helicon plasma is used as an etching apparatus.
Sulfur hexafluoride (for example, when the supply flow rate is 5
0 sccm) and argon (for example, when the supply flow rate is 50
sccm), the plasma source power of the etching apparatus is 1.5 kW, and the bias power is 100
W, pressure of etching atmosphere 1 Pa, substrate temperature 20
Set to ° C.
【００２４】次に、図１の（４）に示すように、アルゴ
ンスパッタエッチングにより、接続孔２１の底部におけ
る下層導電体１３の表面に生成されている自然酸化膜
（図示せず）を除去する。Next, as shown in FIG. 1D, a natural oxide film (not shown) formed on the surface of the lower conductor 13 at the bottom of the connection hole 21 is removed by argon sputter etching. .
【００２５】上記アルゴンスパッタエッチング条件の一
例としては、スパッタリング装置にＩＣＰ（Inductivel
y Coupled Plasma）スパッタリング装置を用い、プロセ
スガスにアルゴンを用い、ＩＣＰパワーを５００Ｗ、バ
イアスパワーを３００Ｗ、基板温度を２００℃、処理時
間を２０秒に設定した。As an example of the above argon sputter etching conditions, an ICP (Inductivel
y ICP power was set to 500 W, the bias power was set to 300 W, the substrate temperature was set to 200 ° C., and the processing time was set to 20 seconds using a y-coupled plasma sputtering apparatus and argon as a process gas.
【００２６】次いで、ＤＣマグネトロンスパッタ法によ
り、上記溝２０および接続孔２１の各内面に、第１のバ
リアメタル層３１を介して第２のバリアメタル層３２
を、例えば１０ｎｍの厚さの窒化タンタル膜で形成す
る。第２のバリアメタル層３２は、最上面のＰＥ−Ｓｉ
Ｏ2 膜１９上や溝２０の底部での段差被覆性が溝２０や
接続孔２１の各側壁における段差被覆性より良好である
ため、その膜厚は１０ｎｍ程度で、最上面での銅との密
着層としての機能および溝底部でのバリアメタル層とし
ての機能を十分に有するものとなる。したがって、第２
のバリアメタル層３２は、従来のバリアメタル層よりも
非常に薄く形成することが可能になり、本発明では５ｎ
ｍ〜２０ｎｍ程度の厚さがあれば十分である。Next, a second barrier metal layer 32 is formed on each inner surface of the groove 20 and the connection hole 21 via a first barrier metal layer 31 by DC magnetron sputtering.
Is formed, for example, with a tantalum nitride film having a thickness of 10 nm. The second barrier metal layer 32 is formed of PE-Si on the uppermost surface.
Since the step coverage on the O 2 film 19 and at the bottom of the groove 20 is better than the step coverage on each side wall of the groove 20 and the connection hole 21, the film thickness is about 10 nm, It has a sufficient function as an adhesion layer and a function as a barrier metal layer at the bottom of the groove. Therefore, the second
Can be formed much thinner than the conventional barrier metal layer.
A thickness of about m to 20 nm is sufficient.
【００２７】上記第２のバリアメタル層３２に用いる窒
化タンタル膜の成膜条件は、第１のバリアメタル層３１
の成膜条件と同様であり、膜厚は成膜時間を制御するこ
とにより決定した。The conditions for forming the tantalum nitride film used for the second barrier metal layer 32 are as follows.
The film thickness was determined by controlling the film formation time.
【００２８】さらにＤＣマグネトロンスパッタ法によ
り、上記第２のバリアメタル層３２の表面に銅を例えば
１００ｎｍの厚さに堆積して導電体の一部となる銅膜３
３を形成する。この銅膜３３は後の工程で行う銅の電解
メッキのシードとなる。なお、上記第２のバリアメタル
層３２と上記銅膜３３は、成膜表面を酸化性雰囲気（例
えば大気）に触れさせることなく連続して成膜すること
が好ましい。Further, copper is deposited on the surface of the second barrier metal layer 32 to a thickness of, for example, 100 nm by DC magnetron sputtering to form a copper film 3 which becomes a part of the conductor.
Form 3 The copper film 33 serves as a seed for copper electrolytic plating performed in a later step. Note that the second barrier metal layer 32 and the copper film 33 are preferably formed continuously without exposing the film formation surface to an oxidizing atmosphere (for example, the atmosphere).
【００２９】上記銅膜３３の成膜条件の一例としては、
プロセスガスに、アルゴン（例えば供給流量を１００ｓ
ｃｃｍとする）を用い、スパッタリング装置のＤＣパワ
ーを６ｋＷ、スパッタリング雰囲気の圧力を０．４Ｐ
ａ、基板温度を１００℃に設定した。An example of the conditions for forming the copper film 33 is as follows.
Argon (for example, when the supply flow rate is 100 s)
ccm), the DC power of the sputtering apparatus is 6 kW, and the pressure of the sputtering atmosphere is 0.4 P
a, The substrate temperature was set to 100 ° C.
【００３０】次に図１の（５）に示すように、電解メッ
キ法により、上記溝２０および接続孔２１の各内部に銅
を埋め込む。その際、上記銅膜３３〔前記図１の（４）
参照〕上にも銅（一部図示せず）が堆積される。Next, as shown in FIG. 1 (5), copper is buried in each of the groove 20 and the connection hole 21 by an electrolytic plating method. At this time, the copper film 33 [(4) in FIG.
(See FIG. 1).
【００３１】その後ＣＭＰにより、溝２０および接続孔
２１の各内部の銅を残すようにして、ＰＥ−ＳｉＯ2 膜
１９上の余分な銅および第２のバリアメタル層３２〔前
記図１の（４）参照〕を除去する。その結果、溝２０お
よび接続孔２１の各内部に銅および第１のバリアメタル
層３１と第２のバリアメタル層３２とが残されて、溝２
０内の銅等で配線３４が形成され、接続孔２１内の銅等
で下層導電体１３に接続するプラグ３５が形成される。After that, the excess copper on the PE-SiO 2 film 19 and the second barrier metal layer 32 [(4 in FIG. ) See]. As a result, copper and the first barrier metal layer 31 and the second barrier metal layer 32 are left inside each of the groove 20 and the connection hole 21, and the groove 2 is formed.
The wiring 34 is formed of copper or the like in the hole 0, and the plug 35 connected to the lower conductor 13 is formed of copper or the like in the connection hole 21.
【００３２】上記半導体装置の製造方法では、溝２０と
接続孔２１の内面に第１のバリアメタル層３１を形成し
てから、エッチバックにより接続孔２１の底部の第１バ
リアメタル層３１を選択的に除去して接続孔２１の底部
を露出させている。その結果、溝２０と接続孔２１の各
側壁にバリアメタル層が形成されることになる。さらに
接続孔２１の底部に対してスパッタエッチングすること
から、接続孔２１の底部に露出した下層導電体１３の表
面に生成されている自然酸化膜を除去することが可能に
なる。その際、スパッタされた下層導電体１３の銅が接
続孔２１等の側壁に付着しても、側壁には第１のバリア
メタル層３１が形成されているので、その付着物が層間
絶縁膜１５に直接に接触することはない。このため、下
層導電体１３が銅配線であって、付着物が銅であって
も、その銅が層間絶縁膜１５中に移動（拡散も含む）す
ることはない。In the method of manufacturing the semiconductor device, the first barrier metal layer 31 is formed on the inner surface of the groove 20 and the connection hole 21 and then the first barrier metal layer 31 at the bottom of the connection hole 21 is selected by etch-back. And the bottom of the connection hole 21 is exposed. As a result, a barrier metal layer is formed on each side wall of the groove 20 and the connection hole 21. Further, since the bottom of the connection hole 21 is subjected to sputter etching, a natural oxide film formed on the surface of the lower conductor 13 exposed at the bottom of the connection hole 21 can be removed. At this time, even if the sputtered copper of the lower conductor 13 adheres to the side walls of the connection holes 21 and the like, since the first barrier metal layer 31 is formed on the side walls, the adhered substance is removed by the interlayer insulating film 15. There is no direct contact with. Therefore, even if the lower conductor 13 is a copper wiring and the deposit is copper, the copper does not move (including diffusion) into the interlayer insulating film 15.
【００３３】その後、第２のバリアメタル層３２を形成
することから、銅の成膜表面は第２のバリアメタル層３
２で被覆されるため、銅との密着性が確保されるととも
に、溝２０の底部の段差被覆性が確保される。また、第
２のバリアメタル層３２は、従来のバリアメタル層より
も薄く形成することができるので、従来のバリアメタル
層のような厚さに形成する必要はない。そのため、第２
のバリアメタル層３２を形成した後、溝２０および接続
孔２１の各内部に銅を埋め込んで、その後ＣＭＰによっ
てＰＥ−ＳｉＯ2 膜１９上の余分な銅を除去する際に、
ＰＥ−ＳｉＯ2膜１９上の第２のバリアメタル層３２は
ＣＭＰによって、研磨残りを生じることなく容易に除去
されるようになる。After that, since the second barrier metal layer 32 is formed, the surface on which the copper is deposited is formed on the second barrier metal layer 3.
2, the adhesiveness to copper is ensured, and the step coverage of the bottom of the groove 20 is ensured. Further, since the second barrier metal layer 32 can be formed thinner than the conventional barrier metal layer, it is not necessary to form the second barrier metal layer 32 as thick as the conventional barrier metal layer. Therefore, the second
After the barrier metal layer 32 is formed, copper is buried in each of the trenches 20 and the connection holes 21, and then when excess copper on the PE-SiO 2 film 19 is removed by CMP,
The second barrier metal layer 32 on the PE-SiO 2 film 19 can be easily removed by CMP without leaving polishing residue.
【００３４】なお、上記実施の形態では、溝２０および
接続孔２１に銅を埋め込む方法として、電解メッキ法を
採用したが、その他の埋め込み方法として、無電解メッ
キ法、化学的気相成長法もしくはスパッタリング、また
は上記成膜方法のいづれかの方法とリフロー法もしくは
高圧リフロー法とを併用した方法であってもよい。In the above embodiment, electrolytic plating is employed as a method for embedding copper in the groove 20 and the connection hole 21, but other embedding methods include electroless plating, chemical vapor deposition, or chemical vapor deposition. A method in which sputtering or any of the above film forming methods is used in combination with a reflow method or a high-pressure reflow method may be used.
【００３５】また、上記実施の形態では、デュアルダマ
シン法により配線３４およびプラグ３５を同時に形成し
たが、接続孔内に銅のプラグを形成する場合にも適用す
ることが可能である。したがって、接続孔内を銅で埋め
込むとともに層間絶縁膜上に銅膜を形成した後、リソグ
ラフィー技術とエッチング技術とによりその銅膜をパタ
ーニングして配線を形成する場合にも適用することが可
能である。In the above embodiment, the wiring 34 and the plug 35 are formed simultaneously by the dual damascene method. However, the present invention can be applied to a case where a copper plug is formed in a connection hole. Therefore, the present invention can also be applied to a case where the connection hole is filled with copper and a copper film is formed on the interlayer insulating film, and then the wiring is formed by patterning the copper film by lithography and etching. .
【００３６】さらに、上記配線材料には、銅の他に、銅
−ジルコニウムのような銅合金を用いることもできる。
また、上記第１のバリアメタル層３１および第２のバリ
アメタル層３２を形成するバリアメタル材料には、上記
説明した窒化タンタルの他に、例えば、タンタル、窒化
チタン、タングステン、窒化タングステン、窒化ケイ化
タングステン等の銅の移動を阻止できる導電性材料を用
いることが可能である。なお、第１のバリアメタル層３
１は、絶縁性を有していてもよいので、絶縁材料であり
かつ銅の移動を阻止できるような材料として、例えば窒
化シリコンを用いることもできる。Furthermore, a copper alloy such as copper-zirconium can be used as the wiring material in addition to copper.
The barrier metal material forming the first barrier metal layer 31 and the second barrier metal layer 32 may be, for example, tantalum, titanium nitride, tungsten, tungsten nitride, silicon nitride, in addition to the above-described tantalum nitride. It is possible to use a conductive material such as tungsten oxide which can prevent the movement of copper. The first barrier metal layer 3
Since 1 may have an insulating property, for example, silicon nitride can be used as a material that is an insulating material and can prevent the movement of copper.
【００３７】[0037]
【発明の効果】以上、説明したように本発明によれば、
凹部の側壁にのみ第１のバリアメタル層を形成してか
ら、凹部の底部に対してスパッタエッチングを行うの
で、凹部の底部に金属もしくは金属化合物からなる配線
もしくは電極のような導電体が形成されている場合、そ
の表面に生成されている自然酸化膜を除去することが可
能になる。その際、スパッタされた導電体が凹部の側壁
に付着しても、側壁には第１のバリアメタル層が形成さ
れているので、その付着物が層間絶縁膜に直接に接触す
ることはない。よって、付着物が銅もしくは銅合金であ
っても、第１のバリアメタル層により層間絶縁膜方向へ
の銅の移動が阻止されるので、その銅が層間絶縁膜中に
移動することはなく、配線間リークのない信頼性の高い
配線構造を得ることができる。As described above, according to the present invention,
Since the first barrier metal layer is formed only on the side wall of the concave portion and the bottom of the concave portion is subjected to sputter etching, a conductor such as a wiring or an electrode made of a metal or a metal compound is formed on the bottom of the concave portion. In this case, the natural oxide film formed on the surface can be removed. At this time, even if the sputtered conductor adheres to the side wall of the recess, the first barrier metal layer is formed on the side wall, so that the adhered substance does not directly contact the interlayer insulating film. Therefore, even if the deposit is copper or a copper alloy, the movement of copper in the direction of the interlayer insulating film is prevented by the first barrier metal layer, so that the copper does not move into the interlayer insulating film. It is possible to obtain a highly reliable wiring structure without a leak between wirings.
【００３８】また、第２のバリアメタル層を形成するの
で、層間絶縁膜最表面での銅との密着性を確保すること
ができ、かつ凹部内の溝底部の段差被覆性が確保でき
る。しかも、第２のバリアメタル層は従来のバリアメタ
ル層のような厚さに形成する必要がないので、凹部内に
埋め込んだ導電体を例えばＣＭＰによって除去する際
に、層間絶縁膜上の第２のバリアメタル層はＣＭＰによ
って研磨残りを生じることなく容易に除去することがで
きる。Further, since the second barrier metal layer is formed, it is possible to secure the adhesion to copper on the outermost surface of the interlayer insulating film and to secure the step coverage of the groove bottom in the concave portion. In addition, since the second barrier metal layer does not need to be formed to a thickness similar to that of the conventional barrier metal layer, when the conductor buried in the concave portion is removed by, for example, CMP, the second barrier metal layer is formed on the interlayer insulating film. The barrier metal layer can be easily removed by CMP without causing polishing residue.
【００３９】このように、第１のバリアメタル層を形成
した後、凹部の底部の第１のバリアメタル層を除去して
からスパッタエッチングを行い、その後第２のバリアメ
タル層を形成することから、容易に、配線間リークのな
い信頼性の高い配線構造を得るころができる。As described above, after the first barrier metal layer is formed, the first barrier metal layer at the bottom of the concave portion is removed, and then sputter etching is performed, and thereafter, the second barrier metal layer is formed. In addition, it is possible to easily obtain a highly reliable wiring structure with no leakage between wirings.
【図１】本発明に係わる実施の形態を説明する製造工程
図である。FIG. 1 is a manufacturing process diagram illustrating an embodiment according to the present invention.
【図２】課題を説明する概略構成断面図である。FIG. 2 is a schematic configuration sectional view for explaining a problem.
１５…層間絶縁膜、２２…凹部、３１…第１のバリアメ
タル層、３２…第２のバリアメタル層15 interlayer insulating film, 22 recess, 31 first barrier metal layer, 32 second barrier metal layer
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB04 BB17 BB18 BB30 BB32 BB33 BB36 CC01 DD04 DD07 DD08 DD16 DD17 DD23 DD37 DD43 DD52 DD53 DD64 DD75 FF16 FF18 FF22 HH20 5F033 HH11 HH12 HH19 HH21 HH32 HH33 HH34 JJ11 JJ12 JJ19 JJ21 JJ28 JJ32 JJ33 JJ34 KK11 MM02 MM10 MM12 MM13 NN05 NN06 NN07 PP06 PP15 PP27 PP28 QQ09 QQ12 QQ13 QQ14 QQ16 QQ25 QQ28 QQ31 QQ37 QQ48 QQ73 QQ75 QQ86 QQ92 QQ94 RR04 RR06 SS15 TT07 XX01 XX28 XX31 ──────────────────────────────────────────────────続 き Continued on the front page F-term (reference) 4M104 AA01 BB04 BB17 BB18 BB30 BB32 BB33 BB36 CC01 DD04 DD07 DD08 DD16 DD17 DD23 DD37 DD43 DD52 DD53 DD64 DD75 FF16 FF18 FF22 HH20 5F033 HH11 HH12 HH19 JJ23HJ JJ22HH JJ28 JJ32 JJ33 JJ34 KK11 MM02 MM10 MM12 MM13 NN05 NN06 NN07 PP06 PP15 PP27 PP28 QQ09 QQ12 QQ13 QQ14 QQ16 QQ25 QQ28 QQ31 QQ37 QQ48 QQ73 QQ75 QQ86 QQ92 QQ94 RR04 RRXX SS01
Claims (2)
と、 前記凹部の底部の前記第１のバリアメタル層を選択的に
除去して前記凹部の底部を露出させる工程と、 前記凹部の底部に対してスパッタエッチングを行う工程
と、 前記凹部の内面に前記第１のバリアメタル層を介して第
２のバリアメタル層を形成する工程とを備えたことを特
徴とする半導体装置の製造方法。A step of forming a recess in the interlayer insulating film; a step of forming a first barrier metal layer on an inner surface of the recess; and selectively removing the first barrier metal layer at a bottom of the recess. Exposing the bottom of the recess by performing sputter etching on the bottom of the recess; and forming a second barrier metal layer on the inner surface of the recess with the first barrier metal layer interposed therebetween. And a method for manufacturing a semiconductor device.
めの溝、または配線を形成するための溝とその溝の底部
に形成した接続孔からなることを特徴とする請求項１記
載の半導体装置の製造方法。2. The method according to claim 1, wherein the recess comprises a connection hole, a groove for forming a wiring, or a groove for forming a wiring and a connection hole formed at a bottom of the groove. A method for manufacturing a semiconductor device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11133532A JP2000323571A (en) | 1999-05-14 | 1999-05-14 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11133532A JP2000323571A (en) | 1999-05-14 | 1999-05-14 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000323571A true JP2000323571A (en) | 2000-11-24 |
Family
ID=15107014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11133532A Pending JP2000323571A (en) | 1999-05-14 | 1999-05-14 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000323571A (en) |
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002343859A (en) * | 2001-05-15 | 2002-11-29 | Mitsubishi Electric Corp | Connection structure between wires and its manufacturing method |
| US6624066B2 (en) * | 2001-02-14 | 2003-09-23 | Texas Instruments Incorporated | Reliable interconnects with low via/contact resistance |
| US6660622B2 (en) | 2000-11-01 | 2003-12-09 | Applied Materials, Inc. | Process for removing an underlying layer and depositing a barrier layer in one reactor |
| US6900539B2 (en) | 2001-10-19 | 2005-05-31 | Nec Electronics Corporation | Semiconductor device and method for manufacturing the same |
| WO2005053019A1 (en) * | 2003-11-28 | 2005-06-09 | International Business Machines Corporation | Process for forming an electrically conductive interconnect |
| JP2006510195A (en) * | 2002-12-11 | 2006-03-23 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Method for depositing a metal layer on a semiconductor interconnect structure having a cap layer |
| KR100571417B1 (en) * | 2003-12-31 | 2006-04-14 | 동부아남반도체 주식회사 | Dual damascene wiring of semiconductor device and manufacturing method thereof |
| JP2006216787A (en) * | 2005-02-03 | 2006-08-17 | Renesas Technology Corp | Semiconductor device and its fabrication process |
| US7176124B2 (en) | 2003-08-26 | 2007-02-13 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating electronic device |
| JP2007511087A (en) * | 2003-11-08 | 2007-04-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | How to prevent an increase in contact hole width during contact formation |
| KR100853098B1 (en) * | 2006-12-27 | 2008-08-19 | 동부일렉트로닉스 주식회사 | Metal wiring of semiconductor device and manufacturing method thereof |
| US7504006B2 (en) | 2002-08-01 | 2009-03-17 | Applied Materials, Inc. | Self-ionized and capacitively-coupled plasma for sputtering and resputtering |
| US7550822B2 (en) | 2005-08-06 | 2009-06-23 | Samsung Electronics Co., Ltd. | Dual-damascene metal wiring patterns for integrated circuit devices |
| US8216642B2 (en) | 2003-11-20 | 2012-07-10 | Ulvac, Inc. | Method of manufacturing film |
| US8668816B2 (en) | 1999-10-08 | 2014-03-11 | Applied Materials Inc. | Self-ionized and inductively-coupled plasma for sputtering and resputtering |
| US10047430B2 (en) | 1999-10-08 | 2018-08-14 | Applied Materials, Inc. | Self-ionized and inductively-coupled plasma for sputtering and resputtering |
| JP2022023883A (en) * | 2010-02-26 | 2022-02-08 | 株式会社半導体エネルギー研究所 | Liquid crystal display device |
-
1999
- 1999-05-14 JP JP11133532A patent/JP2000323571A/en active Pending
Cited By (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8668816B2 (en) | 1999-10-08 | 2014-03-11 | Applied Materials Inc. | Self-ionized and inductively-coupled plasma for sputtering and resputtering |
| US10047430B2 (en) | 1999-10-08 | 2018-08-14 | Applied Materials, Inc. | Self-ionized and inductively-coupled plasma for sputtering and resputtering |
| US8696875B2 (en) | 1999-10-08 | 2014-04-15 | Applied Materials, Inc. | Self-ionized and inductively-coupled plasma for sputtering and resputtering |
| US6953742B2 (en) | 2000-11-01 | 2005-10-11 | Applied Materials, Inc. | Tantalum barrier layer for copper metallization |
| WO2002039500A3 (en) * | 2000-11-01 | 2004-02-19 | Applied Materials Inc | Use of a barrier sputter reactor to remove an underlying barrier layer |
| US6660622B2 (en) | 2000-11-01 | 2003-12-09 | Applied Materials, Inc. | Process for removing an underlying layer and depositing a barrier layer in one reactor |
| US7576002B2 (en) | 2000-11-01 | 2009-08-18 | Applied Materials, Inc. | Multi-step barrier deposition method |
| US6624066B2 (en) * | 2001-02-14 | 2003-09-23 | Texas Instruments Incorporated | Reliable interconnects with low via/contact resistance |
| JP2002343859A (en) * | 2001-05-15 | 2002-11-29 | Mitsubishi Electric Corp | Connection structure between wires and its manufacturing method |
| US6900539B2 (en) | 2001-10-19 | 2005-05-31 | Nec Electronics Corporation | Semiconductor device and method for manufacturing the same |
| US9062372B2 (en) | 2002-08-01 | 2015-06-23 | Applied Materials, Inc. | Self-ionized and capacitively-coupled plasma for sputtering and resputtering |
| US7504006B2 (en) | 2002-08-01 | 2009-03-17 | Applied Materials, Inc. | Self-ionized and capacitively-coupled plasma for sputtering and resputtering |
| JP2006510195A (en) * | 2002-12-11 | 2006-03-23 | インターナショナル・ビジネス・マシーンズ・コーポレーション | Method for depositing a metal layer on a semiconductor interconnect structure having a cap layer |
| US7176124B2 (en) | 2003-08-26 | 2007-02-13 | Matsushita Electric Industrial Co., Ltd. | Method for fabricating electronic device |
| JP2007511087A (en) * | 2003-11-08 | 2007-04-26 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | How to prevent an increase in contact hole width during contact formation |
| US8216642B2 (en) | 2003-11-20 | 2012-07-10 | Ulvac, Inc. | Method of manufacturing film |
| WO2005053019A1 (en) * | 2003-11-28 | 2005-06-09 | International Business Machines Corporation | Process for forming an electrically conductive interconnect |
| KR100571417B1 (en) * | 2003-12-31 | 2006-04-14 | 동부아남반도체 주식회사 | Dual damascene wiring of semiconductor device and manufacturing method thereof |
| JP2006216787A (en) * | 2005-02-03 | 2006-08-17 | Renesas Technology Corp | Semiconductor device and its fabrication process |
| US7550822B2 (en) | 2005-08-06 | 2009-06-23 | Samsung Electronics Co., Ltd. | Dual-damascene metal wiring patterns for integrated circuit devices |
| KR100853098B1 (en) * | 2006-12-27 | 2008-08-19 | 동부일렉트로닉스 주식회사 | Metal wiring of semiconductor device and manufacturing method thereof |
| JP2022023883A (en) * | 2010-02-26 | 2022-02-08 | 株式会社半導体エネルギー研究所 | Liquid crystal display device |
| US11682562B2 (en) | 2010-02-26 | 2023-06-20 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| US12033867B2 (en) | 2010-02-26 | 2024-07-09 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6265313B1 (en) | Method of manufacturing copper interconnect | |
| US7241696B2 (en) | Method for depositing a metal layer on a semiconductor interconnect structure having a capping layer | |
| JP2000150647A (en) | Wiring structure and its manufacture | |
| JP2000323571A (en) | Manufacture of semiconductor device | |
| JPS6110256A (en) | Method of automatically positioning mutual connection line to connecting hole of integrated circuit | |
| JP2000323479A (en) | Semiconductor device and its manufacture | |
| US6156655A (en) | Retardation layer for preventing diffusion of metal layer and fabrication method thereof | |
| JP2970757B2 (en) | Interconnect using metal spacers and method of forming same | |
| US20040188842A1 (en) | Interconnect structure | |
| JP2000332106A (en) | Semiconductor device for its manufacture | |
| KR100228565B1 (en) | Method of manufacturing semiconductor device | |
| JP2001053026A (en) | Manufacture of semiconductor device | |
| JP2000012684A (en) | Method for forming metal layer | |
| US6291346B1 (en) | Titanium silicide layer formation method | |
| JP2000243836A (en) | Wiring forming method of semiconductor element | |
| JP2005129831A (en) | Manufacturing method of semiconductor device | |
| JP2002064139A (en) | Method for manufacturing semiconductor device | |
| US5930670A (en) | Method of forming a tungsten plug of a semiconductor device | |
| JPH10209272A (en) | Semiconductor device and its manufacture | |
| JP3890722B2 (en) | Copper wiring of semiconductor devices | |
| JP2001085520A (en) | Contact plug structure and method of manufacturing the same | |
| JPH08139190A (en) | Method for manufacturing semiconductor device | |
| JP2001135721A (en) | Semiconductor device and method of manufacturing the same | |
| JP3269490B2 (en) | Semiconductor integrated circuit device and method of manufacturing the same | |
| KR100475529B1 (en) | Method for forming a diffusion barrier layer and method for forming a metal line using the same in semiconductor device |