JP2000269232A - バイポ−ラトランジスタ及び半導体集積回路装置の製造方法 - Google Patents
バイポ−ラトランジスタ及び半導体集積回路装置の製造方法Info
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 簡易なプロセスで、良好な特性のバイポ−ラ
トランジスタ集積回路装置を提供する。 【解決手段】 コレクタ領域と基板を分離するための埋
込み層形領域の一部に不純物導入されない領域を配置す
ることで、コレクタ抵抗の小さいバイポーラ・トランジ
スタを形成できる。これは、同一基板に絶縁電界効果ト
ランジスタが存在するＢｉＣＭＯＳにおいてもあてはま
る。これらのプロセスは従来のプロセスに多くのステッ
プを付加することなく実現できる。
トランジスタ集積回路装置を提供する。 【解決手段】 コレクタ領域と基板を分離するための埋
込み層形領域の一部に不純物導入されない領域を配置す
ることで、コレクタ抵抗の小さいバイポーラ・トランジ
スタを形成できる。これは、同一基板に絶縁電界効果ト
ランジスタが存在するＢｉＣＭＯＳにおいてもあてはま
る。これらのプロセスは従来のプロセスに多くのステッ
プを付加することなく実現できる。
Description
【０００１】
【発明の属する技術分野】この発明は、バイポ−ラ型半
導体装置およびバイポ−ラ型とＭＩＳ型半導体装置を同
一基板に形成した半導体集積回路装置の製造方法に関わ
り、定電圧出力機能や定電流出力機能を有する電源用半
導体集積回路装置を含む半導体集積回路装置の製造方法
に関する。
導体装置およびバイポ−ラ型とＭＩＳ型半導体装置を同
一基板に形成した半導体集積回路装置の製造方法に関わ
り、定電圧出力機能や定電流出力機能を有する電源用半
導体集積回路装置を含む半導体集積回路装置の製造方法
に関する。
【０００２】
【従来の技術】従来、エピタキシャル成長膜を用いた半
導体基板の全域ないし一部には、前記エピタキシャル成
長膜下に埋込層を設けている。埋込層は、埋込層上に形
成されるデバイスのオン抵抗の低抵抗化とともに、ソフ
トエラー及びラッチアップ耐性向上の為に用いられる。
また、同一半導体基板上に、ＮＰＮ型およびＰＮＰ型の
縦形バイポーラ・トランジスタを形成するときには、Ｐ
ＮＰ型のコレクタ領域と基板領域を電気的に分離するた
めに、コレクタ領域と基板領域の間にＮ型の埋込み層領
域を別途形成することがある。こうすることによって、
縦形ＰＮＰバイポーラ・トランジスタのコレクタは任意
の電位をとることができる。
導体基板の全域ないし一部には、前記エピタキシャル成
長膜下に埋込層を設けている。埋込層は、埋込層上に形
成されるデバイスのオン抵抗の低抵抗化とともに、ソフ
トエラー及びラッチアップ耐性向上の為に用いられる。
また、同一半導体基板上に、ＮＰＮ型およびＰＮＰ型の
縦形バイポーラ・トランジスタを形成するときには、Ｐ
ＮＰ型のコレクタ領域と基板領域を電気的に分離するた
めに、コレクタ領域と基板領域の間にＮ型の埋込み層領
域を別途形成することがある。こうすることによって、
縦形ＰＮＰバイポーラ・トランジスタのコレクタは任意
の電位をとることができる。
【０００３】ここで、分離のためのＮ型領域形成工程
は、図３のように、ＮＰＮ型バイポーラ・トランジスタ
のコレクタ領域形成のために行われる、濃度の高いＮ型
不純物導入工程と兼用するか、これとは別に比較的濃度
の低いＮ型領域形成工程を付加するか、という２つの方
法がある。
は、図３のように、ＮＰＮ型バイポーラ・トランジスタ
のコレクタ領域形成のために行われる、濃度の高いＮ型
不純物導入工程と兼用するか、これとは別に比較的濃度
の低いＮ型領域形成工程を付加するか、という２つの方
法がある。
【０００４】
【発明が解決しようとする課題】しかしながら、ＰＮＰ
型のコレクタ領域と基板領域を電気的に分離するために
形成されるＮ型埋込み層領域を、図３のように、ＮＰＮ
型のコレクタ領域と兼用すると、このＮ型領域は濃度が
高いため、後の工程でこの領域上に形成するＰ型領域３
の濃度を高くすることが難しい。すなわちＰＮＰ型コレ
クタ領域の抵抗が大きくなってしまう。また、Ｎ型領域
の濃度を低くしてしまうと、逆にＮＰＮ型・コレクタ領
域の抵抗が大きくなってしまう。一方、別工程でＮ型領
域を形成するのはマスク増およびプロセスステップの増
加となる。
型のコレクタ領域と基板領域を電気的に分離するために
形成されるＮ型埋込み層領域を、図３のように、ＮＰＮ
型のコレクタ領域と兼用すると、このＮ型領域は濃度が
高いため、後の工程でこの領域上に形成するＰ型領域３
の濃度を高くすることが難しい。すなわちＰＮＰ型コレ
クタ領域の抵抗が大きくなってしまう。また、Ｎ型領域
の濃度を低くしてしまうと、逆にＮＰＮ型・コレクタ領
域の抵抗が大きくなってしまう。一方、別工程でＮ型領
域を形成するのはマスク増およびプロセスステップの増
加となる。
【０００５】本発明は以上のような点に着目してなされ
たもので、従来よりも高性能かつコスト高とならない、
付加価値の高いバイポーラトランジスタを形成すること
が可能となる半導体装置の製造方法を提供することを目
的としている。
たもので、従来よりも高性能かつコスト高とならない、
付加価値の高いバイポーラトランジスタを形成すること
が可能となる半導体装置の製造方法を提供することを目
的としている。
【０００６】
【発明の実施の形態】以下に、本発明の実施例を図面に
基づいて説明する。図面においては、簡単のため、様々
の層の厚みは誇張して示してある。図１は、本発明の製
造方法による半導体装置の一実施例を示す工程順模式的
断面図、図２は、本発明の製造方法による半導体装置の
一実施例を示す平面図である。
基づいて説明する。図面においては、簡単のため、様々
の層の厚みは誇張して示してある。図１は、本発明の製
造方法による半導体装置の一実施例を示す工程順模式的
断面図、図２は、本発明の製造方法による半導体装置の
一実施例を示す平面図である。
【０００７】図１（ａ）のように、シリコン半導体基板
１００、例えばＰ型の導電型で２０〜３０Ω・ｃｍの抵
抗率のシリコン半導体基板に、後の工程（図示せず）で
バイポーラトランジスタを形成する領域１０１の特定の
領域にＮ型の導電型の不純物、例えば砒素を１×１０16
ａｔｏｍｓ／ｃｍ3〜１×１０21ａｔｏｍｓ／ｃｍ3、の
濃度となるように不純物導入する。このとき不純物を導
入される領域１０５の一部に不純物導入されない領域１
０４を設け、不純物を導入される領域１０５は不純物導
入されない領域１０４を囲うように形成する。言い方を
変えれば、不純物導入領域の内側に不純物導入されない
窓をあけておくということである。不純物導入されない
領域１０４はひとつあるいは複数個設けられることもあ
る。例えば、複数個の場合は、図１（ｂ）および図２の
ように形成される。図２では、不純物が導入されない領
域１０４は矩形であるが、円形でもかまわない。この不
純物が導入されない領域１０４は、後の工程（図示せ
ず）で形成されるバイポーラトランジスタのエミッタ領
域のちょうど真下の領域から、コレクタ電極領域の真下
にかけて配置される。
１００、例えばＰ型の導電型で２０〜３０Ω・ｃｍの抵
抗率のシリコン半導体基板に、後の工程（図示せず）で
バイポーラトランジスタを形成する領域１０１の特定の
領域にＮ型の導電型の不純物、例えば砒素を１×１０16
ａｔｏｍｓ／ｃｍ3〜１×１０21ａｔｏｍｓ／ｃｍ3、の
濃度となるように不純物導入する。このとき不純物を導
入される領域１０５の一部に不純物導入されない領域１
０４を設け、不純物を導入される領域１０５は不純物導
入されない領域１０４を囲うように形成する。言い方を
変えれば、不純物導入領域の内側に不純物導入されない
窓をあけておくということである。不純物導入されない
領域１０４はひとつあるいは複数個設けられることもあ
る。例えば、複数個の場合は、図１（ｂ）および図２の
ように形成される。図２では、不純物が導入されない領
域１０４は矩形であるが、円形でもかまわない。この不
純物が導入されない領域１０４は、後の工程（図示せ
ず）で形成されるバイポーラトランジスタのエミッタ領
域のちょうど真下の領域から、コレクタ電極領域の真下
にかけて配置される。
【０００８】不純物導入量は、エピタキシャル成長膜１
０３に形成するデバイスのコレクタと基板の電気的分離
と共に、ソフトエラー及びラッチアップ耐性向上のた
め、好ましくは１×１０19ａｔｍｓ／ｃｍ3〜５×１０
20ａｔｍｓ／ｃｍ3、より好ましくは１×１０21ａｔｍ
ｓ／ｃｍ3ドーピングする。その後、１図（ｃ）のよう
に、砒素を導入した領域の内側に、例えばホウ素をドー
ピングする。例えば、ホウ素のドーズ量は、１×１０14
〜３×１０14ａｔｍｓ／ｃｍ2である。
０３に形成するデバイスのコレクタと基板の電気的分離
と共に、ソフトエラー及びラッチアップ耐性向上のた
め、好ましくは１×１０19ａｔｍｓ／ｃｍ3〜５×１０
20ａｔｍｓ／ｃｍ3、より好ましくは１×１０21ａｔｍ
ｓ／ｃｍ3ドーピングする。その後、１図（ｃ）のよう
に、砒素を導入した領域の内側に、例えばホウ素をドー
ピングする。例えば、ホウ素のドーズ量は、１×１０14
〜３×１０14ａｔｍｓ／ｃｍ2である。
【０００９】その後、ドーピングされた不純物はアニー
ル工程によりシリコン半導体基板１００に拡散される。
この時点で、１図（ｄ）のように、Ｎ型の不純物領域１
０５は、不純物が導入されなかった領域１０４まで拡散
して、Ｎ型の不純物領域１０５の中にＰ型の不純物領域
１０６を完全に包み込むような形態となる。その後さら
に、図１（ｅ）のように、シリコン半導体基板１００上
にエピタキシャル成長膜１０３、例えばガスソースとし
てＳｉＨ2Ｃｌ2及びＰＨ3を用いたＮ型の導電型のＣＶ
Ｄエピタキシャル成長膜を抵抗率２Ω・ｃｍ、膜厚８μ
ｍで形成する。さらに図１（ｆ）ホウ素を導入した領域
上のＮ型エピタキシャル領域にＰ型の不純物、例えばホ
ウ素を導入し、これを熱拡散させることによって、エピ
タキシャル成長前に導入したＰ型の領域１０６と接続さ
せて、ＰＮＰ型バイポーラ・トランジスタのコレクタ領
域が形成される。結果的にＰ型不純物領域１０６Ｂは、
Ｎ型の不純物が導入されなかった領域１０４を設定して
おいたために、Ｐ型不純物濃度が打ち消されにくくな
り、抵抗の低い層にすることができる。
ル工程によりシリコン半導体基板１００に拡散される。
この時点で、１図（ｄ）のように、Ｎ型の不純物領域１
０５は、不純物が導入されなかった領域１０４まで拡散
して、Ｎ型の不純物領域１０５の中にＰ型の不純物領域
１０６を完全に包み込むような形態となる。その後さら
に、図１（ｅ）のように、シリコン半導体基板１００上
にエピタキシャル成長膜１０３、例えばガスソースとし
てＳｉＨ2Ｃｌ2及びＰＨ3を用いたＮ型の導電型のＣＶ
Ｄエピタキシャル成長膜を抵抗率２Ω・ｃｍ、膜厚８μ
ｍで形成する。さらに図１（ｆ）ホウ素を導入した領域
上のＮ型エピタキシャル領域にＰ型の不純物、例えばホ
ウ素を導入し、これを熱拡散させることによって、エピ
タキシャル成長前に導入したＰ型の領域１０６と接続さ
せて、ＰＮＰ型バイポーラ・トランジスタのコレクタ領
域が形成される。結果的にＰ型不純物領域１０６Ｂは、
Ｎ型の不純物が導入されなかった領域１０４を設定して
おいたために、Ｐ型不純物濃度が打ち消されにくくな
り、抵抗の低い層にすることができる。
【００１０】以上のことにより、マスク増および工程増
とならずにコレクタ抵抗の小さい高性能なＰＮＰ型バイ
ポーラ・トランジスタを形成できる。コレクタ抵抗と寄
生バイポーラ効果を十分に考慮しつつ、不純物導入され
ない領域１０４の面積、形状、不純物導入されない領域
１０４どうしの間隔、およびレイアウト位置を適宜変化
させることにより、所望の特性をもつトランジスタが容
易に作れる。
とならずにコレクタ抵抗の小さい高性能なＰＮＰ型バイ
ポーラ・トランジスタを形成できる。コレクタ抵抗と寄
生バイポーラ効果を十分に考慮しつつ、不純物導入され
ない領域１０４の面積、形状、不純物導入されない領域
１０４どうしの間隔、およびレイアウト位置を適宜変化
させることにより、所望の特性をもつトランジスタが容
易に作れる。
【００１１】
【発明の効果】この発明は、以上説明したように、多く
の複雑なプロセスを付加することなく、良好な電気特性
を持つバイポ−ラトランジスタおよび、ＢｉＣＭＯＳ集
積回路装置を形成できる効果を有する。
の複雑なプロセスを付加することなく、良好な電気特性
を持つバイポ−ラトランジスタおよび、ＢｉＣＭＯＳ集
積回路装置を形成できる効果を有する。
【図１】図１は、本発明のバイポ−ラトランジスタの一
実施例の製造方法を示した工程順断面図である。
実施例の製造方法を示した工程順断面図である。
【図２】図２は、図１に示した工程の後の工程を示した
工程順断面図である。
工程順断面図である。
【図３】本発明のバイポ−ラトランジスタの一実施例の
製造方法の一工程を示した平面図である。
製造方法の一工程を示した平面図である。
【図４】従来のバイポ−ラトランジスタの製造方法を示
した断面図である。
した断面図である。
１ Ｐ型基板 ２ トランジスタ形成領域 ３ Ｐ-領域 ４ Ｎ+領域 １００ Ｐ型基板 １０１ トランジスタ形成領域 １０２ Ｎ+領域 １０２Ｂ Ｎ+埋込み層領域 １０３ エピタキシャル成長膜 １０４ 不純物導入されない領域 １０５ 不純物導入される領域 １０６ Ｐ+領域 １０６Ｂ Ｐ+埋込み層領域 １０７ Ｐ-ウェル領域
Claims (6)
- 【請求項１】 第１導電型の半導体材料からなる基板層
上にバイポーラトランジスタの一部を形成する工程であ
って、前記半導体基板層の上側表面上の特定の領域に第
２導電型の不純物をドーピングする工程と、前記第２導
電型の不純物をドーピングした領域の上側表面上の特定
の領域に、第１導電型の不純物をドーピングする工程
と、前記半導体基板層にドーピングされた第２導電型の
不純物と、前記第２導電型の不純物領域の上側表面上の
特定の領域にドーピングされた第１導電型の不純物を、
前記半導体基板中に拡散させる工程と、前記半導体基板
層上の前記上側表面上に第２導電型のエピタキシャル成
長層を形成する工程において、前記第２導電型の不純物
がドーピングされる、前記第１導電型半導体基板層上の
特定の領域は、前記第２導電型の不純物がドーピングさ
れる特定の領域内の内側に、第２導電型の不純物ドーピ
ングされない領域を設け、前記第２導電型の不純物がド
ーピングされる特定の領域が、前記第２導電型の不純物
ドーピングされない領域を囲むように形成することを特
徴とするバイポ−ラトランジスタの製造方法。 - 【請求項２】 前記第２導電型の不純物がドーピングさ
れる特定の領域内の、前記第２導電型の不純物ドーピン
グされない領域が少なくとも２つ以上存在するように、
前記第２導電型の不純物を、前記第１導電型半導体基板
層上の特定の領域に導入することを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項３】 少なくとも２つ以上の前記第２導電型の
不純物がドーピングされない領域が、平行等間隔に並ぶ
ように、前記第２導電型の不純物を、前記第１導電型半
導体基板層上の特定の領域に導入することを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項４】 少なくとも２つ以上の前記第２導電型の
不純物ドーピングされない領域が、Ｘ軸方向、及びＹ軸
方向において平行等間隔に並ぶように、前記第２導電型
の不純物を、前記第１導電型半導体基板層上の特定の領
域に導入することを特徴とする請求項１記載の半導体装
置の製造方法。 - 【請求項５】 前記第２導電型の不純物がドーピングさ
れる特定の領域内の、前記第２導電型の不純物ドーピン
グされない領域は、バイポーラトランジスタのエミッタ
領域からコレクタ表面電極の垂直下方領域にかけて位置
することを特徴とする請求項１記載の半導体装置の製造
方法。 - 【請求項６】 前記第２導電型の不純物のドーズ量が１
×１０15ａｔｏｍｓ／ｃｍ2以上であることを特徴とす
る請求項１記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07599099A JP4484979B2 (ja) | 1999-03-19 | 1999-03-19 | バイポ−ラトランジスタの製造方法 |
| US09/516,985 US6335256B1 (en) | 1999-03-19 | 2000-03-01 | Method of manufacturing a bipolar transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07599099A JP4484979B2 (ja) | 1999-03-19 | 1999-03-19 | バイポ−ラトランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000269232A true JP2000269232A (ja) | 2000-09-29 |
| JP4484979B2 JP4484979B2 (ja) | 2010-06-16 |
Family
ID=13592233
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07599099A Expired - Lifetime JP4484979B2 (ja) | 1999-03-19 | 1999-03-19 | バイポ−ラトランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6335256B1 (ja) |
| JP (1) | JP4484979B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014067854A (ja) * | 2012-09-26 | 2014-04-17 | Tokai Rika Co Ltd | 半導体装置及びその製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20080083926A1 (en) * | 2006-10-10 | 2008-04-10 | Nokia Corporation | Printing device structures using nanoparticles |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5785254A (en) * | 1980-11-18 | 1982-05-27 | Nec Corp | Semiconductor device |
| JPH06118622A (ja) * | 1992-10-01 | 1994-04-28 | Hitachi Ltd | マスク及びそれを用いた半導体装置の製造方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE69331052T2 (de) * | 1993-07-01 | 2002-06-06 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno, Catania | Integrierte Randstruktur für Hochspannung-Halbleiteranordnungen und dazugehöriger Herstellungsprozess |
| US5567978A (en) * | 1995-02-03 | 1996-10-22 | Harris Corporation | High voltage, junction isolation semiconductor device having dual conductivity tape buried regions and its process of manufacture |
| US5556796A (en) * | 1995-04-25 | 1996-09-17 | Micrel, Inc. | Self-alignment technique for forming junction isolation and wells |
| KR100188096B1 (ko) * | 1995-09-14 | 1999-06-01 | 김광호 | 반도체 장치 및 그 제조 방법 |
-
1999
- 1999-03-19 JP JP07599099A patent/JP4484979B2/ja not_active Expired - Lifetime
-
2000
- 2000-03-01 US US09/516,985 patent/US6335256B1/en not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5785254A (en) * | 1980-11-18 | 1982-05-27 | Nec Corp | Semiconductor device |
| JPH06118622A (ja) * | 1992-10-01 | 1994-04-28 | Hitachi Ltd | マスク及びそれを用いた半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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