JP2000244285A

JP2000244285A - 電圧制御型発振器

Info

Publication number: JP2000244285A
Application number: JP11044891A
Authority: JP
Inventors: Tsutomu Yoshimura; 勉吉村
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1999-02-23
Filing date: 1999-02-23
Publication date: 2000-09-08
Also published as: US6252467B1

Abstract

(57)【要約】【課題】発振が生じやすい電圧制御型発振器を提供す
る。【解決手段】差動ＶＣＯは、リング状に接続された複
数の差動バッファ４．１〜４．ｎを含むリングオシレー
タ１と、差動バッファのレプリカ回路を含むバイアス回
路２と、差動バッファ４．１の差動ゲインを増加させる
ための差動ゲイン増加回路３とを含む。高い周波数のク
ロック信号を得ようとした結果、差動バッファ４．１〜
４．ｎの差動ゲインが低下した場合でも、リングオシレ
ータ１は容易に発振する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は電圧制御型発振器
に関し、特に、制御電圧に応じた周波数を有し、かつ予
め定められた振幅を有するクロック信号を生成する電圧
制御型発振器に関する。

【０００２】

【従来の技術】近年、半導体集積回路装置の内部動作の
高速化に伴い、高い周波数の動作クロックを生成するた
めのＰＬＬ（Phase Locked Loop ）回路が求められてお
り、そのようなＰＬＬ回路を実現するためには高い周波
数で動作する電圧制御型発振器（Voltage Controlled O
scillator ：以下、ＶＣＯと称す）が必要となる。

【０００３】高い周波数で動作するＶＣＯとしては、差
動バッファを用いた差動ＶＣＯが提案されている（特開
平９−２１４２９９号公報参照）。

【０００４】差動ＶＣＯは、図１４に示すように、リン
グオシレータ５１とバイアス回路５２を備える。リング
オシレータ５１は、直列接続された複数の差動バッファ
からなる差動バッファ列５１ａを含む。差動バッファ列
５１ａの最終段の差動バッファの出力は反転されて初段
の差動バッファに入力されている。各差動バッファの遅
延時間は制御電圧ＶＣに応じて変化し、各差動バッファ
の出力クロック信号の振幅はバイアス電圧ＶＢに応じて
変化する。したがって、リングオシレータ５１は、制御
電圧ＶＣに応じた周波数で発振し、バイアス電圧ＶＢに
応じた振幅のクロック信号を出力する。

【０００５】バイアス回路５２は、差動バッファのレプ
リカ回路を含み、差動バッファの出力クロック信号の振
幅が制御電圧ＶＣに応じて変化せず、基準電圧ＶＲに応
じた所定の振幅になるようにバイアス電圧ＶＢを生成し
各差動バッファに与える。

【０００６】したがって、この差動ＶＣＯによれば、ク
ロック信号の振幅を電源電圧よりも小さく設定できるの
で、高い周波数のクロック信号を生成できる。

【０００７】

【発明が解決しようとする課題】しかし、従来の差動Ｖ
ＣＯでは、高い周波数のクロック信号を得ようとすると
差動バッファのゲインが小さくなってしまい、リングオ
シレータ５１が発振しにくくなるという問題があった。

【０００８】また、差動ＶＣＯが安定に動作するように
制御電圧ＶＣおよびバイアス電圧ＶＢが徐々に変化する
ようになっており、たとえば電源投入時では制御電圧Ｖ
Ｃおよびバイアス電圧ＶＢが正常値になるまである程度
の期間が必要となるが、その期間はリングオシレータが
さらに発振しにくくなるという問題があった。

【０００９】それゆえに、この発明の主たる目的は、発
振が生じやすい電圧制御型発振器を提供することであ
る。

【００１０】

【課題を解決するための手段】請求項１に係る発明は、
制御電圧に応じた周波数を有し、かつ予め定められた振
幅を有するクロック信号を生成する電圧制御型発振器で
あって、リングオシレータ、第１のバイアス回路、およ
び少なくとも１つの差動ゲイン増加回路を備える。リン
グオシレータは、リング状に接続され、それぞれの遅延
時間が制御電圧に応じて変化し、それぞれの出力クロッ
ク信号の振幅が第１のバイアス電圧に応じて変化する複
数の差動増幅器を含む。第１のバイアス回路は、差動増
幅器の少なくとも一部のレプリカ回路を含み、各差動増
幅器の出力クロック信号の振幅が予め定められた振幅に
なるように第１のバイアス電圧を生成して各差動増幅器
に与える。少なくとも１つの差動ゲイン増加回路は、複
数の差動増幅器のうちの少なくとも１つの差動増幅器に
対応して設けられ、対応の差動増幅器の差動ゲインを増
加させる。

【００１１】請求項２に係る発明では、請求項１に係る
発明の各差動増幅器は、第１の差動トランジスタ対、第
１の電流源、および第１の可変抵抗素子対を含む。第１
の差動トランジスタ対の各々の第１の電極は互いに接続
され、各々の入力電極がそれぞれ入力ノード対に接続さ
れ、各々の第２の電極がそれぞれ出力ノード対に接続さ
れる。第１の電流源は、第１の差動トランジスタ対の第
１の電極と第１の電源電位のラインとの間に接続され、
第１のバイアス電圧に応じた値の電流を流す。第１の可
変抵抗素子対の各々の一方電極はそれぞれ出力ノード対
に接続され、各々の他方電極はともに第２の電源電位の
ラインに接続され、各々の抵抗値は制御電圧に応じて変
化する。

【００１２】請求項３に係る発明では、請求項２に係る
発明の差動ゲイン増加回路は、第２の差動トランジスタ
対、第２の電流源、および第２の可変抵抗素子対を含
む。第２の差動トランジスタ対の各々の第１の電極は互
いに接続され、各々の入力電極は他方のトランジスタの
第２の電極に接続され、各々の第２の電極はそれぞれ対
応の差動増幅器の出力ノード対に接続される。第２の電
流源は、第２の差動トランジスタ対の第１の電極と第１
の電源電位のラインとの間に接続され、第１のバイアス
電圧に応じた値の電流を流す。第２の可変抵抗素子対の
各々の一方電極はそれぞれ第２の差動トランジスタ対の
第２の電極に接続され、各々の他方電極はともに第２の
電源電位のラインに接続され、各々の抵抗値は制御電圧
に応じて変化する。

【００１３】請求項４に係る発明では、請求項２に係る
発明の差動ゲイン増加回路は、第２の差動トランジスタ
対、第２の電流源、および第２の可変抵抗素子対を含
む。第２の差動トランジスタ対の各々の第１の電極は互
いに接続され、各々の入力電極は他方のトランジスタの
第２の電極に接続され、各々の第２の電極はそれぞれ対
応の差動増幅器の出力ノード対に接続される。第２の電
流源は、第２の差動トランジスタ対の第１の電極と第１
の電源電位のラインとの間に接続され、第２のバイアス
電圧に応じた値の電流を流す。第２の可変抵抗素子対の
各々の一方電極はそれぞれ第２の差動トランジスタ対の
第２の電極に接続され、各々の他方電極はともに第２の
電源電位のラインに接続され、各々の抵抗値は予め定め
られた値に設定される。電圧制御型発振器は、さらに第
２のバイアス回路を備える。第２のバイアス回路は、差
動ゲイン増加回路に対応する差動増幅器の出力クロック
信号の振幅が予め定められた振幅になるように第２のバ
イアス電圧を生成して差動ゲイン増加回路の第２の電流
源に与える。

【００１４】請求項５に係る発明では、請求項２に係る
発明の差動ゲイン増加回路は、差動コンパレータ、第１
のキャパシタ、および第２のキャパシタを含む。差動コ
ンパレータの入力ノードおよび反転入力ノードはそれぞ
れ対応の差動増幅器の出力ノード対に接続される。第１
のキャパシタは、差動コンパレータの出力ノードと入力
ノードとの間に接続される。第２のキャパシタは、差動
コンパレータの反転出力ノードと反転入力ノードとの間
に接続される。

【００１５】請求項６に係る発明では、請求項１から５
のいずれかに係る発明に、差動ゲイン増加回路と対応の
差動増幅器とを選択的に接続しまたは切り離すためのス
イッチ回路がさらに設けられる。

【００１６】請求項７に係る発明は、制御電圧に応じた
周波数を有し、かつ予め定められた振幅を有するクロッ
ク信号を生成する電圧制御型発振器であって、リングオ
シレータ、バイアス回路、およびスタートアップ回路を
備える。リングオシレータは、リング状に接続され、そ
れぞれの遅延時間が制御電圧に応じて変化し、それぞれ
の出力クロック信号の振幅がバイアス電圧に応じて変化
する複数の差動増幅器を含む。バイアス回路は、差動増
幅器の少なくとも一部のレプリカ回路を含み、各差動増
幅器の出力クロック信号の振幅が予め定められた振幅に
なるようにバイアス電圧を生成して各差動増幅器に与え
る。スタートアップ回路は、発振開始が指示されてから
所定の期間だけ、リングオシレータの発振が容易に開始
されるように制御電圧およびバイアス電圧のうちの少な
くとも一方の電圧を制御する。

【００１７】請求項８に係る発明では、請求項７に係る
発明のスタートアップ回路は、第１の切換回路および第
１のキャパシタを含む。第１の切換回路は、制御電圧と
リングオシレータの発振開始を容易にするための第１の
基準電圧とを受け、所定の期間は第１の基準電圧を第１
のノードに与え、所定の期間以外の期間は制御電圧を第
１のノードに与える。第１のキャパシタは、第１のノー
ドに結合され、制御電圧または第１の基準電圧で充電さ
れる。各差動増幅器の遅延時間は第１のノードの電圧に
応じて変化する。

【００１８】請求項９に係る発明では、請求項７または
８に係る発明のスタートアップ回路は、第２の切換回路
および第２のキャパシタを含む。第２の切換回路は、バ
イアス電圧とリングオシレータの発振開始を容易にする
ための第２の基準電圧とを受け、所定の期間は第２の基
準電圧を第２のノードに与え、所定の期間以外の期間は
バイアス電圧を第２のノードに与える。第２のキャパシ
タは、第２のノードに結合され、バイアス電圧または第
２の基準電圧で充電される。各差動増幅器の出力クロッ
ク信号の振幅は第２のノードの電圧に応じて変化する。

【００１９】請求項１０に係る発明では、請求項７から
９のいずれかに係る発明の所定の期間は、電源電圧が投
入されてからその電源電圧が安定するまでの期間であ
る。

【００２０】

【発明の実施の形態】［実施の形態１］図１は、この発
明の実施の形態１による差動ＶＣＯの構成を示す回路ブ
ロック図である。図１を参照して、この差動ＶＣＯは、
リングオシレータ１、バイアス回路２および差動ゲイン
増加回路３を備え、リングオシレータ１は差動バッファ
列１ａを含む。

【００２１】差動バッファ列１ａは、図２に示すよう
に、直列接続されたｎ段（ｎは自然数である）の差動バ
ッファ４．１〜４．ｎを含む。差動バッファ４．１〜
４．ｎ−１の各々の出力は、それぞれ後段の差動バッフ
ァ４．２〜４．ｎに入力される。最終段の差動バッファ
４．ｎの出力は、反転されて初段の差動バッファ４．１
に入力される。

【００２２】差動バッファ４．１は、図３に示すよう
に、可変抵抗素子５，６およびＮチャネルＭＯＳトラン
ジスタ７〜９を含む。可変抵抗素子５およびＮチャネル
ＭＯＳトランジスタ７は電源電位Ｖｃｃのラインとノー
ドＮ９との間に接続され、可変抵抗素子６およびＮチャ
ネルＭＯＳトランジスタ８は電源電位Ｖｃｃのラインと
ノードＮ９との間に接続され、ＮチャネルＭＯＳトラン
ジスタ９はノードＮ９と接地電位ＧＮＤのラインとの間
に接続される。ＮチャネルＭＯＳトランジスタ７のゲー
トは、ＮチャネルＭＯＳトランジスタ８のゲート、Ｎチ
ャネルＭＯＳトランジスタ８のドレインおよびＮチャネ
ルＭＯＳトランジスタ７のドレインは、それぞれ差動バ
ッファ４．１の入力ノードＮ１ａ、反転入力ノードＮ１
ｂ、出力ノードＮ１ｃおよび反転出力ノードＮ１ｄとな
る。

【００２３】可変抵抗素子５，６の各々の抵抗値は、制
御電圧ＶＣに応じて変化する。可変抵抗素子５，６の各
々は、たとえば、そのゲートが制御電圧ＶＣを受けるＰ
チャネルＭＯＳトランジスタ、または各々のゲートがと
もに制御電圧ＶＣを受けるＰチャネルＭＯＳトランジス
タおよびＮチャネルＭＯＳトランジスタの並列接続体で
構成される。ＮチャネルＭＯＳトランジスタ９のゲート
は、バイアス電圧ＶＢを受ける。

【００２４】入力ノードＮ１ａの電位が反転入力ノード
Ｎ１ｂの電位よりも高くなると、ＮチャネルＭＯＳトラ
ンジスタ７の電流値がＮチャネルＭＯＳトランジスタ８
の電流値よりも大きくなり、可変抵抗素子５の電圧降下
が可変抵抗素子６の電圧降下よりも大きくなって、出力
ノードＮ１ｃの電位が反転出力ノードＮ１ｃの電位より
も高くなる。逆に、入力ノードＮ１ａの電位が反転入力
ノードＮ１ｂの電位よりも低くなると、ＮチャネルＭＯ
Ｓトランジスタ７の電流値がＮチャネルＭＯＳトランジ
スタ８の電流値よりも小さくなり、可変抵抗素子５の電
圧降下が可変抵抗素子６の電圧降下よりも小さくなっ
て、出力ノードＮ１ｃの電位が反転出力ノードＮ１ｃの
電位よりも低くなる。

【００２５】入力ノードＮ１ａ，Ｎ１ｂの論理レベルが
変化してから出力ノードＮ１ｃ，Ｎ１ｄの論理レベルが
変化するまでの時間、すなわち差動バッファ４．１の遅
延時間は、可変抵抗素子５，６の抵抗値すなわち制御電
圧ＶＣによって変化する。たとえば可変抵抗素子５，６
がＰチャネルＭＯＳトランジスタで構成されている場合
は、制御電圧ＶＣが低くなると可変抵抗素子５，６の抵
抗値が低くなってＮチャネルＭＯＳトランジスタ７，８
に流れる電流が大きくなり、遅延時間が短くなる。逆
に、制御電圧ＶＣが高くなると可変抵抗素子５，６の抵
抗値が大きくなってＮチャネルＭＯＳトランジスタ７，
８に流れる電流が小さくなり、遅延時間が長くなる。他
の差動バッファ４．２〜４．ｎも差動バッファ４．１と
同じ構成である。したがって、リングオシレータ１は、
制御電圧ＶＣに応じた周波数で発振する。

【００２６】バイアス回路２は、図４に示すように、可
変抵抗素子１１、ＮチャネルＭＯＳトランジスタ１２，
１３およびオペアンプ１４を含む。可変抵抗素子１１お
よびＮチャネルＭＯＳトランジスタ１２，１３は、電源
電位Ｖｃｃのラインと接地電位ＧＮＤのラインとの間に
直列接続される。可変抵抗素子１１の抵抗値は、制御電
圧ＶＣに応じて変化する。ＮチャネルＭＯＳトランジス
タ１２のゲートは、電源電位Ｖｃｃのラインに接続され
る。したがってＮチャネルＭＯＳトランジスタ１２は導
通状態になっている。オペアンプ１４の反転入力端子は
基準電圧ＶＲを受け、その非反転入力端子はＮチャネル
ＭＯＳトランジスタ１２のドレイン（ノードＮ１２）に
接続され、その出力ノードはＮチャネルＭＯＳトランジ
スタ１３のゲートに接続される。オペアンプ１４の出力
がバイアス回路２の出力電圧であるバイアス電圧ＶＢと
なる。基準電位ＶＲは、接地電位ＧＮＤと電源電位Ｖｃ
ｃの間の電位である。

【００２７】可変抵抗素子１１およびＮチャネルＭＯＳ
トランジスタ１２，１３は、それぞれ、図３（ｂ）に示
した可変抵抗素子５およびＮチャネルＭＯＳトランジス
タ７，９のレプリカである。図３（ｂ）において、入力
ノードＮ１ａおよび反転入力ノードＮ１ｂがそれぞれ
「Ｈ」レベルおよび「Ｌ」レベルになった場合は、可変
抵抗素子６およびＮチャネルＭＯＳトランジスタ８には
電流が流れない。したがって、その場合における差動バ
ッファ４．１は、図４の可変抵抗素子１１およびＮチャ
ネルＭＯＳトランジスタ１２，１３と等価になる。

【００２８】オペアンプ１４は、ノードＮ１２が基準電
位ＶＲになるようにＮチャネルＭＯＳトランジスタ１３
のゲート電圧を制御する。オペアンプ１４の出力は、バ
イアス電圧ＶＢとして差動バッファ４．１〜４．ｎのＮ
チャネルＭＯＳトランジスタ９のゲートに入力される。
したがって、差動バッファ４．１〜４．ｎの各々の出力
クロック信号の「Ｌ」レベルは基準電位ＶＲとなり、そ
の「Ｈ」レベルは電源電位Ｖｃｃとなり、クロック信号
の振幅は制御電圧ＶＣに関係なく一定に保たれる。

【００２９】差動ゲイン増加回路３は、図５に示すよう
に、可変抵抗素子２１，２２およびＮチャネルＭＯＳト
ランジスタ２３〜２５を含む。可変抵抗素子２１および
ＮチャネルＭＯＳトランジスタ２３は電源電位Ｖｃｃの
ラインとノードＮ２５との間に接続され、可変抵抗素子
２２およびＮチャネルＭＯＳトランジスタ２４は電源電
位ＶｃｃのラインとノードＮ２５との間に接続され、Ｎ
チャネルＭＯＳトランジスタ２５はノードＮ２５と接地
電位ＧＮＤのラインとの間に接続される。ＮチャネルＭ
ＯＳトランジスタ２３，２４のゲートはそれぞれＮチャ
ネルＭＯＳトランジスタ２４，２３のドレインに接続さ
れ、ＮチャネルＭＯＳトランジスタ２３，２４のドレイ
ンはそれぞれ差動ゲイン増加回路３の入出力ノード３
ａ，３ｂとなる。可変抵抗素子２１，２２の各々の抵抗
値は制御電圧ＶＣに応じて変化する。ＮチャネルＭＯＳ
トランジスタ２５のゲートは、バイアス回路２で生成さ
れたバイアス電圧ＶＢを受ける。

【００３０】可変抵抗素子２１，２２およびＮチャネル
ＭＯＳトランジスタ２３〜２５は、それぞれ、図３
（ｂ）に示した可変抵抗素子５，６およびＮチャネルＭ
ＯＳトランジスタ７〜９のレプリカである。したがっ
て、差動ゲイン増加回路３の入出力ノード３ａ，３ｂの
電位振幅は、制御電圧ＶＣに関係なく差動バッファ４．
１〜４．ｎの出力クロック信号の振幅と同一に保たれ
る。

【００３１】入出力ノード３ａの電位が入出力ノード３
ｂの電位よりも微小量だけ高くなると、ＮチャネルＭＯ
Ｓトランジスタ２３の電流値がＮチャネルＭＯＳトラン
ジスタ２４の電流値よりも小さくなり、これにより入出
力ノード３ａ，３ｂ間の電位差が拡大されてＮチャネル
ＭＯＳトランジスタ２４，２３の電流値の差がさらに拡
大され、このような過程が繰返されて入出力ノード３
ａ，３ｂはそれぞれ急速に「Ｈ」レベルおよび「Ｌ」レ
ベルになる。

【００３２】逆に、入出力ノード３ｂの電位が入出力ノ
ード３ａの電位よりも微小量だけ高くなると、Ｎチャネ
ルＭＯＳトランジスタ２４の電流値がＮチャネルＭＯＳ
トランジスタ２３の電流値よりも小さくなり、これによ
り入出力ノード３ｂ，３ａの電位差が拡大されてＮチャ
ネルＭＯＳトランジスタ２３，２４の電流値の差がさら
に拡大され、このような過程が繰返されて入出力ノード
３ｂ，３ａはそれぞれ急速に「Ｈ」レベルおよび「Ｌ」
レベルになる。したがって、差動ゲイン増加回路３は、
差動バッファ４．ｎの差動ゲインを増加させることにな
る。

【００３３】次に、図１〜図５で示した差動ＶＣＯの動
作について簡単に説明する。外部から制御電圧ＶＣがリ
ングオシレータ１およびバイアス回路２に与えられ、さ
らに基準電圧ＶＲがバイアス回路２に与えられる。

【００３４】図２において、ある時刻に初段の差動バッ
ファ４．１の入力ノードＮ１ａおよび反転入力ノードＮ
１ｂがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルになっ
たとすると、制御電圧ＶＣによって決定される遅延時間
の経過後に次段の差動バッファ４．２の入力ノードＮ２
ａおよび反転入力ノードＮ２ｂがそれぞれ「Ｈ」レベル
および「Ｌ」レベルになる。この「Ｈ」レベルおよび
「Ｌ」レベルの信号は、さらに差動バッファ４．３〜
４．ｎ−１を介して最終段の差動バッファ４．ｎの入力
ノードＮ１ａおよび反転入力ノードＮ１ｂに到達する。
最終段の差動バッファ４．ｎの出力ノードＮｎｃおよび
反転出力ノードＮｎｄがそれぞれ「Ｈ」レベルおよび
「Ｌ」レベルになると、初段の差動バッファ４．１の入
力ノードＮ１ａおよび反転入力ノードＮ１ｂはそれぞれ
「Ｌ」レベルおよび「Ｈ」レベルに反転する。したがっ
て、このリングオシレータ１で生成されるクロック信号
は、差動バッファ４．１〜４．ｎの遅延時間の和の２倍
の周期を有する。差動バッファ４．１〜４．ｎの遅延時
間は、制御電圧ＶＣに応じて変化する。したがって、ク
ロック信号の周波数は制御電圧ＶＣに応じて変化する。

【００３５】このとき、最終段の差動バッファ４．ｎの
出力ノードＮｎｃおよび反転出力ノードＮｎｄ間に微小
な電位差が発生すると、差動ゲイン増加回路３はその電
位差がさらに大きくなる方向に電流を流す。これによ
り、差動バッファ４．ｎの差動ゲインが増大され、リン
グオシレータ１の発振が生じやすくなる。

【００３６】また、差動バッファ４．１〜４．ｎおよび
差動ゲイン増加回路３の出力レベルの振幅が制御電圧Ｖ
Ｃによらず一定になるようにバイアス電圧ＶＢが制御さ
れ、一定振幅のクロック信号が得られる。

【００３７】この実施の形態１では、差動ゲイン増加回
路３によって差動バッファ４．ｎの差動ゲインを増加さ
せるので、リングオシレータ１の発振周波数が高く設定
されて差動バッファ４．１〜４．ｎ−１の差動ゲインが
低下した場合でも、リングオシレータ１が発振しにくく
なることがない。

【００３８】また、リングオシレータ１およびバイアス
回路２で構成されていた従来の差動ＶＣＯのレイアウト
を変えることなくリングオシレータ１に隣接した領域に
差動ゲイン増加回路３を配置するだけでよいので、差動
ＶＣＯの性能アップを容易に行なうことができる。

【００３９】以下、実施の形態１の変更例について説明
する。図１〜図５の差動ＶＣＯでは差動バッファ４．１
〜４．ｎに共通に１つの差動ゲイン増加回路３が設けら
れたが、図６の変更例では複数の差動ゲイン増加回路
３．１，３．３，…，３．ｎが設けられる。差動ゲイン
増加回路３．１，３．３，…，３．ｎの入出力ノード対
は、それぞれ、差動バッファ４．１，４．３，…，４．
ｎの入力ノードおよび反転入力ノードに接続される。こ
の場合は、リングオシレータ１がさらに発振しやすくな
る。なお、図６では、図面の簡単化のため、制御電圧Ｖ
Ｃおよびバイアス電圧ＶＢの図示は省略されている。

【００４０】図７の変更例では、図６の変更例にスイッ
チ２６．１，２６．３，…，２６．ｎがさらに設けられ
る。スイッチ２６．１，２６．３，…，２６．ｎは、そ
れぞれ、差動ゲイン増加回路３．１，３．３，…，３．
ｎの２つの入出力ノードと差動バッファ４．１，４．
３，…，４．ｎの入力ノードおよび反転入力ノードとの
間に接続され、選択信号Ｓ１，Ｓ３，…，Ｓｎが活性化
レベルの「Ｈ」レベルになったことに応じて導通する。
選択信号Ｓ１，Ｓ３，…，Ｓｎの各々は、独立に活性化
される。発振周波数に応じて不要な差動ゲイン増加回路
を差動バッファから切り離すことにより、消費電力の低
減化を図ることができる。

【００４１】［実施の形態２］図１〜図５の差動ＶＣＯ
では、制御電圧ＶＣを変化させると、差動ゲイン増加回
路３のゲイン増加性能まで変化させてしまう。特に差動
ＶＣＯが低周波で発振している場合は、制御電圧ＶＣが
高電圧になりバイアス電圧ＶＢが低電圧になって、図５
のＮチャネルＭＯＳトランジスタ２５に流れる電流が小
さくなり、差動ゲイン増加回路３のゲイン増加性能が低
下してしまう。

【００４２】そこで、この実施の形態では、図８に示す
ように、差動ゲイン増加回路３用のバイアス回路２７が
別途設けられる。バイアス回路２７はバイアス回路２と
同一構成である。差動ゲイン増加回路３およびバイアス
回路２７には、制御電圧ＶＣの代わりに発振周波数とは
無関係な制御電圧Ｖ１が与えられる。バイアス回路２７
は、その制御電圧Ｖ１と基準電圧ＶＲに従ってバイアス
電圧ＶＢ′を生成して差動ゲイン増加回路３に与える。
これにより、差動ゲイン増加回路３の出力レベルの振幅
は差動バッファ４．１〜４．ｎの出力レベルの振幅と同
一になり、ゲイン増加の効率はＶＣＯの発振周波数とは
無関係になる。

【００４３】なお、この実施の形態でも、図５および図
６で説明したように、差動ゲイン増加回路３を複数設け
てもよいことは言うまでもない。この場合は、１つのバ
イアス回路２７が複数の差動ゲイン増加回路３に共通に
設けられる。

【００４４】［実施の形態３］図９は、この発明の実施
の形態３による差動ＶＣＯの差動ゲイン増加回路３０の
構成を示す回路図である。図９を参照して、この差動ゲ
イン増加回路３０は、差動出力コンパレータ３１および
キャパシタ３２，３３を含む。キャパシタ３２はコンパ
レータ３１の入力ノード３１と出力ノード３１ｃの間に
接続され、キャパシタ３３はコンパレータ３１の反転入
力ノード３１ｂと反転出力ノード３１ｄの間に接続され
る。コンパレータ３１の入力ノード３１ａ，３１ｂが差
動ゲイン増加回路３０の入出力ノード３０ａ，３０ｂと
なる。差動ゲイン増加回路３０はたとえば図８の差動ゲ
イン増加回路３およびバイアス回路２７と置換される。
差動ゲイン増加回路３０の入出力ノード３０ａ，３０ｂ
は差動バッファ列１ａの出力ノードＮｎｄ，Ｎｎｃに接
続される。

【００４５】この差動ゲイン増加回路３０では、コンパ
レータ３１の出力がキャパシタ３２，３３を介してコン
パレータ３１の入力に正帰還される。すなわち、コンパ
レータ３１の入力ノード３０ａの電位が反転入力ノード
３１ｂの電位よりも微小量だけ高くなると、出力ノード
３１ｃの電位が上昇するようにコンパレータ３１からキ
ャパシタ３２に電流が流れ込むとともに、反転出力ノー
ド３１ｄの電位が低下するようにキャパシタ３３からコ
ンパレータ３１に電流が流れ込む。その結果、キャパシ
タ３２を介して入力ノード３１ａに電流が流入して入力
ノード３１ａの電位がさらに上昇するとともに、反転入
力ノード３１ｂの電荷がキャパシタ３３を介して引き抜
かれて反転入力ノード３１ｂの電位がさらに低下する。
このような過程が繰返されて出力ノード３０ａ，３０ｂ
はそれぞれ急速に「Ｈ」レベルおよび「Ｌ」レベルにな
る。コンパレータ３１の入力ノード３１ａの電位が反転
入力ノード３１ｂの電位よりも微小量だけ低い場合は、
同様にして、入出力ノード３０ａ，３０ｂはそれぞれ急
速に「Ｌ」レベルおよび「Ｈ」レベルになる。

【００４６】この実施の形態では、実施の形態２のよう
に制御電圧Ｖ１およびバイアス電圧ＶＢ′を用いる必要
がないので、構成の簡単化が図られる。

【００４７】［実施の形態４］差動ＶＣＯでは、発振周
波数が高くなるに従って差動ゲインが小さくなるため、
制御電圧ＶＣおよびバイアス電圧ＶＢのスタート時の状
態によっては、発振しない状況に陥る可能性もある。特
にシミュレーション上では、差動バッファの入力電圧お
よび出力電圧がゼロとなったとき、完全に対称な系では
理想的には発振が起こらないことになる。現実には、差
動バッファの差動対が完全には対称でないことと、電源
およびグランドからある程度のノイズが絶えず印加され
ているために、時間が経過すれば発振すると考えられ
る。しかし、その時間については予測が難しく、動作の
不確定性が残る。この実施の形態では、この問題を解決
する。

【００４８】図１０は、この発明の実施の形態４による
差動ＶＣＯの構成を示す回路ブロック図である。図１０
を参照して、この差動ＶＣＯは、リングオシレータ１、
バイアス回路２およびスタートアップ回路４０，４５を
備える。リングオシレータ１およびバイアス回路２は、
実施の形態１で説明したものと同じである。

【００４９】制御電圧ＶＣは、バイアス回路２に直接入
力されるとともに、スタートアップ回路４０を介して差
動バッファ列１ａに与えられる。バイアス回路２で生成
されたバイアス電圧ＶＢは、スタートアップ回路４５を
介して差動バッファ列１ａに与えられる。

【００５０】スタートアップ回路４０は、スイッチ４
１，４２、抵抗素子４３およびキャパシタ４４を含む。
スイッチ４１は、スタートアップ回路４０の入力ノード
Ｎ４１と出力ノードＮ４４との間に接続される。スイッ
チ４２および抵抗素子４３は、出力ノードＮ４４と接地
電位ＧＮＤのラインとの間に直接接続され、キャパシタ
４４は出力ノードＮ４４と接地電位ＧＮＤのラインとの
間に接続される。

【００５１】スタート時の一定期間は、スタートアップ
信号ＳＴが活性化レベルの「Ｈ」レベルになり、スイッ
チ４２が導通しスイッチ４１が非導通になって、差動バ
ッファ列１ａには制御電圧ＶＣの代わりに接地電位ＧＮ
Ｄが与えられる。したがって、各差動バッファの可変抵
抗素子５，６の抵抗値は十分小さくなる。

【００５２】スタート時から一定時間経過後は、スター
トアップ信号ＳＴが非活性化レベルの「Ｌ」レベルにな
り、スイッチ４１が導通しスイッチ４２が非導通となっ
て、出力ノードＮ４４の電位はキャパシタ４４の容量値
などで決定される時定数をもって接地電位ＧＮＤから制
御電圧ＶＣに変化する。

【００５３】一方、スタートアップ回路４５は、スイッ
チ４６，４７、抵抗素子４８およびキャパシタ４９を含
む。スイッチ４６は、スタートアップ回路４５の入力ノ
ードＮ４６と出力ノードＮ４９との間に接続される。ス
イッチ４７および抵抗素子４８は出力ノードＮ４９と電
源電位Ｖｃｃのラインとの間に直列接続され、キャパシ
タ４９は出力ノードＮ４９と接地電位ＧＮＤのラインと
の間に接続される。

【００５４】スタート時の一定期間は、スタートアップ
信号ＳＴが活性化レベルの「Ｈ」レベルになり、スイッ
チ４７が導通しスイッチ４６が非導通になって、バイア
ス電圧ＶＢの代わりに電源電位Ｖｃｃが差動バッファ列
１に与えられる。したがって、各差動バッファのＮチャ
ネルＭＯＳトランジスタ９の抵抗値は十分小さくなる。

【００５５】スタート時から一定時間経過後は、スター
トアップ信号ＳＴが非活性化レベルの「Ｌ」レベルにな
り、スイッチ４６が導通しスイッチ４７が非導通になっ
て、出力ノードＮ４９の電位はキャパシタ４９の容量値
などで決定される時定数をもって電源電位Ｖｃｃから制
御電圧ＶＣに変化する。

【００５６】次に、この差動ＶＣＯの動作および効果を
示すため、スタートアップ回路４０，４５のない差動Ｖ
ＣＯと、それにスタートアップ回路４０，４５を追加し
た図１０の差動ＶＣＯとについて、発振動作のシミュレ
ーション結果を説明する。

【００５７】図１１は、スタートアップ回路４０，４５
がなく、スタート時に制御電圧ＶＣおよびバイアス電圧
ＶＢが低電圧になっている差動ＶＣＯの動作を示す波形
図である。スタート時に制御電圧ＶＣおよびバイアス電
圧ＶＢが低電圧になっているため、差動バッファ列１に
含まれる差動バッファの可変抵抗素子５，６に大きな電
流が流れる一方、ＮチャネルＭＯＳトランジスタ９はほ
とんど電流を流さない（図３参照）。このため、差動バ
ッファ４．ｎの出力ノードＮｎｃ，Ｎｎｄは両方とも
「Ｈ」レベルになる。制御電圧ＶＣおよびバイアス電圧
ＶＢはその後徐々に正常な値になるものの、最初に差動
バッファ４．ｎの出力ノードＮｎｃ，Ｎｎｄ間の電位差
が０Ｖになってしまったため、リングオシレータ１は発
振しない状態に陥ってしまう。

【００５８】一方図１２は、図１０で示したスタートア
ップ回路４０，４５付きの差動ＶＣＯの動作を示す波形
図である。この差動ＶＣＯでは、スタート時にスタート
アップ回路４０，４５によってノードＮ４４，Ｎ４９が
それぞれ低電圧および高電圧に設定される。なお、図１
２では、ノードＮ４４をなるべく早く正常な電圧にする
ために、スタートアップ時ｔ０にノードＮ４４を接地電
圧ＧＮＤよりも高い電圧（たとえば０．５Ｖ）に設定し
ている。

【００５９】スタートアップ解除後、ノードＮ４４は低
電圧から制御電圧ＶＣになり、ノードＮ４９は高電圧か
らバイアス電圧ＶＢになる。初期状態で差動バッファは
駆動力が大きい状態に置かれており、また、プルアップ
とプルダウンのバランスもとれていることから、差動Ｖ
ＣＯは始めから発振しやすい状態に置かれている。ノー
ドＮ４４，Ｎ４９が徐々に正常な電圧ＶＣ，ＶＢになる
につれて差動ＶＣＯが正常な発振状態に移行し、所望の
周波数で発振する。

【００６０】図１３は、この実施の形態の変更例を示す
ブロック図である。この変更例では、スタートアップ信
号ＳＴは、パワーオンリセット回路５０で生成される。
スタートアップ信号ＳＴは、電源が投入されてから電源
電圧が所望の電圧に安定するまで活性化レベルの「Ｈ」
レベルとなり、その後は非活性レベルの「Ｌ」レベルと
なる。この場合は、電源電圧が安定してからＶＣＯを正
常な発振動作に移行するので、安定した発振動作が得ら
れる。また、パワーオンリセット回路５０は、各半導体
集積回路装置に従来から設けられているので、スタート
アップ信号ＳＴを別途生成する必要がない。

【００６１】なお、今回開示された実施の形態は全ての
点で例示であって、制限的なものではないと考えられる
べきである。本発明の範囲は上記した説明ではなくて特
許請求の範囲によって示され、特許請求の範囲と均等の
意味および範囲内でのすべての変更が含まれることが意
図される。

【００６２】

【発明の効果】以上のように、請求項１に係る発明で
は、リング状に接続された複数の差動増幅器を含むリン
グオシレータと、差動増幅器の少なくとも一部のレプリ
カ回路を含む第１のバイアス回路と、少なくとも１つの
差動増幅器の差動ゲインを増加させるための少なくとも
１つの差動ゲイン増加回路とが設けられる。したがっ
て、高い周波数のクロック信号を得ようとした結果差動
増幅器のゲインが小さくなった場合でも、差動ゲイン増
加回路によって少なくとも１つの差動増幅器の差動ゲイ
ンを増加させるので、リングオシレータが発振しやすく
なる。

【００６３】請求項２に係る発明では、請求項１に係る
発明の差動増幅器は、第１の差動トランジスタ対と、第
１のバイアス電圧に応じた電流を流す第１の電流源と、
各々の抵抗値が制御電圧に応じて変化する第１の可変抵
抗素子対を含む。これにより、差動増幅器を容易に構成
できる。

【００６４】請求項３に係る発明では、請求項２に係る
発明の差動ゲイン増加回路は、クロスカップル接続され
た第２の差動トランジスタ対と、第１のバイアス電圧に
応じた電流を流す第２の電流源と、各々の抵抗値が制御
電圧に応じて変化する第２の可変抵抗素子対を含む。こ
の場合は、差動ゲイン増加回路を差動増幅器と同様の構
成にすることができる。

【００６５】請求項４に係る発明では、請求項２に係る
発明の差動ゲイン増加回路は、クロスカップル接続され
た第２の差動トランジスタ対と、第２のバイアス電圧に
応じた電流を流す第２の電流源と、各々の抵抗値が予め
定められた値に設定された第２の可変抵抗素子対を含
む。また、第２のバイアス電圧を生成する第２のバイア
ス回路がさらに設けられる。この場合は、発振周波数に
関係なく第２のバイアス電圧を生成できるので、差動ゲ
イン増加回路のゲイン増加性能の低下が防止される。

【００６６】請求項５に係る発明では、請求項２に係る
発明の差動ゲイン増加回路は、差動コンパレータと、そ
の出力ノードと入力ノードの間に接続された第１のキャ
パシタと、その反転出力ノードと反転入力ノードの間に
接続された第２のキャパシタとを含む。この場合は、差
動ゲイン増加回路を容易に構成できる。

【００６７】請求項６に係る発明では、請求項１から５
のいずれかに係る発明に、差動ゲイン増加回路と対応の
差動増幅器とを選択的に接続しまたは切り離すためのス
イッチ回路がさらに設けられる。この場合は、発振周波
数に応じて不要な差動ゲイン増加回路を差動増幅器から
切り離すことにより、消費電力の低減化が図られる。

【００６８】請求項７に係る発明では、リング状に接続
された複数の差動増幅器を含むリングオシレータと、差
動増幅器の少なくとも一部のレプリカ回路を含むバイア
ス回路と、発振開始が指示されてから所定の期間だけ、
リングオシレータの発振が容易に開始されるように制御
電圧およびバイアス電圧のうちの少なくとも一方の電圧
を制御するスタートアップ回路とが設けられる。したが
って、制御電圧およびバイアス電圧が正常値になってい
ない初期状態でも、リングオシレータの発振が容易に開
始される。

【００６９】請求項８に係る発明では、請求項７に係る
発明のスタートアップ回路は、制御電圧とリングオシレ
ータの発振開始を容易にするための第１の基準電圧との
いずれか一方の電圧を第１のノードに選択的に与える第
１の切換回路と、第１のノードに結合された第１のキャ
パシタとを含み、各差動増幅器の遅延時間は第１のノー
ドの電圧に応じて変化する。この場合は、第１の基準電
圧と制御電圧を容易かつスムーズに切換えることができ
る。

【００７０】請求項９に係る発明では、請求項７または
８に係る発明のスタートアップ回路は、バイアス電圧と
リングオシレータの発振開始を容易にするための第２の
基準電圧とのいずれか一方の電圧を第２のノードに選択
的に与える第２の切換回路と、第２のノードに結合され
た第２のキャパシタを含み、各差動増幅器の出力クロッ
ク信号の振幅は第２のノードの電圧に応じて変化する。
この場合は、第２の基準電圧とバイアス電圧を容易かつ
スムーズに切換えることができる。

【００７１】請求項１０に係る発明では、請求項７から
９のいずれかに係る発明の所定の期間は、電源電圧が投
入されてからその電源電圧が安定するまでの期間であ
る。この場合は、一般に半導体集積回路装置には電源電
圧が投入されてから安定するまでの期間にリセット信号
を出力する回路が設けられているので、この信号を用い
ることによりスタートアップ回路を容易に制御できる。

【図面の簡単な説明】

【図１】この発明の実施の形態１による差動ＶＣＯの
構成を示す回路ブロック図である。

【図２】図１に示したリングオシレータ１の構成を示
す回路図である。

【図３】図２に示した差動バッファの構成を示す回路
図である。

【図４】図１に示したバイアス回路の構成を示す回路
図である。

【図５】図１に示した差動ゲイン増加回路の構成を示
す回路図である。

【図６】実施の形態１の変更例を示す回路ブロック図
である。

【図７】実施の形態１の他の変更例を示す回路ブロッ
ク図である。

【図８】この発明の実施の形態２による差動ＶＣＯの
構成を示す回路ブロック図である。

【図９】この発明の実施の形態３による差動ＶＣＯの
差動ゲイン増加回路の構成を示す回路図である。

【図１０】この発明の実施の形態４による差動ＶＣＯ
の構成を示す回路ブロック図である。

【図１１】図１０に示した差動ＶＣＯの効果を説明す
るための波形図である。

【図１２】図１０に示した差動ＶＣＯの効果を説明す
るための他の波形図である。

【図１３】実施の形態４の変更例を示すブロック図で
ある。

【図１４】従来の差動ＶＣＯの構成を示す回路ブロッ
ク図である。

【符号の説明】

１，５１リングオシレータ、１ａ，５１ａ差動バッ
ファ列、２，２７，５２バイアス回路、３，３．１〜
３．ｎ，３０差動ゲイン増加回路、４．１〜４．ｎ
差動バッファ、５，６，１１，２１，２２可変抵抗素
子、７〜９，１２，１３，２３〜２５ＮチャネルＭＯ
Ｓトランジスタ、１４オペアンプ、２６．１〜２６．
ｎ，４１，４２，４６，４７スイッチ、３１差動コ
ンパレータ、３２，３３，４４，４９キャパシタ、４
０，４５スタートアップ回路、４３，４８抵抗素
子、５０パワーオンリセット回路。

Claims

【特許請求の範囲】

【請求項１】制御電圧に応じた周波数を有し、かつ予
め定められた振幅を有するクロック信号を生成する電圧
制御型発振器であって、リング状に接続され、それぞれの遅延時間が前記制御電
圧に応じて変化し、それぞれの出力クロック信号の振幅
が第１のバイアス電圧に応じて変化する複数の差動増幅
器を含むリングオシレータ、前記差動増幅器の少なくとも一部のレプリカ回路を含
み、各差動増幅器の出力クロック信号の振幅が前記予め
定められた振幅になるように前記第１のバイアス電圧を
生成して各差動増幅器に与える第１のバイアス回路、お
よび前記複数の差動増幅器のうちの少なくとも１つの差
動増幅器に対応して設けられ、対応の差動増幅器の差動
ゲインを増加させるための少なくとも１つの差動ゲイン
増加回路を備える、電圧制御型発振器。
【請求項２】各差動増幅器は、各々の第１の電極が互いに接続され、各々の入力電極が
それぞれ入力ノード対に接続され、各々の第２の電極が
それぞれ出力ノード対に接続された第１の差動トランジ
スタ対、前記第１の差動トランジスタ対の第１の電極と第１の電
源電位のラインとの間に接続され、前記第１のバイアス
電圧に応じた値の電流を流す第１の電流源、および各々
の一方電極がそれぞれ前記出力ノード対に接続され、各
々の他方電極がともに第２の電源電位のラインに接続さ
れ、各々の抵抗値が前記制御電圧に応じて変化する第１
の可変抵抗素子対を含む、請求項１に記載の電圧制御型
発振器。
【請求項３】前記差動ゲイン増加回路は、各々の第１の電極が互いに接続され、各々の入力電極が
他方のトランジスタの第２の電極に接続され、各々の第
２の電極がそれぞれ対応の差動増幅器の出力ノード対に
接続された第２の差動トランジスタ対、前記第２の差動トランジスタ対の第１の電極と前記第１
の電源電位のラインとの間に接続され、前記第１のバイ
アス電圧に応じた値の電流を流す第２の電流源、および
各々の一方電極がそれぞれ前記第２の差動トランジスタ
対の第２の電極に接続され、各々の他方電極がともに前
記第２の電源電位のラインに接続され、各々の抵抗値が
前記制御電圧に応じて変化する第２の可変抵抗素子対を
含む、請求項２に記載の電圧制御型発振器。
【請求項４】前記差動ゲイン増加回路は、各々の第１の電極が互いに接続され、各々の入力電極が
他方のトランジスタの第２の電極に接続され、各々の第
２の電極がそれぞれ対応の差動増幅器の出力ノード対に
接続された第２の差動トランジスタ対、前記第２の差動トランジスタ対の第１の電極と前記第１
の電源電位のラインとの間に接続され、第２のバイアス
電圧に応じた値の電流を流す第２の電流源、および各々
の一方電極がそれぞれ前記第２の差動トランジスタ対の
第２の電極に接続され、各々の他方電極がともに前記第
２の電源電位のラインに接続され、各々の抵抗値が予め
定められた値に設定された第２の可変抵抗素子対を含
み、前記電圧制御型発振器は、さらに、前記差動ゲイン増加回路に対応する差動増幅器
の出力クロック信号の振幅が前記予め定められた振幅に
なるように前記第２のバイアス電圧を生成して前記差動
ゲイン増加回路の第２の電流源に与える第２のバイアス
回路を備える、請求項２に記載の電圧制御型発振器。
【請求項５】前記差動ゲイン増加回路は、その入力ノードおよび反転入力ノードがそれぞれ対応の
差動増幅器の出力ノード対に接続された差動コンパレー
タ、前記差動コンパレータの出力ノードと前記入力ノードと
の間に接続された第１のキャパシタ、および前記差動コ
ンパレータの反転出力ノードと前記反転入力ノードとの
間に接続された第２のキャパシタを含む、請求項２に記
載の電圧制御型発振器。
【請求項６】さらに、前記差動ゲイン増加回路と対応
の差動増幅器とを選択的に接続しまたは切り離すための
スイッチ回路を備える、請求項１から請求項５のいずれ
かに記載の電圧制御型発振器。
【請求項７】制御電圧に応じた周波数を有し、かつ予
め定められた振幅を有するクロック信号を生成する電圧
制御型発振器であって、リング状に接続され、それぞれの遅延時間が前記制御電
圧に応じて変化し、それぞれの出力クロック信号の振幅
がバイアス電圧に応じて変化する複数の差動増幅器を含
むリングオシレータ、前記差動増幅器の少なくとも一部のレプリカ回路を含
み、各差動増幅器の出力クロック信号の振幅が前記予め
定められた振幅になるように前記バイアス電圧を生成し
て各差動増幅器に与えるバイアス回路、および発振開始
が指示されてから所定の期間だけ、前記リングオシレー
タの発振が容易に開始されるように前記制御電圧および
前記バイアス電圧のうちの少なくとも一方の電圧を制御
するスタートアップ回路を備える、電圧制御型発振器。
【請求項８】前記スタートアップ回路は、前記制御電圧と前記リングオシレータの発振開始を容易
にするための第１の基準電圧とを受け、前記所定の期間
は前記第１の基準電圧を第１のノードに与え、前記所定
の期間以外の期間は前記制御電圧を前記第１のノードに
与える第１の切換回路、および前記第１のノードに結合
され、前記制御電圧または前記第１の基準電圧で充電さ
れる第１のキャパシタを含み、各差動増幅器の遅延時間は前記第１のノードの電圧に応
じて変化する、請求項７に記載の電圧制御型発振器。
【請求項９】前記スタートアップ回路は、前記バイアス電圧と前記リングオシレータの発振開始を
容易にするための第２の基準電圧とを受け、前記所定の
期間は前記第２の基準電圧を第２のノードに与え、前記
所定の期間以外の期間は前記バイアス電圧を前記第２の
ノードに与える第２の切換回路、および前記第２のノー
ドに結合され、前記バイアス電圧または前記第２の基準
電圧で充電される第２のキャパシタを含み、各差動増幅器の出力クロック信号の振幅は前記第２のノ
ードの電圧に応じて変化する、請求項７または請求項８
に記載の電圧制御型発振器。
【請求項１０】前記所定の期間は、電源電圧が投入さ
れてからその電源電圧が安定するまでの期間である、請
求項７から請求項９のいずれかに記載の電圧制御型発振
器。