JP2000242227A

JP2000242227A - プラズマディスプレイパネルの駆動方法

Info

Publication number: JP2000242227A
Application number: JP11096886A
Authority: JP
Inventors: Tsutomu Tokunaga; 勉徳永
Original assignee: Pioneer Electronic Corp
Current assignee: Pioneer Corp
Priority date: 1998-12-25
Filing date: 1999-04-02
Publication date: 2000-09-08
Anticipated expiration: 2019-04-02
Also published as: JP3578323B2

Abstract

(57)【要約】【課題】表示品質の向上を図ることが出来るプラズマ
ディスプレイパネルの駆動方法を提供する。【解決手段】１フィールドの表示期間内の複数のＳＦ
(サブフィールド)からなるＳＦ群における先頭部のＳＦ
のみで全ての放電セルを発光セルの状態に初期化する放
電を生起させ、ＳＦ群内のいずれか１のＳＦにて放電セ
ルを非発光セルに設定する放電を生起させるために画素
データパルスを列電極に印加しかつ複数の行電極に走査
パルスを印加し、ＳＦ群内の各ＳＦにて発光セルのみを
ＳＦの重み付けに対応した発光期間だけ発光させる放電
を生起させ、ＳＦ群内の各ＳＦを各ＳＦ内の前記走査パ
ルスのパルス波形によって複数の群に分割し、ＳＦ群内
の先頭のＳＦを少なくとも含む第１群に属するＳＦ内の
走査パルスのパルス幅及びパルス電圧の値の少なくとも
１つを、他の群に属するＳＦ内の走査パルスにおけるそ
れぞれの値に比して大となるように設定した。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、マトリクス表示方
式のプラズマディスプレイパネル（以下、ＰＤＰと称す
る）の駆動方法に関する。

【０００２】

【従来の技術】かかるマトリクス表示方式のＰＤＰの一
つとしてＡＣ（交流放電）型のＰＤＰが知られている。
ＡＣ型のＰＤＰは、複数の列電極（アドレス電極）と、
これら列電極と直交して配列されておりかつ一対にて１
走査ラインを形成する複数の行電極対とを備えている。
これら各行電極対及び列電極は、放電空間に対して誘電
体層で被覆されており、行電極対と列電極との交点にて
１画素に対応した放電セルが形成される構造となってい
る。

【０００３】この際、ＰＤＰは放電現象を利用している
為、上記放電セルは、"発光"及び"非発光"の２つの状態
しかもたない。そこで、かかるＰＤＰにて中間調の輝度
表示を実現させるべく、サブフィールド法を用いる。サ
ブフィールド法では、１フィールド期間をＮ個のサブフ
ィールドに分割し、各サブフィールドに、画素データ
(Ｎビット)の各ビット桁の重み付けに対応した発光期間
(発光回数)を夫々割り当てて発光駆動を行う。

【０００４】例えば、図１に示されるように１フィール
ド期間を６個のサブフィールドＳＦ１〜ＳＦ６に分割し
た場合には、ＳＦ１：１ＳＦ２：２ＳＦ３：４ＳＦ４：８ＳＦ５：１６ＳＦ６：３２なる発光期間比にて発光駆動を実施する。

【０００５】例えば、放電セルを輝度"３２"で発光させ
る場合には、サブフィールドＳＦ１〜ＳＦ６の内のＳＦ
６のみで発光を実施させ、輝度"３１"で発光させる場合
には、サブフィールドＳＦ６を除く他のサブフィールド
ＳＦ１〜ＳＦ５において発光を実施させるのである。こ
れにより、６４段階での中間調の輝度表現が可能とな
る。ここで、放電セルを上述の如く輝度"３２"で発光さ
せる場合と、輝度"３１"で発光させる場合とでは、１フ
ィールド期間内での発光駆動パターンが反転している。
つまり、１フィールド期間内において、輝度"３２"で発
光させるべき放電セルが発光している期間中は、輝度"
３１"で発光させるべき放電セルが非発光状態となり、
この輝度"３１"で発光させるべき放電セルが発光してい
る期間中は輝度"３２"で発光させるべき放電セルが非発
光状態となるのである。

【０００６】よって、この輝度"３２"で発光させるべき
放電セルと、輝度"３１"で発光させるべき放電セルとが
互いに隣接する領域が存在すると、この領域内におい
て、偽輪郭が視覚される場合が生じる。つまり、輝度"
３２"で発光させるべき放電セルが非発光状態から発光
状態へと推移する直前に、輝度"３１"で発光させるべき
放電セルの方に視線を移すと、これら両放電セルの非発
光状態のみを連続して見ることになるので、両者の境界
上に暗い線が視覚されるようになる。従って、これが画
素データとは何等関係のない偽輪郭となって画面上に現
れてしまい、表示品質を低下させるのである。

【０００７】又、上述した如く、ＰＤＰは放電現象を利
用している為、表示内容とは関係のない放電(発光を伴
う)をも実施しなければならず、画像のコントラストを
低下させてしまうという問題があった。更に、現在、か
かるＰＤＰを製品化するにあたり、低消費電力を実現す
ることが一般的な課題となっている。

【０００８】

【発明が解決しようとする課題】本発明は、上記の問題
を解決するためになされたものであり、表示品質の向上
を図ることが出来るプラズマディスプレイパネルの駆動
方法を提供することを目的とする。

【０００９】

【課題を解決するための手段】本発明のプラズマディス
プレイパネルの駆動方法は、走査ライン毎に配列された
行電極対と行電極対の各々に交叉して配列された複数の
列電極とを備え、走査ライン毎の行電極対と複数の列電
極との各交点にて１画素に対応した放電セルを形成した
プラズマディスプレイパネルに階調表示をなす駆動方法
であって、１フィールドの表示期間をＮ個のサブフィー
ルドに分割し、Ｎ個のサブフィールドの内の連続的に位
置するＭ個(２≦Ｍ≦Ｎ)のサブフィールドをサブフィー
ルド群とし、サブフィールド群における先頭部のサブフ
ィールドにおいてのみで全ての放電セルを発光セルの状
態に初期化する放電を生起させるリセット行程と、１フ
ィールド内のいずれか１のサブフィールドにおいて放電
セルを非発光セルに設定する放電を生起させるために画
素データパルスを列電極に印加しその画素データパルス
に同期して行電極対の一方に走査パルスを順に印加する
画素データ書込行程と、サブフィールド群内の各サブフ
ィールドにおいて発光セルのみをサブフィールドの重み
付けに対応した発光期間だけ発光させる放電を生起させ
る維持発光行程と、を実行し、サブフィールド群内の各
サブフィールドを各サブフィールド内の走査パルスのパ
ルス波形によって複数の群に分割し、サブフィールド群
内の先頭のサブフィールドを少なくとも含む第１群に属
するサブフィールド内の走査パルスのパルス幅及びパル
ス電圧の値の少なくとも１つを、他の群に属するサブフ
ィールド内の走査パルスにおけるそれぞれの値に比して
大となるように設定したことを特徴としている。

【００１０】

【発明の実施の形態】以下、本発明の実施例を図面を参
照しつつ詳細に説明する。図２は、本発明による駆動方
法に基づいてプラズマディスプレイパネル（以下、ＰＤ
Ｐと称する）を発光駆動するプラズマディスプレイ装置
の概略構成を示す図である。

【００１１】図２において、Ａ／Ｄ変換器１は、駆動制
御回路２から供給されるクロック信号に応じて、アナロ
グの入力映像信号をサンプリングしてこれを１画素毎に
例えば８ビットの画素データ(入力画素データ)Ｄに変換
し、これをデータ変換回路３０に供給する。駆動制御回
路２は、上記入力映像信号中の水平及び垂直同期信号に
同期して、上記Ａ／Ｄ変換器１に対するクロック信号、
及びメモリ４に対する書込・読出信号を発生する。更
に、駆動制御回路２は、かかる水平及び垂直同期信号に
同期して、アドレスドライバ６、第１サスティンドライ
バ７及び第２サスティンドライバ８各々を駆動制御すべ
き各種タイミング信号を発生する。

【００１２】データ変換回路３０は、かかる８ビットの
画素データＤを、１４ビットの変換画素データ(表示画
素データ)ＨＤに変換し、これをメモリ４に供給する。
尚、かかるデータ変換回路３０の変換動作については、
後述する。メモリ４は、駆動制御回路２から供給されて
くる書込信号に従って上記変換画素データＨＤを順次書
き込む。かかる書込動作により１画面（ｎ行、ｍ列）分
の書き込みが終了すると、メモリ４は、この１画面分の
変換画素データＨＤ_11-nmを、各ビット桁毎に分割して
読み出し、これを１行分毎に順次アドレスドライバ６に
供給する。

【００１３】アドレスドライバ６は、駆動制御回路２か
ら供給されたタイミング信号に応じて、かかるメモリ４
から読み出された１行分の変換画素データビット各々の
論理レベルに対応した電圧を有するｍ個の画素データパ
ルスを発生し、これらをＰＤＰ１０の列電極Ｄ₁〜Ｄ_mに
夫々印加する。ＰＤＰ１０は、アドレス電極としての上
記列電極Ｄ₁〜Ｄ_mと、これら列電極と直交して配列され
ている行電極Ｘ₁〜Ｘ_n及び行電極Ｙ₁〜Ｙ_nを備えてい
る。ＰＤＰ１０では、これら行電極Ｘ及び行電極Ｙの一
対にて１行分に対応した行電極を形成している。すなわ
ち、ＰＤＰ１０における第１行目の行電極対は行電極Ｘ
₁及びＹ₁であり、第ｎ行目の行電極対は行電極Ｘ_n及び
Ｙ_nである。上記行電極対及び列電極は放電空間に対し
て誘電体層で被覆されており、各行電極対と列電極との
交点にて１画素に対応した放電セルが形成される構造と
なっている。

【００１４】第１サスティンドライバ７及び第２サステ
ィンドライバ８各々は、駆動制御回路２から供給された
タイミング信号に応じて、以下に説明するが如き各種駆
動パルスを発生し、これらをＰＤＰ１０の行電極Ｘ₁〜
Ｘ_n及びＹ₁〜Ｙ_nに印加する。図３は、本発明による駆
動方法に基づく発光駆動フォーマットを示す図である。
また、図４は、かかる発光駆動フォーマットに従って上
記アドレスドライバ６、第１サスティンドライバ７及び
第２サスティンドライバ８各々がＰＤＰ１０の列電極Ｄ
₁〜Ｄ_m、行電極Ｘ₁〜Ｘ_n及びＹ₁〜Ｙ_nに印加する各種駆
動パルスの印加タイミングを示す図である。

【００１５】図３及び図４に示される例では、１フィー
ルドの表示期間を、１４個のサブフィールドＳＦ１〜Ｓ
Ｆ１４に分割してＰＤＰ１０に対する駆動を行なう。各
サブフィールド内では、ＰＤＰ１０の各放電セルに対し
て画素データの書き込みを行なって発光セル及び非発光
セルの設定を行う画素データ書込行程Ｗｃと、上記発光
セルのみを発光維持させる維持発光行程Ｉｃとを実施す
る。又、先頭のサブフィールドＳＦ１のみで、ＰＤＰ１
０の全放電セルを初期化せしめる一斉リセット行程Ｒｃ
を実行し、最後尾のサブフィールドＳＦ１４のみで、消
去行程Ｅを実行する。

【００１６】ここで、上記一斉リセット行程Ｒｃでは、
第１サスティンドライバ７及び第２サスティンドライバ
８が、ＰＤＰ１０の行電極Ｘ₁〜Ｘ_n及びＹ₁〜Ｙ_n各々に
対して図４に示されるが如きリセットパルスＲＰ_x及び
ＲＰ_Yを同時に印加する。これにより、ＰＤＰ１０中の
全ての放電セルがリセット放電されて、各放電セル内に
は一様に所定の壁電荷が形成される。これにより、ＰＤ
Ｐ１０における全ての放電セルは、後述する維持発光行
程において発光状態が維持される発光セルになる。

【００１７】各画素データ書込行程Ｗｃでは、アドレス
ドライバ６が、各行毎の画素データパルス群ＤＰ
１_1-n、ＤＰ２_1-n、ＤＰ３_1-n、・・・・、ＤＰ１４_1-nを図
４に示されるように、順次列電極Ｄ₁〜Ｄ_mに印加して行
く。つまり、アドレスドライバ６は、サブフィールドＳ
Ｆ１内では、上記変換画素データＨＤ_11-nm各々の第１
ビット目に基づいて生成した第１行〜第ｎ行各々に対応
した画素データパルス群ＤＰ１_1-nを、図４に示される
が如く１行分毎に順次列電極Ｄ₁〜Ｄ_mに印加して行く。
又、サブフィールドＳＦ２内では、上記変換画素データ
ＨＤ_11-nm各々の第２ビット目に基づいて生成した画素
データパルス群ＤＰ２_1-nを、図４に示されるが如く１
行分毎に順次列電極Ｄ₁〜Ｄ_mに印加して行くのである。
この際、アドレスドライバ６は、変換画素データのビッ
ト論理が例えば論理レベル"１"である場合に限り高電圧
の画素データパルスを発生して列電極Ｄに印加する。第
２サスティンドライバ８は、各画素データパルス群ＤＰ
の印加タイミングと同一タイミングにて、図４に示され
るが如き走査パルスＳＰを発生してこれを行電極Ｙ₁〜
Ｙ_nへと順次印加して行く。この際、走査パルスＳＰが
印加された"行"と、高電圧の画素データパルスが印加さ
れた"列"との交差部の放電セルにのみ放電（選択消去放
電）が生じ、その放電セル内に残存していた壁電荷が選
択的に消去される。かかる選択消去放電により、上記一
斉リセット行程Ｒｃにて発光セルの状態に初期化された
放電セルは、非発光セルに推移する。尚、上記高電圧の
画素データパルスが印加されなかった"列"に形成されて
いる放電セルには放電が生起されず、上記一斉リセット
行程Ｒｃにて初期化された状態、つまり発光セルの状態
を維持する。

【００１８】すなわち、画素データ書込行程Ｗｃの実行
により、後述する維持発光行程において発光状態が維持
される発光セルと、消灯状態のままの非発光セルとが、
画素データに応じて択一的に設定され、いわゆる各放電
セルに対する画素データの書き込みが為されるのであ
る。走査パルスＳＰは各サブフィールドＳＦ１〜ＳＦ１
４毎に行電極Ｙ₁〜Ｙ_nの順に生成されるが、その走査パ
ルスＳＰのパルス幅はサブフィールドＳＦ１では最も大
きく、時間的に後のサブフィールドほど小さくなり、サ
ブフィールドＳＦ１４では最も小さくなっている。すな
わち、図４に示したように、サブフィールドＳＦ１〜Ｓ
Ｆ１４各々に対応する走査パルスＳＰのパルス幅をＴａ
１〜Ｔａ１４とすると、Ｔａ１＞Ｔａ２＞Ｔａ３＞Ｔａ４＞………＞Ｔａ１２＞
Ｔａ１３＞Ｔａ１４の如き関係がある。

【００１９】換言すると、ＳＦ１を第１群のサブフィー
ルド、ＳＦ２を第２群のサブフィールド、ＳＦ３を第３
群のサブフィールド、……、ＳＦ１４を第１４群のサブ
フィールドとした場合、先頭のサブフィールドである第
１群のサブフィールドＳＦ１内の走査パルスＳＰのパル
ス幅が他の群のサブフィールドＳＦ２〜ＳＦ１４内の走
査パルスのパルス幅に比して大となるように設定されて
いる。

【００２０】各維持発光行程Ｉｃでは、第１サスティン
ドライバ７及び第２サスティンドライバ８が、行電極Ｘ
₁〜Ｘ_n及びＹ₁〜Ｙ_nに対して図４に示されるように交互
に維持パルスＩＰ_X及びＩＰ_Yを印加する。この際、上記
画素データ書込行程Ｗｃによって壁電荷が残留したまま
となっている放電セル、すなわち発光セルは、かかる維
持パルスＩＰ_X及びＩＰ_Yが交互に印加されている期間
中、放電発光を繰り返しその発光状態を維持する。尚、
かかる維持発光行程Ｉｃにおいて実施される発光の維持
期間は、図３に示されるように各サブフィールド毎に異
なる。

【００２１】すなわち、サブフィールドＳＦ１での維持
発光行程Ｉｃにおける発光期間を"１"とした場合、ＳＦ１：１ＳＦ２：３ＳＦ３：５ＳＦ４：８ＳＦ５：１０ＳＦ６：１３ＳＦ７：１６ＳＦ８：１９ＳＦ９：２２ＳＦ10：２５ＳＦ11：２８ＳＦ12：３２ＳＦ13：３５ＳＦ14：３９に設定している。

【００２２】すなわち、各サブフィールドＳＦ１〜ＳＦ
１４の発光回数の比を非線形（すなわち、逆ガンマ比
率、Ｙ＝Ｘ^2.2）に成るように設定し、これにより入力
画素データＤの非線形特性（ガンマ特性）を補正するよ
うにしている。また、図４に示されるように、最後尾の
サブフィールドでの消去行程Ｅにおいて、アドレスドラ
イバ６は、消去パルスＡＰを発生してこれを列電極Ｄ
_1-mの各々に印加する。第２サスティンドライバ８は、
かかる消去パルスＡＰの印加タイミングと同時に消去パ
ルスＥＰを発生してこれを行電極Ｙ₁〜Ｙ_n各々に印加す
る。これら消去パルスＡＰ及びＥＰの同時印加により、
ＰＤＰ１０における全放電セル内において消去放電が生
起され、全ての放電セル内に残存している壁電荷が消滅
する。すなわち、かかる消去放電により、ＰＤＰ１０に
おける全ての放電セルが非発光セルとなるのである。

【００２３】図５は、図３及び図４に示されるが如き発
光駆動フォーマットに基づいて実施される発光駆動の全
パターンを示す図である。図５に示されるように、サブ
フィールドＳＦ１〜ＳＦ１４の内の１つのサブフィール
ドでの画素データ書込行程Ｗｃにおいてのみで、各放電
セルに対して選択消去放電を実施する(黒丸にて示す)。
すなわち、一斉リセット行程Ｒｃの実行によってＰＤＰ
１０の全放電セル内に形成された壁電荷は、上記選択消
去放電が実施されるまでの間残留し、その間に存在する
サブフィールドＳＦ各々での維持発光行程Ｉｃにおいて
放電発光を促す(白丸にて示す)。つまり、各放電セル
は、１フィールド期間内において上記選択消去放電が為
されるまでの間、発光セルとなり、その間に存在するサ
ブフィールド各々での維持発光行程Ｉｃにおいて、図３
に示されるが如き発光期間比にて発光を継続するのであ
る。

【００２４】この際、図５に示されるように、各放電セ
ルが発光セルから非発光セルへと推移する回数は、１フ
ィールド期間内において必ず１回以下となるようにして
いる。すなわち、１フィールド期間内において一旦、非
発光セルに設定した放電セルを再び発光セルに復帰させ
るような発光駆動パターンを禁止したのである。よっ
て、画像表示に関与していないにも拘わらず強い発光を
伴う上記一斉リセット動作を図３及び図４に示されるが
如く、１フィールド期間内において１回だけ実施してお
けば良いので、コントラストの低下を抑えることが出来
る。

【００２５】また、１フィールド期間内において実施す
る選択消去放電は、図５の黒丸にて示されるが如く最高
でも１回なので、その消費電力を抑えることが可能とな
るのである。更に、図５に示されるように、１フィール
ド期間内において発光状態にある期間と、非発光状態と
なる期間とが互いに反転するような発光パターンは存在
しないので、偽輪郭を抑制出来る。

【００２６】また、上記した走査パルスＳＰについて
は、そのパルス幅がサブフィールドＳＦ１〜ＳＦ１４の
順のうちの時間的に前に位置するサブフィールドほど大
きく設定されている。これは、次のような理由のためで
ある。選択消去動作が行なわれるサブフィールドより前
のサブフィールドが発光状態で十分に維持放電発光が繰
り返されている場合（高輝度の場合）には、放電空間内
に十分なプライミング粒子が存在して選択消去放電が確
実に行なわれる。一方、選択消去動作が行なわれるサブ
フィールドの前に発光状態となるサブフィールドがな
い、或いは発光状態となるサブフィールドがあって少な
い場合（サブフィールドＳＦ１又はＳＦ２にて選択消去
放電が行なわれる低輝度の場合）には、維持放電発光の
回数が少なく、放電空間内に十分なプライミング粒子が
存在しない。このように放電空間内に十分なプライミン
グ粒子が存在しない状態で選択消去動作のサブフィール
ドを迎えると、走査パルスＳＰを印加してから実際に選
択消去放電が起きるまでに時間的な遅れが生じてしま
い、選択消去放電が不安定となり、結果として維持放電
期間において誤放電が生じ表示品質が低下する。そこ
で、走査パルスＳＰのパルス幅をサブフィールドＳＦ１
〜ＳＦ１４の順のうちの時間的に前に位置するサブフィ
ールドほど大きく設定することにより、走査パルスＳＰ
の印加中に選択消去放電が必ず起きるようにすることが
できるので、選択消去動作の安定を確保することができ
る。また、走査パルスＳＰのパルス幅を変えるのではな
く、走査パルスＳＰのパルス電圧がサブフィールドＳＦ
１〜ＳＦ１４の順のうちの時間的に前に位置するサブフ
ィールドほど大きくなるように設定しても良い。この場
合には、図６に示すように、サブフィールドＳＦ１〜Ｓ
Ｆ１４各々に対応する走査パルスＳＰのパルス電圧をＶ
ａ１〜Ｖａ１４とすると、Ｖａ１＞Ｖａ２＞Ｖａ３＞Ｖａ４＞………＞Ｖａ１２＞
Ｖａ１３＞Ｖａ１４の如き関係がある。

【００２７】換言すると、ＳＦ１を第１群のサブフィー
ルド、ＳＦ２を第２群のサブフィールド、ＳＦ３を第３
群のサブフィールド、……、ＳＦ１４を第１４群のサブ
フィールドとした場合、先頭のサブフィールドである第
１群のサブフィールドＳＦ１内の走査パルスＳＰのパル
ス電圧の値が他の群のサブフィールドＳＦ２〜ＳＦ１４
内の走査パルスのパルス電圧の値に比して大となるよう
に設定されている。これによりサブフィールドＳＦ１や
ＳＦ２であっても走査パルスＳＰの電圧レベルが時間的
に後のサブフィールドの電圧レベルより高くなるので選
択消去放電が必ず起きるようにすることができる。

【００２８】更に、走査パルスＳＰのパルス幅及びパル
ス電圧の両方がサブフィールドＳＦ１〜ＳＦ１４の順の
うちの時間的に前に位置するサブフィールドほど大きく
なるように設定しても良い。また、サブフィールドＳＦ
１〜ＳＦ１４で構成されるサブフィールド群内の各サブ
フィールドの走査パルスのパルス幅及びパルス電圧を、
例えば、Ｔａ１＝Ｔａ２＝Ｔａ３＝Ｔａ４＞Ｔａ５＝Ｔ
ａ６＝Ｔａ７＝Ｔａ８＞Ｔａ９＝Ｔａ１０＝Ｔａ１１＝
Ｔａ１２＝Ｔａ１３＝Ｔａ１４、Ｖａ１＝Ｖａ２＝Ｖａ
３＝Ｖａ４＞Ｖａ５＝Ｖａ６＝Ｖａ７＝Ｖａ８＞Ｖａ９
＝Ｖａ１０＝Ｖａ１１＝Ｖａ１２＝Ｖａ１３＝Ｖａ１４
というように設定しても良い。

【００２９】この場合、ＳＦ１〜ＳＦ１４で構成される
サブフィールド群内の各サブフィールドが、各サブフィ
ールド内の走査パルスＳＰのパルス波形によって複数の
群、すなわちＳＦ１〜ＳＦ４で構成される先頭のサブフ
ィールドを少なくとも含む第１群、ＳＦ５〜ＳＦ８で構
成される第２群、ＳＦ９〜ＳＦ１４で構成される第３群
に分割され、第１群に属するサブフィールド内の走査パ
ルスＳＰのパルス幅及びパルス電圧の値の少なくとも１
つが第２及び第３の群に属するサブフィールド内の走査
パルスにおけるぞれぞれの値に比して大となるように設
定される。

【００３０】ところで、図５に示されるが如き発光駆動
パターンによれば、発光輝度比が、｛0、1、4、9、17、27、40、56、75、97、122、150、182、217、256｝なる１５段階の中間調表現が可能になる。しかしなが
ら、上記Ａ／Ｄ変換器１から供給される画素データＤ
は、８ビット、すなわち、２５６段階の中間調を表現し
ているものである。

【００３１】そこで、上記１５段階の階調駆動によって
も擬似的に２５６段階の中間調表示を実施させるべく、
図２に示したデータ変換回路３０によってデータ変換を
行うのである。図７は、かかるデータ変換回路３０の内
部構成を示す図である。図７において、ＡＢＬ(自動輝
度制御)回路３１は、ＰＤＰ１０の画面上に表示される
画像の平均輝度が所定の輝度範囲内に収まるように、Ａ
／Ｄ変換器１から順次供給されてくる各画素毎の画素デ
ータＤに対して輝度レベルの調整を行い、この際得られ
た輝度調整画素データＤ_BLを第１データ変換回路３２に
供給する。

【００３２】かかる輝度レベルの調整は、上述の如くサ
ブフィールドの発光回数の比を非線形に設定して逆ガン
マ補正を行う前に行われる。よって、ＡＢＬ回路３１
は、画素データ（入力画素データ）Ｄに逆ガンマ補正を
施し、この際得られた逆ガンマ変換画素データの平均輝
度に応じて上記画素データＤの輝度レベルを自動調整す
るように構成されている。これにより、輝度調整による
表示品質の劣化を防止するのである。

【００３３】図８は、かかるＡＢＬ回路３１の内部構成
を示す図である。図８において、レベル調整回路３１０
は、後述する平均輝度検出回路３１１によって求められ
た平均輝度に応じて画素データＤのレベルを調整して得
られた輝度調整画素データＤ_BLを出力する。データ変換
回路３１２は、かかる輝度調整画素データＤ_BLを図９に
示されるが如き非線形特性からなる逆ガンマ特性(Y=X
^2.2）にて変換したものを逆ガンマ変換画素データＤｒ
として平均輝度レベル検出回路３１１に供給する。すな
わち、データ変換回路３１２にて、輝度調整画素データ
Ｄ_BLに対して逆ガンマ補正を施すことにより、ガンマ補
正の解除された元の映像信号に対応した画素データ（逆
ガンマ変換画素データＤｒ）を復元するのである。平均
輝度検出回路３１１は、各サブフィールドでの発光期間
を指定する例えば図１０に示されるが如き輝度モード１
〜４の中から、上述の如く求めた平均輝度に応じた輝度
にてＰＤＰ１０を発光駆動し得る輝度モードを選択し、
この選択した輝度モードを示す輝度モード信号ＬＣを駆
動制御回路２に供給する。この際、駆動制御回路２は、
図３に示されるサブフィールドＳＦ１〜ＳＦ１４各々の
維持発光行程Ｉｃにおいて発光維持する期間、すなわ
ち、各維持発光行程Ｉｃ内において印加される維持パル
スの数を、図１０に示されるが如き輝度モード信号ＬＣ
にて指定されたモードに従って設定する。すなわち、図
３に示されている各サブフィールドでの発光期間は、輝
度モード１が設定された際における発光期間を示すもの
であり、仮に輝度モード２が設定された場合には、ＳＦ１：２ＳＦ２：６ＳＦ３：１０ＳＦ４：１６ＳＦ５：２０ＳＦ６：２６ＳＦ７：３２ＳＦ８：３８ＳＦ９：４４ＳＦ10：５０ＳＦ11：５６ＳＦ12：６４ＳＦ13：７０ＳＦ14：７８なる発光期間にて各サブフィールドでの発光駆動が実施
される。

【００３４】尚、かかる発光駆動においても、各サブフ
ィールドＳＦ１〜ＳＦ１４各々での発光回数の比が非線
形(すなわち、逆ガンマ比率、Ｙ＝Ｘ^2.2)に設定されて
おり、これにより入力画素データＤの非線形特性（ガン
マ特性）が補正される。平均輝度検出回路３１１は、か
かる逆ガンマ変換画素データＤｒからその平均輝度を求
めて上記レベル調整回路３１０に供給する。

【００３５】図７における第１データ変換回路３２は、
図１１に示されるが如き変換特性に基づいて２５６階調
（８ビット）の輝度調整画素データＤ_BLを１４×１６／
２５５（２２４／２５５）にした８ビット（０〜２２
４）の変換画素データＨＤ_pに変換して多階調化処理回
路３３に供給する。具体的には、８ビット（０〜２５
５）の輝度調整画素データＤ_BLがかかる変換特性に基づ
く図１２及び図１３に示されるが如き変換テーブルに従
って変換される。すなわち、この変換特性は、入力画素
データのビット数、多階調化による圧縮ビット数及び
表示階調数に応じて設定される。このように、後述する
多階調化処理回路３３の前段に第１データ変換回路３２
を設けて、表示階調数、多階調化による圧縮ビット数に
合わせた変換を施し、これにより輝度調整画素データＤ
_BLを上位ビット群（多階調化画素データに対応）と下位
ビット群（切り捨てられるデータ：誤差データ）をビッ
ト境界で切り分け、この信号に基づいて多階調化処理を
行うようになっている。これにより、多階調化処理によ
る輝度飽和の発生及び表示階調がビット境界にない場合
に生じる表示特性の平坦部の発生（すなわち、階調歪み
の発生）を防止することができる。

【００３６】尚、下位ビット群は切り捨てられるので階
調数が減少することになるが、その階調数の減少分は、
以下に説明する多階調化処理回路３３の動作により擬似
的に得られるようにしている。図１４は、かかる多階調
化処理回路３３の内部構成を示す図である。図１４に示
されるが如く、多階調化処理回路３３は、誤差拡散処理
回路３３０及びディザ処理回路３５０から構成される。

【００３７】先ず、誤差拡散処理回路３３０におけるデ
ータ分離回路３３１は、上記第１データ変換回路３２か
ら供給された８ビットの変換画素データＨＤ_P中の下位
２ビット分を誤差データ、上位６ビット分を表示データ
として分離する。加算器３３２は、かかる誤差データと
しての変換画素データＨＤ_P中の下位２ビット分と、遅
延回路３３４からの遅延出力と、係数乗算器３３５の乗
算出力とを加算して得た加算値を遅延回路３３６に供給
する。遅延回路３３６は、加算器３３２から供給された
加算値を、画素データのクロック周期と同一の時間を有
する遅延時間Ｄだけ遅らせ、これを遅延加算信号ＡＤ₁
として上記係数乗算器３３５及び遅延回路３３７に夫々
供給する。

【００３８】係数乗算器３３５は、上記遅延加算信号Ａ
Ｄ₁に所定係数値Ｋ₁(例えば、"7/16")を乗算して得られ
た乗算結果を上記加算器３３２に供給する。遅延回路３
３７は、上記遅延加算信号ＡＤ₁を更に(１水平走査期間
−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを
遅延加算信号ＡＤ₂として遅延回路３３８に供給する。
遅延回路３３８は、かかる遅延加算信号ＡＤ₂を更に上
記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ₃
として係数乗算器３３９に供給する。又、遅延回路３３
８は、かかる遅延加算信号ＡＤ₂を更に上記遅延時間Ｄ
×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ
₄として係数乗算器３４０に供給する。更に、遅延回路
３３８は、かかる遅延加算信号ＡＤ₂を上記遅延時間Ｄ
×３なる時間分だけ遅延させたものを遅延加算信号ＡＤ
₅として係数乗算器３４１に供給する。

【００３９】係数乗算器３３９は、上記遅延加算信号Ａ
Ｄ₃に所定係数値Ｋ₂(例えば、"3/16")を乗算して得られ
た乗算結果を加算器３４２に供給する。係数乗算器３４
０は、上記遅延加算信号ＡＤ₄に所定係数値Ｋ₃(例え
ば、"5/16")を乗算して得られた乗算結果を加算器３４
２に供給する。係数乗算器３４１は、上記遅延加算信号
ＡＤ₅に所定係数値Ｋ₄(例えば、"1/16")を乗算して得ら
れた乗算結果を加算器３４２に供給する。

【００４０】加算器３４２は、上記係数乗算器３３９、
３４０及び３４１各々から供給された乗算結果を加算し
て得られた加算信号を上記遅延回路３３４に供給する。
遅延回路３３４は、かかる加算信号を上記遅延時間Ｄな
る時間分だけ遅延させて上記加算器３３２に供給する。
加算器３３２は、上記誤差データ(変換画素データＨＤ_P
中の下位２ビット分)と、遅延回路３３４からの遅延出
力と、係数乗算器３３５の乗算出力とを加算し、この
際、桁上げがない場合には論理レベル"０"、桁上げがあ
る場合には論理レベル"1"のキャリアウト信号Ｃ_Oを発生
して加算器３３３に供給する。

【００４１】加算器３３３は、上記表示データ(変換画
素データＨＤ_P中の上位６ビット分)に、上記キャリアウ
ト信号Ｃ_Oを加算したものを６ビットの誤差拡散処理画
素データＥＤとして出力する。以下に、かかる構成から
なる誤差拡散処理回路３３０の動作について説明する。

【００４２】例えば、図１５に示されるが如きＰＤＰ１
０の画素Ｇ(j,k)に対応した誤差拡散処理画素データＥ
Ｄを求める場合、先ず、かかる画素Ｇ(j,k)の左横の画
素Ｇ(j,k-1)、左斜め上の画素Ｇ(j-1,k-1)、真上の画素
Ｇ(j-1,k)、及び右斜め上の画素Ｇ(j-1,k+1)各々に対応
した各誤差データ、すなわち、画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号Ａ
Ｄ₁ 画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号
ＡＤ₃ 画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号Ａ
Ｄ₄ 画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号
ＡＤ₅ 各々を、上述した如き所定の係数値Ｋ₁〜Ｋ₄をもって重
み付け加算する。次に、この加算結果に、変換画素デー
タＨＤ_Pの下位２ビット分、すなわち画素Ｇ(j,k)に対応
した誤差データを加算し、この際得られた１ビット分の
キャリアウト信号Ｃ_Oを変換画素データＨＤ_P中の上位６
ビット分、すなわち画素Ｇ(j,k)に対応した表示データ
に加算したものを誤差拡散処理画素データＥＤとする。

【００４３】誤差拡散処理回路３３０は、かかる構成に
より、変換画素データＨＤ_P中の上位６ビット分を表示
データ、残りの下位２ビット分を誤差データとして捉
え、周辺画素｛Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、
Ｇ(j-1,k-1)｝各々での誤差データを重み付け加算した
ものを、上記表示データに反映させるようにしている。
この動作により、原画素｛Ｇ(j,k)｝における下位２ビ
ット分の輝度が上記周辺画素により擬似的に表現され、
それ故に８ビットよりも少ないビット数、すなわち６ビ
ット分の表示データにて、上記８ビット分の画素データ
と同等の輝度階調表現が可能になるのである。

【００４４】尚、この誤差拡散の係数値が各画素に対し
て一定に加算されていると、誤差拡散パターンによるノ
イズが視覚的に確認される場合があり画質を損なってし
まう。そこで、後述するディザ係数の場合と同様に４つ
の画素各々に割り当てるべき誤差拡散の係数Ｋ₁〜Ｋ₄を
１フィールド毎に変更するようにしても良い。ディザ処
理回路３５０は、かかる誤差拡散処理回路３３０から供
給された誤差拡散処理画素データＥＤにディザ処理を施
すことにより、６ビットの誤差拡散処理画素データＥＤ
と同等な輝度階調レベルを維持しつつもビット数を更に
４ビットに減らした多階調化処理画素データＤ_Sを生成
する。尚、かかるディザ処理では、隣接する複数個の画
素により１つの中間表示レベルを表現するものである。
例えば、８ビットの画素データの内の上位６ビットの画
素データを用いて８ビット相当の階調表示を行う場合、
左右、上下に互いに隣接する４つの画素を１組とし、こ
の１組の各画素に対応した画素データ各々に、互いに異
なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り
当てて加算する。かかるディザ処理によれば、４画素で
４つの異なる中間表示レベルの組み合わせが発生するこ
とになる。よって、例え画素データのビット数が６ビッ
トであっても、表現出来る輝度階調レベルは４倍、すな
わち、８ビット相当の中間調表示が可能となるのであ
る。

【００４５】しかしながら、ディザ係数ａ〜ｄなるディ
ザパターンが各画素に対して一定に加算されていると、
このディザパターンによるノイズが視覚的に確認される
場合があり画質を損なってしまう。そこで、ディザ処理
回路３５０においては、４つの画素各々に割り当てるべ
き上記ディザ係数ａ〜ｄを１フィールド毎に変更するよ
うにしている。

【００４６】図１６は、かかるディザ処理回路３５０の
内部構成を示す図である。図１６において、ディザ係数
発生回路３５２は、互いに隣接する４つの画素毎に４つ
のディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加
算器３５１に供給する。例えば、図１７に示されるよう
に、第ｊ行に対応した画素Ｇ(j,k)及び画素Ｇ(j,k+1)、
第(ｊ＋１)行に対応した画素Ｇ(j+1,k)及び画素Ｇ(j+1,
k+1)なる４つの画素各々に対応した４つのディザ係数
ａ、ｂ、ｃ、ｄを発生する。この際、ディザ係数発生回
路３５２は、これら４つの画素各々に割り当てるべき上
記ディザ係数ａ〜ｄを図１７に示されるように１フィー
ルド毎に変更して行く。

【００４７】すなわち、最初の第１フィールドにおいて
は、画素Ｇ(j,k) ：ディザ係数ａ画素Ｇ(j,k+1) ：ディザ係数ｂ画素Ｇ(j+1,k) ：ディザ係数ｃ画素Ｇ(j+1,k+1)：ディザ係数ｄ次の第２フィールドにおいては、画素Ｇ(j,k) ：ディザ係数ｂ画素Ｇ(j,k+1) ：ディザ係数ａ画素Ｇ(j+1,k) ：ディザ係数ｄ画素Ｇ(j+1,k+1)：ディザ係数ｃ次の第３フィールドにおいては、画素Ｇ(j,k) ：ディザ係数ｄ画素Ｇ(j,k+1) ：ディザ係数ｃ画素Ｇ(j+1,k) ：ディザ係数ｂ画素Ｇ(j+1,k+1)：ディザ係数ａそして、第４フィールドにおいては、画素Ｇ(j,k) ：ディザ係数ｃ画素Ｇ(j,k+1) ：ディザ係数ｄ画素Ｇ(j+1,k) ：ディザ係数ａ画素Ｇ(j+1,k+1)：ディザ係数ｂの如き割り当てにてディザ係数ａ〜ｄを循環して繰り返
し発生し、これを加算器３５１に供給する。ディザ係数
発生回路３５２は、上述した如き第１フィールド〜第４
フィールドの動作を繰り返し実行する。すなわち、かか
る第４フィールドでのディザ係数発生動作が終了した
ら、再び、上記第１フィールドの動作に戻って、前述し
た動作を繰り返すのである。

【００４８】加算器３５１は、上記誤差拡散処理回路３
３０から供給されてくる上記画素Ｇ(j,k)、画素Ｇ(j,k+
1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k+1)各々に対応し
た誤差拡散処理画素データＥＤ各々に、上述の如く各フ
ィールド毎に割り当てられたディザ係数ａ〜ｄを夫々加
算し、この際得られたディザ加算画素データを上位ビッ
ト抽出回路３５３に供給する。

【００４９】例えば、図１７に示される第１フィールド
においては、画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤ＋
ディザ係数ａ、画素Ｇ(j,k+1)に対応した誤差拡散処理画素データＥＤ
＋ディザ係数ｂ、画素Ｇ(j+1,k)に対応した誤差拡散処理画素データＥＤ
＋ディザ係数ｃ、画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素データＥ
Ｄ＋ディザ係数ｄの各々をディザ加算画素データとして
上位ビット抽出回路３５３に順次供給して行くのであ
る。

【００５０】上位ビット抽出回路３５３は、かかるディ
ザ加算画素データの上位４ビット分までを抽出し、これ
を多階調化画素データＤ_Sとして図７に示される第２デ
ータ変換回路３４に供給する。第２データ変換回路３４
は、かかる多階調化画素データＤ_Sを図１８に示される
が如き変換テーブルに従って、サブフィールドＳＦ１〜
ＳＦ１４各々に対応した第１〜第１４ビットからなる変
換画素データ(表示画素データ)ＨＤに変換する。尚、多
階調化画素データＤ_Sは、８ビット（２５６階調）の入
力画素データＤを第１データ変換（図１２及び図１３の
変換テーブル）にしたがって２２４／２２５にし、更
に、例えば誤差拡散処理及びディザ処理の如き多階調化
処理により、夫々２ビット分が圧縮されて、計４ビット
（１５階調）のデータに変換されたものである。

【００５１】ここで、変換画素データＨＤにおける第１
〜第１４ビットの内、論理レベル"１"のビットは、その
ビットに対応したサブフィールドＳＦでの画素データ書
込行程Ｗｃにおいて選択消去放電を実施させることを示
すものである。ここで、ＰＤＰ１０の各放電セルに対応
した上記変換画素データＨＤは、メモリ４を介してアド
レスドライバ６に供給される。この際、１放電セルに対
応した変換画素データＨＤの形態は、必ず図１８に示さ
れるが如き１５パターンの内のいずれか１となる。アド
レスドライバ６は、上記変換画素データＨＤ中の第１〜
第１４ビット各々をサブフィールドＳＦ１〜１４各々に
割り当て、そのビット論理が論理レベル"１"である場合
に限り、該当するサブフィールドでの画素データ書込行
程Ｗｃにおいて高電圧の画素データパルスを発生し、こ
れをＰＤＰ１０の列電極Ｄに印加する。これにより、上
記選択消去放電が生起されるのである。

【００５２】以上の如く、データ変換回路３０により８
ビットの画素データＤは１４ビットの変換画素データＨ
Ｄに変換されて、図１８に示されるが如き１５段階の階
調表示が実施されるようになるが、上述した如き多階調
化処理回路３３の動作により、実際の視覚上における階
調表現は２５６階調になる。以上の如く、図３〜図１８
に示される駆動方法では、先ず、１フィールド期間内に
おける先頭のサブフィールドにおいてのみで全ての放電
セルを発光セル(選択消去アドレス法を採用した場合)又
は非発光セル(選択書込アドレス法を採用した場合)の状
態に初期化する放電を生起させる。次に、いずれか１の
サブフィールドでの画素データ書込行程においてのみ
で、各放電セルを画素データに応じて非発光セル又は発
光セルに設定する。更に、各サブフィールドでの発光維
持行程では、上記発光セルのみをサブフィールドの重み
付けに対応した発光期間だけ発光させるようにしてい
る。かかる駆動方法によれば、選択消去アドレス法の場
合には、表示すべき輝度の増加につれて１フィールドの
先頭のサブフィールドから順に発光状態となり、一方、
選択消去アドレス法の場合には、表示すべき輝度の増加
につれて１フィールドの最後尾のサブフィールドから順
に発光状態となる。

【００５３】尚、上記実施例においては、１フィールド
期間内において実施する一斉リセット動作を１回とする
ことにより１５階調の中間調表現を行うものであるが、
かかる一斉リセット動作を２回実行することによりその
階調数を増やすことも可能である。図１９は、かかる点
に鑑みて為された発光駆動フォーマットを示す図であ
る。

【００５４】尚、図１９は、画素データ書込方法として
前述した如き選択消去アドレス法を採用した場合に適用
される発光駆動フォーマットを示すものである。これら
図１９に示される発光駆動フォーマットにおいても、１
フィールド期間をサブフィールドＳＦ１〜ＳＦ１４なる
１４個のサブフィールドに分割している。各サブフィー
ルドでは、画素データの書き込みを行って発光セル及び
非発光セルの設定を行う画素データ書込行程Ｗｃと、発
光セルに対してのみ発光状態を維持させる維持発光行程
Ｉｃとを実施する。この際、各維持発光行程Ｉｃでの発
光期間(発光回数)は、サブフィールドＳＦ１での発光期
間を"１"とした場合、ＳＦ１：１ＳＦ２：１ＳＦ３：１ＳＦ４：３ＳＦ５：３ＳＦ６：８ＳＦ７：１３ＳＦ８：１５ＳＦ９：２０ＳＦ10：２５ＳＦ11：３１ＳＦ12：３７ＳＦ13：４８ＳＦ14：５０に設定している。

【００５５】すなわち、各サブフィールドＳＦ１〜ＳＦ
１４の発光回数の比を非線形（すなわち、逆ガンマ比
率、Ｙ＝Ｘ^2.2）に成るように設定し、これにより入力
画素データＤの非線形特性（ガンマ特性）を補正するよ
うにしている。更に、これら各サブフィールドの内、先
頭のサブフィールドと、中間のサブフィールドとで一斉
リセット行程Ｒｃを実行する。

【００５６】つまり、図１９に示されるが如き、選択消
去アドレス法を採用した際の発光駆動では、サブフィー
ルドＳＦ１とＳＦ７とで一斉リセット行程Ｒｃを実行す
るのである。又、これら図１９に示されるように、１フ
ィールド期間の最後尾のサブフィールド、及び一斉リセ
ット行程Ｒｃを実行する直前のサブフィールドにおい
て、全ての放電セル内に残存している壁電荷を消滅せし
める消去行程Ｅを実行する。

【００５７】図１９に示した発光駆動フォーマットにお
いても走査パルスＳＰのパルス幅をサブフィールドＳＦ
１〜ＳＦ１４の順のうちの時間的に前に位置するサブフ
ィールドほど大きく設定すること、又は走査パルスＳＰ
のパルス電圧がサブフィールドＳＦ１〜ＳＦ１４の順の
うちの時間的に前に位置するサブフィールドほど大きく
なるように設定することが行なわれる。

【００５８】図２０及び図２１は、図１９に示される発
光駆動フォーマットに基づく発光駆動を行う際に、図７
に示される第１データ変換回路３２において用いられる
変換テーブルの一例を示す図である。第１データ変換回
路３２は、図２０及び図２１の変換テーブルに基づい
て、２５６階調（８ピット）の入力輝度調整画素データ
ＤＢＬを２２×１６／２５５（３５２／２５５）にした
９ビット（０〜３５２）の変換画素データＨＤ_pに変換
して多階調化処理回路３３に供給する。多階調化処理回
路３３では、上述と同様に例えば４ビット分の圧縮処理
を行い、５ビット（０〜２２）の多階調化画素データＤ
_sを出力する。

【００５９】この際、図７に示される第２データ変換回
路３４は、かかる５ビットの多階調化画素データＤ_Sを
図２２に示されるが如き変換テーブルに従って変換して
１４ビットの変換画素データ(表示画素データ)ＨＤを得
る。この際、図２２は、画素データ書込法として上記選
択消去アドレス法を採用した場合に用いられる第２デー
タ変換回路３４の変換テーブル及び発光駆動の全パター
ンを夫々示す図である。

【００６０】このように、図１９〜図２２に示されるが
如き駆動を実施すれば、図２２にも示されているよう
に、発光輝度比が、 {0、1、2、3、6、9、17、22、30、37、45、57、65、82、90、113、121、15
0、158、195、206、245、256｝なる２３段階の中間調表現が可能になる。

【００６１】以上の如く、図１９〜図２２に示されてい
る駆動方法では、１フィールド期間内におけるサブフィ
ールドを、互いに連続して配置された複数のサブフィー
ルドからなる２つのサブフィールド群に分けている。選
択消去アドレス法を採用した場合には、図１９に示され
るように、サブフィールドＳＦ１〜ＳＦ６からなるサブ
フィールド群と、ＳＦ７〜ＳＦ１４からなるサブフィー
ルド群とに分けている。この際、各サブフィールド群の
先頭のサブフィールドにおいてのみで夫々一斉リセット
行程Ｒｃを実行して、全ての放電セルを発光セルの状態
に初期化する放電を生起させる。ここで、各サブフィー
ルド群内において、いずれか１のサブフィールドの画素
データの書込み行程においてのみで、放電セルを画素デ
ータに応じて非発光セル又は発光セルに設定する。更
に、各サブフィールドでの発光維持行程において、上記
発光セルのみをサブフィールドの重み付けに対応した発
光期間だけ発光させるようにしている。従って、各サブ
フィールド群内において、一斉リセット動作、選択消去
動作は、各１回となる。かかる駆動方法によれば、選択
消去アドレス法の場合には、表示すべき輝度の増加につ
れて各サブフィールド群内における先頭のサブフィール
ドから順に発光状態となる。

【００６２】尚、前述した如き図１８及び図２２に示さ
れる発光駆動パターンでは、サブフィールドＳＦ１〜Ｓ
Ｆ１４の内のいずれか１の画素データ書込行程Ｗｃにお
いて、走査パルスＳＰと高電圧の画素データパルスとを
同時印加して、選択消去放電を生起させるようにしてい
る。しかしながら、放電セル内に残留する荷電粒子の量
が少ないと、これら走査パルスＳＰ及び高電圧の画素デ
ータパルスが同時に印加されても選択消去放電が正常に
生起されずに、放電セル内の壁電荷を消去できない場合
がある。この際、例えＡ／Ｄ変換後の画素データＤが低
輝度を示すデータであっても、最高輝度に対応した発光
が為されてしまい、画像品質を著しく低下させるという
問題が生じる。

【００６３】例えば、画素データ書込法として選択消去
アドレス法を採用した際に、変換画素データＨＤが、
［０１００００００００００００］である場合には、図
１８の黒丸にて示されるように、サブフィールドＳＦ２
においてのみで選択消去放電が実施され、この際、放電
セルは非発光セルに推移する。これにより、サブフィー
ルドＳＦ１〜ＳＦ１４の内のＳＦ１においてのみで維持
発光が実施されるはずである。ところが、かかるサブフ
ィールドＳＦ２での選択消去が失敗してかかる放電セル
内に壁電荷が残留したままとなると、サブフィールドＳ
Ｆ１のみならず、それ以降のサブフィールドＳＦ２〜Ｓ
Ｆ１４においても維持発光が実施され、結果として最高
輝度表示が為されてしまうのである。

【００６４】そこで、本発明においては、図２３〜図２
６に示されるが如き発光駆動パターンを採用することに
より、このような誤った発光動作を防止する。図２３〜
図２６は、このような誤った発光動作を防止すべく為さ
れた発光駆動パターン、及びこの発光駆動を実施する際
に第２データ変換回路３４で用いられる変換テーブルの
一例を示す図である。

【００６５】この際、図２３〜図２５では、１フィール
ド期間中に一斉リセット行程Ｒｃを１回だけ設けている
図３に示されるが如き発光駆動フォーマットに基づいて
実行される発光駆動の全パターン、並びにこの発光駆動
を実施するにあたり第２データ変換回路３４で用いられ
る変換テーブルの一例を夫々示している。尚、図２３〜
図２５は、図３に示されるが如き選択消去アドレス法を
採用した際の発光駆動フォーマットに基づいて実行され
る発光駆動のパターンを夫々示している。

【００６６】又、図２６では、１フィールド期間中に一
斉リセット行程Ｒｃを２回設けている図１９に示される
が如き発光駆動フォーマットに基づいて実行される発光
駆動の全パターン、並びにこの発光駆動を実施する際に
第２データ変換回路３４で用いられる変換テーブルの一
例を夫々示している。ここで、上述した如き図２３又は
図２６に示される発光駆動パターンでは、図中の黒丸に
示されるように、互いに連続した２つのサブフィールド
各々の画素データ書込行程Ｗｃにて、連続して選択消去
放電を実施するようにしている。

【００６７】かかる動作によれば、例え、１回目の選択
消去放電で放電セル内の壁電荷を正常に消滅させること
が出来なくても、２回目の選択消去放電により壁電荷の
消滅が正常に行われるので、前述した如き誤った維持発
光が防止される。尚、これら２回分の選択消去放電は、
互いに連続したサブフィールドで行う必要はない。要す
るに、１回目の選択消去放電が終了した後の、いずれか
のサブフィールドで２回目の選択消去放電を行うように
すれば良いのである。

【００６８】図２４は、かかる点に鑑みて為された発光
駆動パターン及び第２データ変換回路３４の変換テーブ
ルの一例を示す図である。図２４に示される一例におい
ては、図中の黒丸に示されるように、１回目の選択消去
放電の実施後、１サブフィールド置いてから２回目の選
択消去放電を行うようにしている。

【００６９】又、１フィールド期間内で実施する選択消
去放電の回数は、２回に限定されるものではない。図２
５は、かかる点に鑑みて為された発光駆動パターン及び
第２データ変換回路３４の変換テーブルの一例を示す図
である。尚、図２５に示される"＊"は、論理レベル"１"
又は"０"のいずれでも良いことを示し、三角印は、かか
る"＊"が論理レベル"１"である場合に限り選択消去放電
を行うことを示している。

【００７０】要するに、初回の選択消去放電では画素デ
ータの書込を失敗する恐れがあるので、それ以降に存在
するサブフィールドの内の少なくとも１つで、再度、選
択消去放電を行うことにより、画素データの書込を確実
にしているのである。

【００７１】

【発明の効果】以上詳述した如く、本発明のプラズマデ
ィスプレイの駆動方法においては、表示品質の向上を図
ることができる。

【図面の簡単な説明】

【図１】６４階調の中間調表示を実施する為の従来の発
光駆動フォーマットを示す図である。

【図２】本発明による駆動方法に従ってプラズマディス
プレイパネルを駆動するプラズマディスプレイ装置の概
略構成を示す図である。

【図３】選択消去アドレス法を採用した際の発光駆動フ
ォーマットを示す図である。

【図４】ＰＤＰ１０に印加される各種駆動パルスの印加
タイミングの一例を示す図である。

【図５】図３に示される発光駆動フォーマットに基づい
て実施される発光駆動のパターンの一例を示す図であ
る。

【図６】ＰＤＰ１０に印加される各種駆動パルスの印加
タイミングの他例を示す図である。

【図７】データ変換回路３０の内部構成を示す図であ
る。

【図８】ＡＢＬ回路３１の内部構成を示す図である。

【図９】データ変換回路３１２における変換特性を示す
図である。

【図１０】輝度モードと各サブフィールドの維持発光行
程にて実施される発光期間との対応関係を示す図であ
る。

【図１１】第１データ変換回路３２における変換特性を
示す図である。

【図１２】第１データ変換回路３２における変換テーブ
ルの一例を示す図である。

【図１３】第１データ変換回路３２における変換テーブ
ルの一例を示す図である。

【図１４】多階調化処理回路３３の内部構成を示す図で
ある。

【図１５】誤差拡散処理回路３３０の動作を説明する為
の図である。

【図１６】ディザ処理回路３５０の内部構成を示す図で
ある。

【図１７】ディザ処理回路３５０の動作を説明する為の
図である。

【図１８】図３に示される発光駆動フォーマットに基づ
いて実施される発光駆動の全パターン、及びこの発光駆
動を実施する際に第２データ変換回路３４で用いられる
変換テーブルの一例を示す図である。

【図１９】選択消去アドレス法を採用した際の発光駆動
フォーマットの他の一例を示す図である。

【図２０】図１９に示される発光駆動フォーマットに基
づいて発光駆動を行う際に第１データ変換回路３２にお
いて用いられる変換テーブルの一例を示す図である。

【図２１】図１９に示される発光駆動フォーマットに基
づいて発光駆動を行う際に第１データ変換回路３２にお
いて用いられる変換テーブルの一例を示す図である。

【図２２】図１９に示される発光駆動フォーマットに基
づいて実施される発光駆動の全パターン及びこの発光駆
動を実施する際に第２データ変換回路３４で用いられる
変換テーブルの一例を示す図である。

【図２３】本発明の駆動方法による発光駆動パターンを
示す図である。

【図２４】本発明の駆動方法による発光駆動パターンの
他の一例を示す図である。

【図２５】本発明の駆動方法による発光駆動パターンの
他の一例を示す図である。

【図２６】本発明の駆動方法による発光駆動パターンの
他の一例を示す図である。

【主要部分の符号の説明】

２駆動制御回路６アドレスドライバ７第１サスティンドライバ８第２サスティンドライバ１０ＰＤＰ３０データ変換回路３１ＡＢＬ回路３２第１データ変換回路３３多階調化処理回路３４第２データ変換回路 330 誤差拡散処理回路 350 ディザ処理回路

Claims

【特許請求の範囲】

【請求項１】走査ライン毎に配列された行電極対と前
記行電極対の各々に交叉して配列された複数の列電極と
を備え、前記走査ライン毎の前記行電極対と前記複数の
列電極との各交点にて１画素に対応した放電セルを形成
したプラズマディスプレイパネルに階調表示をなす駆動
方法であって、１フィールドの表示期間をＮ個のサブフィールドに分割
し、前記Ｎ個の前記サブフィールドの内の連続的に位置
するＭ個(２≦Ｍ≦Ｎ)のサブフィールドをサブフィール
ド群とし、前記サブフィールド群における先頭部の前記サブフィー
ルドにおいてのみで全ての前記放電セルを発光セルの状
態に初期化する放電を生起させるリセット行程と、前記１フィールド内のいずれか１のサブフィールドにお
いて前記放電セルを非発光セルに設定する放電を生起さ
せるために画素データパルスを前記列電極に印加しその
画素データパルスに同期して前記行電極対の一方に走査
パルスを順に印加する画素データ書込行程と、前記サブフィールド群内の各サブフィールドにおいて前
記発光セルのみを前記サブフィールドの重み付けに対応
した発光期間だけ発光させる放電を生起させる維持発光
行程と、を実行し、前記サブフィールド群内の各サブフィールドを各サブフ
ィールド内の前記走査パルスのパルス波形によって複数
の群に分割し、前記サブフィールド群内の先頭のサブフ
ィールドを少なくとも含む第１群に属するサブフィール
ド内の前記走査パルスのパルス幅及びパルス電圧の値の
少なくとも１つを、他の群に属するサブフィールド内の
前記走査パルスにおけるそれぞれの値に比して大となる
ように設定したことを特徴とするプラズマディスプレイ
パネルの駆動方法。
【請求項２】前記画素データ書込行程は前記サブフィ
ールド群内のいずれか１のサブフィールドと、その１の
サブフィールドより時間的に後の少なくとも１のサブフ
ィールドとにおいて同一動作で実行されることを特徴と
する請求項１記載のプラズマディスプレイパネルの駆動
方法。
【請求項３】前記画素データ書込行程は前記サブフィ
ールド群内のいずれか１のサブフィールドと、その１の
サブフィールドの時間的に直後のサブフィールドとにお
いて同一動作で実行されることを特徴とする請求項２記
載のプラズマディスプレイパネルの駆動方法。
【請求項４】前記サブフィールド群は前記Ｎ個のサブ
フィールドからなることを特徴とする請求項１記載のプ
ラズマディスプレイパネルの駆動方法。
【請求項５】前記サブフィールド群内の時間的に最後
に位置するサブフィールドにおいて前記維持発光行程の
実行後に、前記放電セルの全てを非発光セルに設定する
放電を生起させるために前記行電極各々の一方に消去パ
ルスを印加する行程を実行することを特徴とする請求項
１記載のプラズマディスプレイパネルの駆動方法。
【請求項６】前記リセット行程において前記放電セル
の全てに壁電荷を形成し、前記画素データ書込行程にお
いて前記画素データパルス及び前記走査パルスの印加に
より前記壁電荷を選択的に消去することを特徴とする請
求項１記載のプラズマディスプレイパネルの駆動方法。
【請求項７】前記サブフィールド群内の前記Ｎ個のサ
ブフィールドの先頭から連続したｎ(ｎは０〜Ｎ)個のサ
ブフィールド各々で前記発光セルを維持せしめることに
よりＮ＋１階調駆動を行なうことを特徴とする請求項４
記載のプラズマディスプレイパネルの駆動方法。