JP2000232006A - チップ型電子部品 - Google Patents

Abstract

(57)【要約】 【課題】 印加電圧の変化に対する応答遅れが小さく、
かつ静電容量の小さなサージ対策用のチップ型電子部品
を提供する。 【解決手段】 コンデンサ１とＳｉＣバリスタ５を一体
化させて素子本体９を形成し、さらにその両端面に形成
された外部電極１０によりコンデンサ１とＳｉＣバリス
タ５とを並列に接続する。ここで、ＳｉＣバリスタ材料
としては、比誘電率が１０〜３０のものを用い、バリス
タとコンデンサの合成容量が１００ｐＦ以下となるよう
にする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、チップ型電子部品
に関する。特に、バリスタとコンデンサとからなる、電
子機器等をサージから保護するサージ対策用のチップ型
電子部品に関する。

【０００２】

【従来の技術】近年において、半導体技術の発展は電子
機器の進歩に大きく貢献し、ＩＣやＬＳＩなどの半導体
素子の使用により、電子機器の小型化及び高性能化が著
しく進展した。しかしながら、半導体素子を含む電子回
路は、サージ（異常電圧）に対して弱く、半導体素子に
サージ電流が流れると、電子回路が破壊されることがあ
る。

【０００３】このようなサージから電子回路を保護する
ためには、以前からバリスタが幅広く用いられている。
バリスタは、電圧に対して電気抵抗が非線形的に変わる
素子で、半導体素子等と並列に接続されると、半導体素
子等に流れるサージを吸収する。つまり、半導体素子等
にバリスタ電圧（バリスタに１ｍＡの電流を流したとき
の電圧）以下の電圧が掛けられている通常の通電時にお
いては高い電気抵抗値を維持し、一方、サージが発生し
て半導体素子等にバリスタ電圧以上の異常電圧が加わる
と、電気抵抗値が急激に低下するバリスタの非直線性を
活かし、サージが発生した場合にはサージ電流をバリス
タへバイパスさせて吸収し、半導体素子等を保護してい
る。

【０００４】このようなサージ吸収用のバリスタとして
は、電圧に対する電気抵抗の非直線性が大きく、サージ
耐量（半導体素子等を破壊させることなく吸収できる最
大サージ電流値）が大きいことから、特にＺｎＯバリス
タが用いられている。また、最近では、積層構造を有す
る低電圧タイプのＺｎＯチップバリスタが実用化されて
おり、電子回路の表面高密度実装化と駆動電圧の低電圧
化に伴い、半導体素子等の静電気サージ対策用部品とし
てはＺｎＯチップバリスタが多用されている。

【０００５】しかしながら、ＺｎＯバリスタは応答速
度、すなわち急激な電圧の変化に対する電気抵抗の変化
の反応の速さが充分ではなく、立ち上がりの速いノイ
ズ、例えば周期が１０ｎｓ以下の短い波長のノイズに対
しては応答遅れが生じ、ノイズ除去効果が充分でなかっ
た。

【０００６】そこで、ＺｎＯバリスタとコンデンサを一
体化し並列接続することにより、バリスタの応答速度を
補償させるようにしたチップ型電子部品が提案されてい
る（特開平１０−１２５５５７号公報）。このチップ型
電子部品は、図８に示すように、ＺｎＯバリスタ２４及
びコンデンサ２１が積層された素子本体２７の両端面に
それぞれ外部電極２８を設けたものである。ＺｎＯバリ
スタ２４においては、バリスタ層２５が内部電極２６に
挟まれており、バリスタ層２５を挟む内部電極２６は素
子本体２７の両端面に交互に露出し、各内部電極２６の
露出端面が外部電極２８に電気的に接続されている。一
方、コンデンサ２１には、誘電体層２２が内部電極２３
に挟まれており、誘電体層２２を挟む内部電極２３は、
素子本体２７の両端面に交互に露出し、各内部電極２３
の露出端面が外部電極２８に電気的に接続されている。
この結果、図９の等価回路に表わしたように、ＺｎＯバ
リスタ２４とコンデンサ２１とは、外部電極２８を通じ
て電気的に並列接続されている。

【０００７】ＺｎＯバリスタ２４に並列に接続されたコ
ンデンサ２１は、ＺｎＯバリスタ２４単体では応答でき
ない立ち上がりの速いノイズが発生したとき、このノイ
ズを通過させることでノイズを吸収する働きがある。こ
のように、ＺｎＯバリスタ２４とコンデンサ２１を並列
に接続することで、ＺｎＯバリスタ２４の長所である電
気抵抗の電圧非直線性の高さとサージ耐量の大きさを維
持しながら、ＺｎＯバリスタ２４の短所であった立ち上
がりの速いノイズに対する応答の遅れを改善している。
また、このチップ型電子部品は、ＺｎＯバリスタ２４と
コンデンサ２１の２点の部品を一体化していることか
ら、電子機器のさらなる小型化やコストダウンにも貢献
していた。また、このチップ型電子部品はサージ機能を
備えたコンデンサとしても使用可能であった。

【０００８】

【発明が解決しようとする課題】しかし、バリスタはコ
ンデンサと同様な構造を有しており、しかもＺｎＯの
（みかけ）比誘電率は１００〜５００と大きいため、Ｚ
ｎＯバリスタは大きな静電容量を持っている。このＺｎ
Ｏバリスタにはコンデンサが並列接続されているため、
チップ型電子部品の静電容量はさらに大きな値となる。
このため高周波信号がサージ対策用のチップ型電子部品
を通って洩れ易くなり、高速信号が通過する信号ライン
には使用することができなかった。

【０００９】信号速度が高速化する今日においては、こ
のような技術的背景のもとで、応答遅れが小さく、かつ
静電容量の小さなサージ対策用のチップ型電子部品が求
められている。

【００１０】本発明は上述の技術的問題点を解決するた
めになされたものであり、その目的とするところは、印
加電圧の変化に対する応答遅れが小さく、かつ静電容量
の小さなチップ型電子部品を提供することにある。

【００１１】

【発明の開示】請求項１に記載のチップ型電子部品は、
バリスタとコンデンサを並列接続し一体化したチップ型
電子部品において、前記バリスタを構成するバリスタ材
料が、ＳｉＣを主成分とする低誘電率材料からなるもの
である。特に、バリスタ材料の比誘電率は１０以上３０
以下であることが望ましい（請求項２）。

【００１２】請求項１のチップ型電子部品で用いている
ＳｉＣバリスタは、ＺｎＯバリスタに比べて応答速度が
速いので、ＳｉＣバリスタと並列接続するコンデンサの
静電容量を小さくしても高速ノイズに対して応答遅れが
ないサージ対策部品を得ることができる。さらに、比誘
電率の小さなＳｉＣを主成分とするＳｉＣバリスタを用
いているので、バリスタ部分の静電容量も小さくするこ
とができる。従って、ＳｉＣバリスタとコンデンサのト
ータルの静電容量（合成静電容量）を小さくすることが
でき、高速信号ラインにも対応できるサージ対策部品と
して使用できる。

【００１３】請求項３の実施態様は、請求項１又は２に
記載のチップ型電子部品において、前記バリスタと前記
コンデンサの合成容量を１００ｐＦ以下にしたものであ
る。

【００１４】従来より用いられているＺｎＯバリスタを
用いたチップ型電子部品では、トータル静電容量は１０
０ｐＦよりも大きいが、ＳｉＣバリスタを用いたチップ
型電子部品ではトータル静電容量を１００ｐＦ以下にす
ることができ、高速信号ラインに適したサージ対策用部
品として用いることができるようになる。

【００１５】請求項４の実施態様は、請求項１、２又は
３に記載のチップ型電子部品において、前記バリスタと
前記コンデンサとを同時焼成によって積層一体化したも
のである。

【００１６】この実施態様では、バリスタとコンデンサ
を同時焼成しているので、バリスタとコンデンサを別々
に焼成する場合に比べて焼成工程を減らすことができ、
チップ型電子部品の製造工程を簡略にすることができ
る。

【００１７】また、請求項５の実施態様は、請求項１、
２又は３に記載のチップ型電子部品において、焼成され
た前記バリスタと焼成された前記コンデンサが接着によ
って一体化されたものである。

【００１８】この実施態様では、焼成されたバリスタと
焼成されたコンデンサを接着して一体化しているので、
バリスタとコンデンサを同時焼成する場合のようにチッ
プ型電子部品が焼成によって反ったり、歪を生じたりす
る恐れがない。

【００１９】

【発明の実施の形態】（第１の実施形態）図１は本発明
の一実施形態によるサージ対策用のチップ型電子部品の
構造を示す断面図である。このチップ型電子部品は、ガ
ラス被膜４で覆われたコンデンサ１の上に、ガラス被膜
８で覆われたＳｉＣバリスタ５を積み重ね、接着により
一体化させることで素子本体９を形成し、素子本体９の
両端面に外部電極１０を形成したものである。

【００２０】ＳｉＣバリスタ５は、比誘電率の小さなＳ
ｉＣ（比誘電率：１０〜３０）を主成分とするバリスタ
焼結体６の上面及び下面に対向電極７を形成したもので
あって、その両端面を除く領域がガラス被膜８により覆
われている。バリスタ焼結体６は、ＳｉＣ粉末にガラス
材料を添加した原料に有機バインダを加えて角板状に成
形した後、焼成することにより形成されている。対向電
極７は、印刷及び焼き付け、蒸着、スパッタリング等の
方法によってバリスタ焼結体６の上下両面に形成されて
いる。詳しくは、図２に示すように、一方の対向電極７
は、バリスタ焼結体６の一方の端面に届かない位置から
他方の端面まで形成されてＳｉＣバリスタ５の他方端面
に露出しており、他方の対向電極７は、バリスタ焼結体
６の他方の端面に届かない位置から一方の端面まで形成
されてＳｉＣバリスタ５の一方端面に露出している。対
向電極７の電極材料も、Ａｇ、Ａｇ／Ｐｄ、Ｐｔ等の導
電率の良好な金属材料であればよく、特に限定されるも
のではない。

【００２１】ここで、ＳｉＣバリスタ５のバリスタ電圧
は、バリスタ焼結体６の上下面間の厚みによって任意に
設定することができる。また、ＳｉＣバリスタ５の静電
容量は、対向電極７間の重なり面積によって任意に調整
することができる。

【００２２】コンデンサ１は、コンデンサ焼結体２の上
面及び下面に対向電極３を形成したものであって、その
両端面を除く領域がガラス被膜４により覆われている。
コンデンサ焼結体２は、例えばＢａＴｉＯ₃のような磁
器材料等の公知のコンデンサ材料に有機バインダを加え
て角板状に成形した後、焼成することによって形成され
ている。対向電極３は、印刷及び焼き付け、蒸着、スパ
ッタリング等の方法によってコンデンサ焼結体２の上下
両面に形成されている。詳しくは、図３に示すように、
一方の対向電極３は、コンデンサ焼結体２の一方の端面
に届かない位置から他方の端面まで形成されてコンデン
サ１の他方端面に露出しており、他方の対向電極３は、
コンデンサ焼結体２の他方の端面に届かない位置から一
方の端面まで形成されてコンデンサ１の一方端面に露出
している。対向電極３の電極材料は、Ａｇ、Ａｇ／Ｐ
ｄ、Ｐｔ等の導電率の良好な金属材料であればよく、特
に限定されるものではない。また、コンデンサ１の静電
容量は、コンデンサ焼結体２の上下面間の厚み（素子厚
み）、対向電極３どうしの重なり面積、コンデンサ焼結
体２に用いるコンデンサ材料及びその組成によって調整
することができる。

【００２３】ガラス被膜４で覆われたコンデンサ１とガ
ラス被膜８で覆われたＳｉＣバリスタ５を接着剤により
張り合わせ、積層一体化することによって素子本体９が
形成されている。素子本体９の両端面にはそれぞれ金属
キャップからなる外部電極１０を取り付け、高温はんだ
で外部電極１０を素子本体９に固定する。このとき同時
に、外部電極１０と各対向電極３、７が電気的に接続さ
れ、外部電極１０を通じてコンデンサ１とＳｉＣバリス
タ５が並列接続される。

【００２４】なお、コンデンサ１とＳｉＣバリスタ５と
を貼り合わせる接着剤としてはガラス被膜４、８と同様
のガラスを用いてもよいし、ガラス被膜４、８を再溶融
して接着することもできる。また、上記第１の実施形態
では、コンデンサ１およびＳｉＣバリスタ５のそれぞれ
の両面をガラス被膜４、８で覆ったものを貼り合わせた
例を示したが、これに代えて、コンデンサ１およびＳｉ
Ｃバリスタ５のそれぞれの片面をガラス被膜４、８で覆
った後、ガラス被覆されていない面同士をガラスで接着
することもできる。

【００２５】本発明のチップ型電子部品で用いているＳ
ｉＣバリスタ５は、ＺｎＯバリスタに比べて応答速度が
速いので、ＳｉＣバリスタ５と並列接続するコンデンサ
１の静電容量を小さくしても高速ノイズに対して応答遅
れがないサージ対策部品を得ることができる。さらに、
比誘電率の小さなＳｉＣを主成分とするＳｉＣバリスタ
５を用いているので、バリスタ部分の静電容量も小さく
することができる。従って、ＳｉＣバリスタ５とコンデ
ンサ１のトータルの静電容量（合成静電容量）を小さく
することができ、このチップ型電子部品を高速信号ライ
ンにも対応できるサージ対策部品として使用できるよう
になる。

【００２６】特に、ＳｉＣバリスタ５とコンデンサ１の
トータル静電容量が１００ｐＦ以下となるようにすれ
ば、優れたサージ対策用部品を得ることができる。従来
より用いられているＺｎＯバリスタを用いたチップ型電
子部品では、トータル静電容量は１００ｐＦよりも大き
く、１００ｐＦ以下にすることはできなかったが、Ｓｉ
Ｃバリスタを用いたチップ型電子部品ではトータル静電
容量を１００ｐＦ以下にすることができ、高速信号ライ
ンに適したサージ対策用部品として用いることができる
ようになる。

【００２７】また、このチップ型電子部品にあっては、
コンデンサ１及びＳｉＣバリスタ５の外部電極１０から
露出している領域をガラス被膜４，８で覆っているの
で、コンデンサ１及びＳｉＣバリスタ５を薬品や腐食性
ガス等から保護することができる。

【００２８】さらに、このチップ型電子部品では、コン
デンサ１とＳｉＣバリスタ５を接着剤によって接着して
いるので、コンデンサ１とＳｉＣバリスタ５を積層して
同時焼成する場合のように素子本体９に焼成時の反りや
歪が発生する恐れがない。また、所定の特性を有するコ
ンデンサ１とＳｉＣバリスタ５を選別した後に接着剤で
張合わせて一体化することができる。その結果、不良品
率を低下させることができる。

【００２９】（第２の実施形態）図４は本発明の別な実
施形態によるチップ型電子部品の構造を示す断面図であ
る。このチップ型電子部品は、ＳｉＣバリスタ用シート
１７とコンデンサ用シート１３を圧着させた積層体を焼
成することにより、ＳｉＣバリスタ１５とコンデンサ１
１を積層一体化したものである。以下、このチップ型電
子部品の構造を図５〜図７に従って製造方法とともに説
明する。

【００３０】まず、ＳｉＣ粉末にガラスを添加した原料
に有機バインダを加え、よく混練してスラリーにした
後、ドクターブレード法により数μｍ〜数１００μｍの
厚さのグリーンシートを得る。同様に、例えばＢａＴｉ
Ｏ₃のような磁器材料等のコンデンサ材料に有機バイン
ダを加え、よく混練してスラリーにした後、ドクターブ
レード法で数μｍ〜数１００μｍの厚さのグリーンシー
トを得る。ついで、各グリーンシートを所定の大きさに
切断し、ＳｉＣバリスタ用シート１７及びコンデンサ用
シート１３を得る。ＳｉＣバリスタ用シート１７の上面
には、図５に示すようなパターンで導電ペーストを印刷
して内部電極１８を形成する。また、コンデンサ用シー
ト１３の上面にも、図６に示すようなパターンで導電ペ
ーストを印刷して内部電極１４を形成する。内部電極用
の導電ペースト材料には、Ａｇ、Ｐｄ、Ａｇ／Ｐｄ、Ｐ
ｔ、Ｎｉ等を用いる。

【００３１】この後、図７に示すように、内部電極１４
が形成されていないコンデンサ用シート１３の上に内部
電極１４が形成された所定枚数のコンデンサ用シート１
３を積層し、その上に内部電極１４が形成されていない
コンデンサ用シート１３を積層してコンデンサ１１を構
成する。ここで、内部電極１４を有するコンデンサ用シ
ート１３は、内部電極１４の方向が交互に逆向きとなる
ように重ね、各層の内部電極１４をコンデンサ１１の両
端面に交互に露出させる。

【００３２】さらに、このコンデンサ１１の上に、内部
電極１８が形成されていないＳｉＣバリスタ用シート１
７の上に内部電極１８が形成された所定枚数のＳｉＣバ
リスタ用シート１７を積層し、その上に内部電極１８が
形成されていないＳｉＣバリスタ用シート１７を積層し
てコンデンサ１１の上にＳｉＣバリスタ１５を構成す
る。ここで、内部電極１８を有するＳｉＣバリスタ用シ
ート１７は、内部電極１８の方向が交互に逆向きとなる
ように重ね、各層の内部電極１８をＳｉＣバリスタ１５
の両端面に交互に露出させる。

【００３３】ついで、コンデンサ用シート１３とＳｉＣ
バリスタ用シート１７を圧着させた積層体を所定の温度
で焼成し、素子本体１９の焼結体を得る。そして、内部
電極１４、１８が露出した素子本体１９の両端面に導電
ペーストを塗布し、これを焼成して外部電極２０を形成
する。外部電極用の導電ペースト材料には、Ａｇ、Ｐ
ｄ、Ａｇ／Ｐｄ、Ａｇ／Ｐｔ等を用い、必要に応じてＮ
ｉ、Ｓｎ等でメッキ処理を行う。

【００３４】なお、シートを積層する順序に関しては、
図７のように、コンデンサ用シート１３を積層し、その
上にＳｉＣバリスタ用シート１７を積層するようにして
もよいが、ＳｉＣバリスタ用シート１７を積層し、その
上にコンデンサ用シート１３を積層するという順序であ
ってもよい。

【００３５】また、この実施形態では、ＳｉＣバリスタ
１５とコンデンサ１１を積層してから焼成しているの
で、素子本体１９の焼成体を得るために１回の焼成工程
で済み、製造工程が簡略化される。しかし、ＳｉＣバリ
スタ用シート１７の材料の熱収縮率と、コンデンサ用シ
ート１３の材料の熱収縮率の差が大きいと、焼成工程に
おいて素子本体１９に歪や反りが生ずる恐れがあるか
ら、コンデンサ用シート１３の材料の熱膨張率とＳｉＣ
バリスタ用シート１７の材料の熱収縮率はほぼ等しいこ
とが望ましい。

【００３６】さらに、ＳｉＣバリスタ１５とコンデンサ
１１の界面には、ＳｉＣバリスタ１５とコンデンサ１１
の中間の熱収縮率を有する絶縁材料、例えばＳｉＣバリ
スタ用材料とコンデンサ用材料を混合した材料にて中間
層（図示せず）を形成し、歪を緩和させるようにしても
よい。

【００３７】また、ＳｉＣバリスタ１５の上下にコンデ
ンサ１１を積層して（あるいは、その逆にコンデンサ１
１の上下にＳｉＣバリスタ１５を積層して）サンドイッ
チ構造としてもよい。上下で対称なサンドイッチ構造と
すれば、素子本体１９の焼成時に反りが発生しにくくな
る。

【００３８】このチップ型電子部品でも、比誘電率の小
さなＳｉＣを主成分とし、応答速度の速いＳｉＣバリス
タ１５を用いているので、バリスタ部分の静電容量を小
さくでき、ＳｉＣバリスタ１５と並列に接続するコンデ
ンサ１１の静電容量も小さくできる。従って、ＳｉＣバ
リスタ１５とコンデンサ１１のトータルの静電容量を小
さくすることができ、高速信号ラインにも対応できるサ
ージ対策部品として使用できる。

【００３９】特に、ＳｉＣバリスタ１５とコンデンサ１
１のトータル静電容量が１００ｐＦ以下となるようにす
れば、優れたサージ対策用部品を得ることができる。従
来より用いられているＺｎＯバリスタを用いたチップ型
電子部品では、トータル静電容量は１００ｐＦよりも大
きく、１００ｐＦ以下にすることはできなかったが、Ｓ
ｉＣバリスタを用いたチップ型電子部品ではトータル静
電容量を１００ｐＦ以下にすることができ、高速信号ラ
インに適したサージ対策用部品として用いることができ
るようになる。

【図面の簡単な説明】

【図１】本発明の一実施形態によるチップ型電子部品の
構造を示す断面図である。

【図２】図１のチップ型電子部品に用いられているＳｉ
Ｃバリスタの構造を示す斜視図である。

【図３】図１のチップ型電子部品に用いられているコン
デンサの構造を示す斜視図である。

【図４】本発明の別な実施形態によるチップ型電子部品
の構造を示す断面図である。

【図５】図４のチップ型電子部品に用いられている、内
部電極が形成されたＳｉＣバリスタ用シートを示す斜視
図である。

【図６】図４のチップ型電子部品に用いられている、内
部電極が形成されたコンデンサ用シートを示す斜視図で
ある。

【図７】図４のＳｉＣバリスタ用シート及びコンデンサ
用シートの積層順序を示す斜視図である。

【図８】従来のチップ型電子部品の構造を示す断面図で
ある。

【図９】図８のチップ型電子部品の等価回路図である。

【符号の説明】

１ コンデンサ ２ コンデンサ焼結体 ３、７ 対向電極 ５ ＳｉＣバリスタ ６ バリスタ焼結体 １０ 外部電極 １１ コンデンサ １３ コンデンサ用シート １４、１８ 内部電極 １７ ＳｉＣバリスタ用シート ２０ 外部電極

フロントページの続き (72)発明者 鹿間 隆 京都府長岡京市天神二丁目26番10号 株式 会社村田製作所内 Ｆターム(参考） 5E001 AB03 AE02 AE03 AF03 AF06 AH01 AH03 AJ03 5E034 CA07 CB01 CC14 DA02 DA07 DC01 DD04 DE07 5E082 AA01 AB03 BB10 BC10 DD04 EE04 EE05 EE11 EE23 EE35 EE37 FF05 FG06 FG26 FG46 GG10 HH43 PP01

Claims (5)

【特許請求の範囲】
1. 【請求項１】 バリスタとコンデンサを並列接続し一体
   化したチップ型電子部品において、 前記バリスタを構成するバリスタ材料が、ＳｉＣを主成
   分とする低誘電率材料からなることを特徴とするチップ
   型電子部品。
2. 【請求項２】 前記バリスタ材料の比誘電率が、１０以
   上３０以下であることを特徴とする、請求項１に記載の
   チップ型電子部品。
3. 【請求項３】 前記バリスタと前記コンデンサの合成容
   量が１００ｐＦ以下であることを特徴とする、請求項１
   または請求項２に記載のチップ型電子部品。
4. 【請求項４】 前記バリスタと前記コンデンサとが、同
   時焼成によって積層一体化されていることを特徴とす
   る、請求項１、２又は３に記載のチップ型電子部品。
5. 【請求項５】 焼成された前記バリスタと焼成された前
   記コンデンサが接着によって一体化されていることを特
   徴とする、請求項１、２又は３に記載のチップ型電子部
   品。