JP2000231362A - プラズマディスプレイパネルの駆動方法 - Google Patents
プラズマディスプレイパネルの駆動方法Info
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Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Abstract
(57)【要約】
【課題】 偽輪郭を抑制しつつも低消費電力にてコント
ラストの向上を図ることが出来るプラズマディスプレイ
パネルの駆動方法を提供することを目的とする。 【解決手段】 １フィールドの表示期間をＮ個のサブフ
ィールドに分割し、その内の連続配置されたＭ個(２≦
Ｍ≦Ｎ)のサブフィールドからなるサブフィールド群に
おける先頭部のサブフィールドにおいてのみで全ての放
電セルを発光セル又は非発光セルのいずれか一方の状態
に初期化する放電を生起し、上記サブフィールド群内の
いずれか１のサブフィールドにおいて上記放電セルを非
発光セル又は発光セルの一方に設定する放電を生起させ
る第１の画素データパルスを印加し、その後に存在する
サブフィールの内の少なくとも１において上記画素デー
タパルスと同一の第２の画素データパルスを印加して、
各サブフィールドにおいて上記発光セルのみをサブフィ
ールドの重み付けに対応した発光期間だけ発光させる。
ラストの向上を図ることが出来るプラズマディスプレイ
パネルの駆動方法を提供することを目的とする。 【解決手段】 １フィールドの表示期間をＮ個のサブフ
ィールドに分割し、その内の連続配置されたＭ個(２≦
Ｍ≦Ｎ)のサブフィールドからなるサブフィールド群に
おける先頭部のサブフィールドにおいてのみで全ての放
電セルを発光セル又は非発光セルのいずれか一方の状態
に初期化する放電を生起し、上記サブフィールド群内の
いずれか１のサブフィールドにおいて上記放電セルを非
発光セル又は発光セルの一方に設定する放電を生起させ
る第１の画素データパルスを印加し、その後に存在する
サブフィールの内の少なくとも１において上記画素デー
タパルスと同一の第２の画素データパルスを印加して、
各サブフィールドにおいて上記発光セルのみをサブフィ
ールドの重み付けに対応した発光期間だけ発光させる。
Description
【０００１】
【発明が属する技術分野】本発明は、マトリクス表示方
式のプラズマディスプレイパネル（以下、ＰＤＰと称す
る）の駆動方法に関する。
式のプラズマディスプレイパネル（以下、ＰＤＰと称す
る）の駆動方法に関する。
【０００２】
【従来の技術】かかるマトリクス表示方式のＰＤＰの一
つとしてＡＣ（交流放電）型のＰＤＰが知られている。
ＡＣ型のＰＤＰは、複数の列電極（アドレス電極）と、
これら列電極と直交して配列されておりかつ一対にて１
走査ラインを形成する複数の行電極対とを備えている。
これら各行電極対及び列電極は、放電空間に対して誘電
体層で被覆されており、行電極対と列電極との交点にて
１画素に対応した放電セルが形成される構造となってい
る。
つとしてＡＣ（交流放電）型のＰＤＰが知られている。
ＡＣ型のＰＤＰは、複数の列電極（アドレス電極）と、
これら列電極と直交して配列されておりかつ一対にて１
走査ラインを形成する複数の行電極対とを備えている。
これら各行電極対及び列電極は、放電空間に対して誘電
体層で被覆されており、行電極対と列電極との交点にて
１画素に対応した放電セルが形成される構造となってい
る。
【０００３】この際、ＰＤＰは放電現象を利用している
為、上記放電セルは、"発光"及び"非発光"の２つの状態
しかもたない。そこで、かかるＰＤＰにて中間調の輝度
表示を実現させるべく、サブフィールド法を用いる。サ
ブフィールド法では、１フィールド期間をＮ個のサブフ
ィールドに分割し、各サブフィールドに、画素データ
(Ｎビット)の各ビット桁の重み付けに対応した発光期間
(発光回数)を夫々割り当てて発光駆動を行う。
為、上記放電セルは、"発光"及び"非発光"の２つの状態
しかもたない。そこで、かかるＰＤＰにて中間調の輝度
表示を実現させるべく、サブフィールド法を用いる。サ
ブフィールド法では、１フィールド期間をＮ個のサブフ
ィールドに分割し、各サブフィールドに、画素データ
(Ｎビット)の各ビット桁の重み付けに対応した発光期間
(発光回数)を夫々割り当てて発光駆動を行う。
【０００４】例えば、図１に示されるように１フィール
ド期間を６個のサブフィールドＳＦ１〜ＳＦ６に分割し
た場合には、 ＳＦ１：１ ＳＦ２：２ ＳＦ３：４ ＳＦ４：８ ＳＦ５：１６ ＳＦ６：３２ なる発光期間比にて発光駆動を実施する。
ド期間を６個のサブフィールドＳＦ１〜ＳＦ６に分割し
た場合には、 ＳＦ１：１ ＳＦ２：２ ＳＦ３：４ ＳＦ４：８ ＳＦ５：１６ ＳＦ６：３２ なる発光期間比にて発光駆動を実施する。
【０００５】例えば、放電セルを輝度"３２"で発光させ
る場合には、サブフィールドＳＦ１〜ＳＦ６の内のＳＦ
６のみで発光を実施させ、輝度"３１"で発光させる場合
には、サブフィールドＳＦ６を除く他のサブフィールド
ＳＦ１〜ＳＦ５において発光を実施させるのである。こ
れにより、６４段階での中間調の輝度表現が可能とな
る。ここで、放電セルを上述の如く輝度"３２"で発光さ
せる場合と、輝度"３１"で発光させる場合とでは、１フ
ィールド期間内での発光駆動パターンが反転している。
つまり、１フィールド期間内において、輝度"３２"で発
光させるべき放電セルが発光している期間中は、輝度"
３１"で発光させるべき放電セルが非発光状態となり、
この輝度"３１"で発光させるべき放電セルが発光してい
る期間中は輝度"３２"で発光させるべき放電セルが非発
光状態となるのである。
る場合には、サブフィールドＳＦ１〜ＳＦ６の内のＳＦ
６のみで発光を実施させ、輝度"３１"で発光させる場合
には、サブフィールドＳＦ６を除く他のサブフィールド
ＳＦ１〜ＳＦ５において発光を実施させるのである。こ
れにより、６４段階での中間調の輝度表現が可能とな
る。ここで、放電セルを上述の如く輝度"３２"で発光さ
せる場合と、輝度"３１"で発光させる場合とでは、１フ
ィールド期間内での発光駆動パターンが反転している。
つまり、１フィールド期間内において、輝度"３２"で発
光させるべき放電セルが発光している期間中は、輝度"
３１"で発光させるべき放電セルが非発光状態となり、
この輝度"３１"で発光させるべき放電セルが発光してい
る期間中は輝度"３２"で発光させるべき放電セルが非発
光状態となるのである。
【０００６】よって、この輝度"３２"で発光させるべき
放電セルと、輝度"３１"で発光させるべき放電セルとが
互いに隣接する領域が存在すると、この領域内におい
て、偽輪郭が視覚される場合が生じる。つまり、輝度"
３２"で発光させるべき放電セルが非発光状態から発光
状態へと推移する直前に、輝度"３１"で発光させるべき
放電セルの方に視線を移すと、これら両放電セルの非発
光状態のみを連続して見ることになるので、両者の境界
上に暗い線が視覚されるようになる。従って、これが画
素データとは何等関係のない偽輪郭となって画面上に現
れてしまい、表示品質を低下させるのである。
放電セルと、輝度"３１"で発光させるべき放電セルとが
互いに隣接する領域が存在すると、この領域内におい
て、偽輪郭が視覚される場合が生じる。つまり、輝度"
３２"で発光させるべき放電セルが非発光状態から発光
状態へと推移する直前に、輝度"３１"で発光させるべき
放電セルの方に視線を移すと、これら両放電セルの非発
光状態のみを連続して見ることになるので、両者の境界
上に暗い線が視覚されるようになる。従って、これが画
素データとは何等関係のない偽輪郭となって画面上に現
れてしまい、表示品質を低下させるのである。
【０００７】又、上述した如く、ＰＤＰは放電現象を利
用している為、表示内容とは関係のない放電(発光を伴
う)をも実施しなければならず、画像のコントラストを
低下させてしまうという問題があった。更に、現在、か
かるＰＤＰを製品化するにあたり、低消費電力を実現す
ることが一般的な課題となっている。
用している為、表示内容とは関係のない放電(発光を伴
う)をも実施しなければならず、画像のコントラストを
低下させてしまうという問題があった。更に、現在、か
かるＰＤＰを製品化するにあたり、低消費電力を実現す
ることが一般的な課題となっている。
【０００８】
【発明が解決しようとする課題】本発明は、上記の問題
を解決するためになされたものであり、偽輪郭を抑制し
つつも低消費電力にてコントラストの向上を図ることが
出来るプラズマディスプレイパネルの駆動方法を提供す
ることを目的とする。
を解決するためになされたものであり、偽輪郭を抑制し
つつも低消費電力にてコントラストの向上を図ることが
出来るプラズマディスプレイパネルの駆動方法を提供す
ることを目的とする。
【０００９】
【課題を解決するための手段】本発明によるプラズマデ
ィスプレイパネルの駆動方法は、走査ライン毎に配列さ
れた複数の行電極と前記行電極に交叉して配列された複
数の列電極との各交点にて１画素に対応した放電セルを
形成しているプラズマディスプレイパネルの駆動方法で
あって、１フィールドの表示期間をＮ個のサブフィール
ドに分割し、前記Ｎ個の前記サブフィールドの内の連続
配置されたＭ個(２≦Ｍ≦Ｎ)のサブフィールドをサブフ
ィールド群とし、前記サブフィールド群における先頭部
の前記サブフィールドにおいてのみで全ての前記放電セ
ルを発光セル又は非発光セルのいずれか一方の状態に初
期化する放電を生起させるリセット行程と、前記サブフ
ィールド群内のいずれか１の前記サブフィールドにおい
て前記放電セルを前記非発光セル又は前記発光セルの一
方に設定する放電を生起させる第１の画素データパルス
を前記列電極に印加し、その後に存在する前記サブフィ
ールの内の少なくとも１において前記画素データパルス
と同一の第２の画素データパルスを前記列電極に印加す
る画素データ書込行程と、前記サブフィールドの各々に
おいて前記発光セルのみを前記サブフィールドの重み付
けに対応した発光期間だけ発光させる放電を生起させる
維持発光行程とを実行する。
ィスプレイパネルの駆動方法は、走査ライン毎に配列さ
れた複数の行電極と前記行電極に交叉して配列された複
数の列電極との各交点にて１画素に対応した放電セルを
形成しているプラズマディスプレイパネルの駆動方法で
あって、１フィールドの表示期間をＮ個のサブフィール
ドに分割し、前記Ｎ個の前記サブフィールドの内の連続
配置されたＭ個(２≦Ｍ≦Ｎ)のサブフィールドをサブフ
ィールド群とし、前記サブフィールド群における先頭部
の前記サブフィールドにおいてのみで全ての前記放電セ
ルを発光セル又は非発光セルのいずれか一方の状態に初
期化する放電を生起させるリセット行程と、前記サブフ
ィールド群内のいずれか１の前記サブフィールドにおい
て前記放電セルを前記非発光セル又は前記発光セルの一
方に設定する放電を生起させる第１の画素データパルス
を前記列電極に印加し、その後に存在する前記サブフィ
ールの内の少なくとも１において前記画素データパルス
と同一の第２の画素データパルスを前記列電極に印加す
る画素データ書込行程と、前記サブフィールドの各々に
おいて前記発光セルのみを前記サブフィールドの重み付
けに対応した発光期間だけ発光させる放電を生起させる
維持発光行程とを実行する。
【００１０】
【発明の実施の形態】以下、本発明の実施例を図を参照
しつつ説明する。図２は、本発明による駆動方法に基づ
いてプラズマディスプレイパネル（以下、ＰＤＰと称す
る）を発光駆動するプラズマディスプレイ装置の概略構
成を示す図である。
しつつ説明する。図２は、本発明による駆動方法に基づ
いてプラズマディスプレイパネル（以下、ＰＤＰと称す
る）を発光駆動するプラズマディスプレイ装置の概略構
成を示す図である。
【００１１】図２において、Ａ／Ｄ変換器１は、駆動制
御回路２から供給されるクロック信号に応じて、アナロ
グの入力映像信号をサンプリングしてこれを１画素毎に
例えば８ビットの画素データ(入力画素データ)Ｄに変換
し、これをデータ変換回路３０に供給する。駆動制御回
路２は、上記入力映像信号中の水平及び垂直同期信号に
同期して、上記Ａ／Ｄ変換器１に対するクロック信号、
及びメモリ４に対する書込・読出信号を発生する。更
に、駆動制御回路２は、かかる水平及び垂直同期信号に
同期して、アドレスドライバ６、第１サスティンドライ
バ７及び第２サスティンドライバ８各々を駆動制御すべ
き各種タイミング信号を発生する。
御回路２から供給されるクロック信号に応じて、アナロ
グの入力映像信号をサンプリングしてこれを１画素毎に
例えば８ビットの画素データ(入力画素データ)Ｄに変換
し、これをデータ変換回路３０に供給する。駆動制御回
路２は、上記入力映像信号中の水平及び垂直同期信号に
同期して、上記Ａ／Ｄ変換器１に対するクロック信号、
及びメモリ４に対する書込・読出信号を発生する。更
に、駆動制御回路２は、かかる水平及び垂直同期信号に
同期して、アドレスドライバ６、第１サスティンドライ
バ７及び第２サスティンドライバ８各々を駆動制御すべ
き各種タイミング信号を発生する。
【００１２】データ変換回路３０は、かかる８ビットの
画素データＤを、１４ビットの変換画素データ(表示画
素データ)ＨＤに変換し、これをメモリ４に供給する。
尚、かかるデータ変換回路３０の変換動作については、
後述する。メモリ４は、駆動制御回路２から供給されて
くる書込信号に従って上記変換画素データＨＤを順次書
き込む。かかる書込動作により１画面（ｎ行、ｍ列）分
の書き込みが終了すると、メモリ４は、この１画面分の
変換画素データＨＤ11-nmを、各ビット桁毎に分割して
読み出し、これを１行分毎に順次アドレスドライバ６に
供給する。
画素データＤを、１４ビットの変換画素データ(表示画
素データ)ＨＤに変換し、これをメモリ４に供給する。
尚、かかるデータ変換回路３０の変換動作については、
後述する。メモリ４は、駆動制御回路２から供給されて
くる書込信号に従って上記変換画素データＨＤを順次書
き込む。かかる書込動作により１画面（ｎ行、ｍ列）分
の書き込みが終了すると、メモリ４は、この１画面分の
変換画素データＨＤ11-nmを、各ビット桁毎に分割して
読み出し、これを１行分毎に順次アドレスドライバ６に
供給する。
【００１３】アドレスドライバ６は、駆動制御回路２か
ら供給されたタイミング信号に応じて、かかるメモリ４
から読み出された１行分の変換画素データビット各々の
論理レベルに対応した電圧を有するｍ個の画素データパ
ルスを発生し、これらをＰＤＰ１０の列電極Ｄ1〜Ｄmに
夫々印加する。ＰＤＰ１０は、アドレス電極としての上
記列電極Ｄ1〜Ｄmと、これら列電極と直交して配列され
ている行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えてい
る。ＰＤＰ１０では、これら行電極Ｘ及び行電極Ｙの一
対にて１行分に対応した行電極を形成している。すなわ
ち、ＰＤＰ１０における第１行目の行電極対は行電極Ｘ
1及びＹ1であり、第ｎ行目の行電極対は行電極Ｘn及び
Ｙnである。上記行電極対及び列電極は放電空間に対し
て誘電体層で被覆されており、各行電極対と列電極との
交点にて１画素に対応した放電セルが形成される構造と
なっている。
ら供給されたタイミング信号に応じて、かかるメモリ４
から読み出された１行分の変換画素データビット各々の
論理レベルに対応した電圧を有するｍ個の画素データパ
ルスを発生し、これらをＰＤＰ１０の列電極Ｄ1〜Ｄmに
夫々印加する。ＰＤＰ１０は、アドレス電極としての上
記列電極Ｄ1〜Ｄmと、これら列電極と直交して配列され
ている行電極Ｘ1〜Ｘn及び行電極Ｙ1〜Ｙnを備えてい
る。ＰＤＰ１０では、これら行電極Ｘ及び行電極Ｙの一
対にて１行分に対応した行電極を形成している。すなわ
ち、ＰＤＰ１０における第１行目の行電極対は行電極Ｘ
1及びＹ1であり、第ｎ行目の行電極対は行電極Ｘn及び
Ｙnである。上記行電極対及び列電極は放電空間に対し
て誘電体層で被覆されており、各行電極対と列電極との
交点にて１画素に対応した放電セルが形成される構造と
なっている。
【００１４】第１サスティンドライバ７及び第２サステ
ィンドライバ８各々は、駆動制御回路２から供給された
タイミング信号に応じて、以下に説明するが如き各種駆
動パルスを発生し、これらをＰＤＰ１０の行電極Ｘ1〜
Ｘn及びＹ1〜Ｙnに印加する。図３は、本発明による駆
動方法に基づく発光駆動フォーマットを示す図である。
又、図４は、かかる発光駆動フォーマットに従って上記
アドレスドライバ６、第１サスティンドライバ７及び第
２サスティンドライバ８各々がＰＤＰ１０の列電極Ｄ1
〜Ｄm、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する各種駆
動パルスの印加タイミングを示す図である。
ィンドライバ８各々は、駆動制御回路２から供給された
タイミング信号に応じて、以下に説明するが如き各種駆
動パルスを発生し、これらをＰＤＰ１０の行電極Ｘ1〜
Ｘn及びＹ1〜Ｙnに印加する。図３は、本発明による駆
動方法に基づく発光駆動フォーマットを示す図である。
又、図４は、かかる発光駆動フォーマットに従って上記
アドレスドライバ６、第１サスティンドライバ７及び第
２サスティンドライバ８各々がＰＤＰ１０の列電極Ｄ1
〜Ｄm、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加する各種駆
動パルスの印加タイミングを示す図である。
【００１５】図３及び図４に示される例では、１フィー
ルドの表示期間を、１４個のサブフィールドＳＦ１〜Ｓ
Ｆ１４に分割してＰＤＰ１０に対する駆動を行う。各サ
ブフィールド内では、ＰＤＰ１０の各放電セルに対して
画素データの書き込みを行って発光セル及び非発光セル
の設定を行う画素データ書込行程Ｗｃと、上記発光セル
のみを発光維持させる維持発光行程Ｉｃとを実施する。
又、先頭のサブフィールドＳＦ１のみで、ＰＤＰ１０の
全放電セルを初期化せしめる一斉リセット行程Ｒｃを実
行し、最後尾のサブフィールドＳＦ１４のみで、消去行
程Ｅを実行する。
ルドの表示期間を、１４個のサブフィールドＳＦ１〜Ｓ
Ｆ１４に分割してＰＤＰ１０に対する駆動を行う。各サ
ブフィールド内では、ＰＤＰ１０の各放電セルに対して
画素データの書き込みを行って発光セル及び非発光セル
の設定を行う画素データ書込行程Ｗｃと、上記発光セル
のみを発光維持させる維持発光行程Ｉｃとを実施する。
又、先頭のサブフィールドＳＦ１のみで、ＰＤＰ１０の
全放電セルを初期化せしめる一斉リセット行程Ｒｃを実
行し、最後尾のサブフィールドＳＦ１４のみで、消去行
程Ｅを実行する。
【００１６】ここで、上記一斉リセット行程Ｒｃでは、
第１サスティンドライバ７及び第２サスティンドライバ
８が、ＰＤＰ１０の行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に
対して図４に示されるが如きリセットパルスＲＰx及び
ＲＰYを同時に印加する。これにより、ＰＤＰ１０中の
全ての放電セルがリセット放電されて、各放電セル内に
は一様に所定の壁電荷が形成される。これにより、ＰＤ
Ｐ１０における全ての放電セルは、後述する維持発光行
程において発光状態が維持される発光セルになる。
第１サスティンドライバ７及び第２サスティンドライバ
８が、ＰＤＰ１０の行電極Ｘ1〜Ｘn及びＹ1〜Ｙn各々に
対して図４に示されるが如きリセットパルスＲＰx及び
ＲＰYを同時に印加する。これにより、ＰＤＰ１０中の
全ての放電セルがリセット放電されて、各放電セル内に
は一様に所定の壁電荷が形成される。これにより、ＰＤ
Ｐ１０における全ての放電セルは、後述する維持発光行
程において発光状態が維持される発光セルになる。
【００１７】各画素データ書込行程Ｗｃでは、アドレス
ドライバ６が、各行毎の画素データパルス群ＤＰ
１1-n、ＤＰ２1-n、ＤＰ３1-n、・・・・、ＤＰ１４1-nを図
４に示されるように、順次列電極Ｄ1〜Ｄmに印加して行
く。つまり、アドレスドライバ６は、サブフィールドＳ
Ｆ１内では、上記変換画素データＨＤ11-nm各々の第１
ビット目に基づいて生成した第１行〜第ｎ行各々に対応
した画素データパルス群ＤＰ１1-nを、図４に示される
が如く１行分毎に順次列電極Ｄ1〜Ｄmに印加して行く。
又、サブフィールドＳＦ２内では、上記変換画素データ
ＨＤ11-nm各々の第２ビット目に基づいて生成した画素
データパルス群ＤＰ２1-nを、図４に示されるが如く１
行分毎に順次列電極Ｄ1〜Ｄmに印加して行くのである。
この際、アドレスドライバ６は、変換画素データのビッ
ト論理が例えば論理レベル"１"である場合に限り高電圧
の画素データパルスを発生して列電極Ｄに印加する。第
２サスティンドライバ８は、各画素データパルス群ＤＰ
の印加タイミングと同一タイミングにて、図４に示され
るが如き走査パルスＳＰを発生してこれを行電極Ｙ1〜
Ｙnへと順次印加して行く。この際、走査パルスＳＰが
印加された"行"と、高電圧の画素データパルスが印加さ
れた"列"との交差部の放電セルにのみ放電（選択消去放
電）が生じ、その放電セル内に残存していた壁電荷が選
択的に消去される。かかる選択消去放電により、上記一
斉リセット行程Ｒｃにて発光セルの状態に初期化された
放電セルは、非発光セルに推移する。尚、上記高電圧の
画素データパルスが印加されなかった"列"に形成されて
いる放電セルには放電が生起されず、上記一斉リセット
行程Ｒｃにて初期化された状態、つまり発光セルの状態
を維持する。
ドライバ６が、各行毎の画素データパルス群ＤＰ
１1-n、ＤＰ２1-n、ＤＰ３1-n、・・・・、ＤＰ１４1-nを図
４に示されるように、順次列電極Ｄ1〜Ｄmに印加して行
く。つまり、アドレスドライバ６は、サブフィールドＳ
Ｆ１内では、上記変換画素データＨＤ11-nm各々の第１
ビット目に基づいて生成した第１行〜第ｎ行各々に対応
した画素データパルス群ＤＰ１1-nを、図４に示される
が如く１行分毎に順次列電極Ｄ1〜Ｄmに印加して行く。
又、サブフィールドＳＦ２内では、上記変換画素データ
ＨＤ11-nm各々の第２ビット目に基づいて生成した画素
データパルス群ＤＰ２1-nを、図４に示されるが如く１
行分毎に順次列電極Ｄ1〜Ｄmに印加して行くのである。
この際、アドレスドライバ６は、変換画素データのビッ
ト論理が例えば論理レベル"１"である場合に限り高電圧
の画素データパルスを発生して列電極Ｄに印加する。第
２サスティンドライバ８は、各画素データパルス群ＤＰ
の印加タイミングと同一タイミングにて、図４に示され
るが如き走査パルスＳＰを発生してこれを行電極Ｙ1〜
Ｙnへと順次印加して行く。この際、走査パルスＳＰが
印加された"行"と、高電圧の画素データパルスが印加さ
れた"列"との交差部の放電セルにのみ放電（選択消去放
電）が生じ、その放電セル内に残存していた壁電荷が選
択的に消去される。かかる選択消去放電により、上記一
斉リセット行程Ｒｃにて発光セルの状態に初期化された
放電セルは、非発光セルに推移する。尚、上記高電圧の
画素データパルスが印加されなかった"列"に形成されて
いる放電セルには放電が生起されず、上記一斉リセット
行程Ｒｃにて初期化された状態、つまり発光セルの状態
を維持する。
【００１８】すなわち、画素データ書込行程Ｗｃの実行
により、後述する維持発光行程において発光状態が維持
される発光セルと、消灯状態のままの非発光セルとが、
画素データに応じて択一的に設定され、いわゆる各放電
セルに対する画素データの書き込みが為されるのであ
る。又、各維持発光行程Ｉｃでは、第１サスティンドラ
イバ７及び第２サスティンドライバ８が、行電極Ｘ1〜
Ｘn及びＹ1〜Ｙnに対して図４に示されるように交互に
維持パルスＩＰX及びＩＰYを印加する。この際、上記画
素データ書込行程Ｗｃによって壁電荷が残留したままと
なっている放電セル、すなわち発光セルは、かかる維持
パルスＩＰX及びＩＰYが交互に印加されている期間中、
放電発光を繰り返しその発光状態を維持する。尚、かか
る維持発光行程Ｉｃにおいて実施される発光の維持期間
は、図３に示されるように各サブフィールド毎に異な
る。
により、後述する維持発光行程において発光状態が維持
される発光セルと、消灯状態のままの非発光セルとが、
画素データに応じて択一的に設定され、いわゆる各放電
セルに対する画素データの書き込みが為されるのであ
る。又、各維持発光行程Ｉｃでは、第１サスティンドラ
イバ７及び第２サスティンドライバ８が、行電極Ｘ1〜
Ｘn及びＹ1〜Ｙnに対して図４に示されるように交互に
維持パルスＩＰX及びＩＰYを印加する。この際、上記画
素データ書込行程Ｗｃによって壁電荷が残留したままと
なっている放電セル、すなわち発光セルは、かかる維持
パルスＩＰX及びＩＰYが交互に印加されている期間中、
放電発光を繰り返しその発光状態を維持する。尚、かか
る維持発光行程Ｉｃにおいて実施される発光の維持期間
は、図３に示されるように各サブフィールド毎に異な
る。
【００１９】すなわち、サブフィールドＳＦ１での維持
発光行程Ｉｃにおける発光期間を"１"とした場合、 ＳＦ１：１ ＳＦ２：３ ＳＦ３：５ ＳＦ４：８ ＳＦ５：１０ ＳＦ６：１３ ＳＦ７：１６ ＳＦ８：１９ ＳＦ９：２２ ＳＦ10：２５ ＳＦ11：２８ ＳＦ12：３２ ＳＦ13：３５ ＳＦ14：３９ に設定している。
発光行程Ｉｃにおける発光期間を"１"とした場合、 ＳＦ１：１ ＳＦ２：３ ＳＦ３：５ ＳＦ４：８ ＳＦ５：１０ ＳＦ６：１３ ＳＦ７：１６ ＳＦ８：１９ ＳＦ９：２２ ＳＦ10：２５ ＳＦ11：２８ ＳＦ12：３２ ＳＦ13：３５ ＳＦ14：３９ に設定している。
【００２０】すなわち、各サブフィールドＳＦ１〜ＳＦ
１４の発光回数の比を非線形（すなわち、逆ガンマ比
率、Ｙ＝Ｘ2.2） に成るように設定し、これにより入力
画素データＤの非線形特性（ガンマ特性）を補正するよ
うにしている。又、図４に示されるように、最後尾のサ
ブフィールドでの消去行程Ｅにおいて、アドレスドライ
バ６は、消去パルスＡＰを発生してこれを列電極Ｄ1-m
の各々に印加する。第２サスティンドライバ８は、かか
る消去パルスＡＰの印加タイミングと同時に消去パルス
ＥＰを発生してこれを行電極Ｙ1〜Ｙn各々に印加する。
これら消去パルスＡＰ及びＥＰの同時印加により、ＰＤ
Ｐ１０における全放電セル内において消去放電が生起さ
れ、全ての放電セル内に残存している壁電荷が消滅す
る。すなわち、かかる消去放電により、ＰＤＰ１０にお
ける全ての放電セルが非発光セルとなるのである。
１４の発光回数の比を非線形（すなわち、逆ガンマ比
率、Ｙ＝Ｘ2.2） に成るように設定し、これにより入力
画素データＤの非線形特性（ガンマ特性）を補正するよ
うにしている。又、図４に示されるように、最後尾のサ
ブフィールドでの消去行程Ｅにおいて、アドレスドライ
バ６は、消去パルスＡＰを発生してこれを列電極Ｄ1-m
の各々に印加する。第２サスティンドライバ８は、かか
る消去パルスＡＰの印加タイミングと同時に消去パルス
ＥＰを発生してこれを行電極Ｙ1〜Ｙn各々に印加する。
これら消去パルスＡＰ及びＥＰの同時印加により、ＰＤ
Ｐ１０における全放電セル内において消去放電が生起さ
れ、全ての放電セル内に残存している壁電荷が消滅す
る。すなわち、かかる消去放電により、ＰＤＰ１０にお
ける全ての放電セルが非発光セルとなるのである。
【００２１】図５は、図３及び図４に示されるが如き発
光駆動フォーマットに基づいて実施される発光駆動の全
パターンを示す図である。図５に示されるように、サブ
フィールドＳＦ１〜ＳＦ１４の内の１つのサブフィール
ドでの画素データ書込行程Ｗｃにおいてのみで、各放電
セルに対して選択消去放電を実施する(黒丸にて示す)。
すなわち、一斉リセット行程Ｒｃの実行によってＰＤＰ
１０の全放電セル内に形成された壁電荷は、上記選択消
去放電が実施されるまでの間残留し、その間に存在する
サブフィールドＳＦ各々での維持発光行程Ｉｃにおいて
放電発光を促す(白丸にて示す)。つまり、各放電セル
は、１フィールド期間内において上記選択消去放電が為
されるまでの間、発光セルとなり、その間に存在するサ
ブフィールド各々での維持発光行程Ｉｃにおいて、図３
に示されるが如き発光期間比にて発光を継続するのであ
る。
光駆動フォーマットに基づいて実施される発光駆動の全
パターンを示す図である。図５に示されるように、サブ
フィールドＳＦ１〜ＳＦ１４の内の１つのサブフィール
ドでの画素データ書込行程Ｗｃにおいてのみで、各放電
セルに対して選択消去放電を実施する(黒丸にて示す)。
すなわち、一斉リセット行程Ｒｃの実行によってＰＤＰ
１０の全放電セル内に形成された壁電荷は、上記選択消
去放電が実施されるまでの間残留し、その間に存在する
サブフィールドＳＦ各々での維持発光行程Ｉｃにおいて
放電発光を促す(白丸にて示す)。つまり、各放電セル
は、１フィールド期間内において上記選択消去放電が為
されるまでの間、発光セルとなり、その間に存在するサ
ブフィールド各々での維持発光行程Ｉｃにおいて、図３
に示されるが如き発光期間比にて発光を継続するのであ
る。
【００２２】この際、図５に示されるように、各放電セ
ルが発光セルから非発光セルへと推移する回数は、１フ
ィールド期間内において必ず１回以下となるようにして
いる。すなわち、１フィールド期間内において一旦、非
発光セルに設定した放電セルを再び発光セルに復帰させ
るような発光駆動パターンを禁止したのである。よっ
て、画像表示に関与していないにも拘わらず強い発光を
伴う上記一斉リセット動作を図３及び図４に示されるが
如く、１フィールド期間内において１回だけ実施してお
けば良いので、コントラストの低下を抑えることが出来
る。
ルが発光セルから非発光セルへと推移する回数は、１フ
ィールド期間内において必ず１回以下となるようにして
いる。すなわち、１フィールド期間内において一旦、非
発光セルに設定した放電セルを再び発光セルに復帰させ
るような発光駆動パターンを禁止したのである。よっ
て、画像表示に関与していないにも拘わらず強い発光を
伴う上記一斉リセット動作を図３及び図４に示されるが
如く、１フィールド期間内において１回だけ実施してお
けば良いので、コントラストの低下を抑えることが出来
る。
【００２３】又、１フィールド期間内において実施する
選択消去放電は、図５の黒丸にて示されるが如く最高で
も１回なので、その消費電力を抑えることが可能となる
のである。更に、図５に示されるように、１フィールド
期間内において発光状態にある期間と、非発光状態とな
る期間とが互いに反転するような発光パターンは存在し
ないので、偽輪郭を抑制出来る。
選択消去放電は、図５の黒丸にて示されるが如く最高で
も１回なので、その消費電力を抑えることが可能となる
のである。更に、図５に示されるように、１フィールド
期間内において発光状態にある期間と、非発光状態とな
る期間とが互いに反転するような発光パターンは存在し
ないので、偽輪郭を抑制出来る。
【００２４】ここで、かかる図５に示されるが如き発光
駆動パターンによれば、発光輝度比が、 ｛0、1、4、9、17、27、40、56、75、97、122、150、182、217、256｝ なる１５段階の中間調表現が可能になる。ところが、上
記Ａ／Ｄ変換器１から供給される画素データＤは、８ビ
ット、すなわち、２５６段階の中間調を表現しているも
のである。
駆動パターンによれば、発光輝度比が、 ｛0、1、4、9、17、27、40、56、75、97、122、150、182、217、256｝ なる１５段階の中間調表現が可能になる。ところが、上
記Ａ／Ｄ変換器１から供給される画素データＤは、８ビ
ット、すなわち、２５６段階の中間調を表現しているも
のである。
【００２５】そこで、上記１５段階の階調駆動によって
も擬似的に２５６段階の中間調表示を実施させるべく、
図２に示されるデータ変換回路３０によってデータ変換
を行うのである。図６は、かかるデータ変換回路３０の
内部構成を示す図である。図６において、ＡＢＬ(自動
輝度制御)回路３１は、ＰＤＰ１０の画面上に表示され
る画像の平均輝度が所定の輝度範囲内に収まるように、
Ａ／Ｄ変換器１から順次供給されてくる各画素毎の画素
データＤに対して輝度レベルの調整を行い、この際得ら
れた輝度調整画素データＤBLを第１データ変換回路３２
に供給する。
も擬似的に２５６段階の中間調表示を実施させるべく、
図２に示されるデータ変換回路３０によってデータ変換
を行うのである。図６は、かかるデータ変換回路３０の
内部構成を示す図である。図６において、ＡＢＬ(自動
輝度制御)回路３１は、ＰＤＰ１０の画面上に表示され
る画像の平均輝度が所定の輝度範囲内に収まるように、
Ａ／Ｄ変換器１から順次供給されてくる各画素毎の画素
データＤに対して輝度レベルの調整を行い、この際得ら
れた輝度調整画素データＤBLを第１データ変換回路３２
に供給する。
【００２６】かかる輝度レベルの調整は、上述の如くサ
ブフィールドの発光回数の比を非線形に設定して逆ガン
マ補正を行う前に行われる。よって、ＡＢＬ回路３１
は、画素データ（入力画素データ）Ｄに逆ガンマ補正を
施し、この際得られた逆ガンマ変換画素データの平均輝
度に応じて上記画素データＤの輝度レベルを自動調整す
るように構成されている。これにより、輝度調整による
表示品質の劣化を防止するのである。
ブフィールドの発光回数の比を非線形に設定して逆ガン
マ補正を行う前に行われる。よって、ＡＢＬ回路３１
は、画素データ（入力画素データ）Ｄに逆ガンマ補正を
施し、この際得られた逆ガンマ変換画素データの平均輝
度に応じて上記画素データＤの輝度レベルを自動調整す
るように構成されている。これにより、輝度調整による
表示品質の劣化を防止するのである。
【００２７】図７は、かかるＡＢＬ回路３１の内部構成
を示す図である。図７において、レベル調整回路３１０
は、後述する平均輝度検出回路３１１によって求められ
た平均輝度に応じて画素データＤのレベルを調整して得
られた輝度調整画素データＤBLを出力する。データ変換
回路３１２は、かかる輝度調整画素データＤBLを図８に
示されるが如き非線形特性からなる逆ガンマ特性(Y=X
2.2）にて変換したものを逆ガンマ変換画素データＤｒ
として平均輝度レベル検出回路３１１に供給する。すな
わち、データ変換回路３１２にて、輝度調整画素データ
ＤBLに対して逆ガンマ補正を施すことにより、ガンマ補
正の解除された元の映像信号に対応した画素データ（逆
ガンマ変換画素データＤｒ）を復元するのである。平均
輝度検出回路３１１は、各サブフィールドでの発光期間
を指定する例えば図９に示されるが如き輝度モード１〜
４の中から、上述の如く求めた平均輝度に応じた輝度に
てＰＤＰ１０を発光駆動し得る輝度モードを選択し、こ
の選択した輝度モードを示す輝度モード信号ＬＣを駆動
制御回路２に供給する。この際、駆動制御回路２は、図
３に示されるサブフィールドＳＦ１〜ＳＦ１４各々の維
持発光行程Ｉｃにおいて発光維持する期間、すなわち、
各維持発光行程Ｉｃ内において印加される維持パルスの
数を、図９に示されるが如き輝度モード信号ＬＣにて指
定されたモードに従って設定する。すなわち、図３に示
されている各サブフィールドでの発光期間は、輝度モー
ド１が設定された際における発光期間を示すものであ
り、仮に輝度モード２が設定された場合には、 ＳＦ１：２ ＳＦ２：６ ＳＦ３：１０ ＳＦ４：１６ ＳＦ５：２０ ＳＦ６：２６ ＳＦ７：３２ ＳＦ８：３８ ＳＦ９：４４ ＳＦ10：５０ ＳＦ11：５６ ＳＦ12：６４ ＳＦ13：７０ ＳＦ14：７８ なる発光期間にて各サブフィールドでの発光駆動が実施
される。
を示す図である。図７において、レベル調整回路３１０
は、後述する平均輝度検出回路３１１によって求められ
た平均輝度に応じて画素データＤのレベルを調整して得
られた輝度調整画素データＤBLを出力する。データ変換
回路３１２は、かかる輝度調整画素データＤBLを図８に
示されるが如き非線形特性からなる逆ガンマ特性(Y=X
2.2）にて変換したものを逆ガンマ変換画素データＤｒ
として平均輝度レベル検出回路３１１に供給する。すな
わち、データ変換回路３１２にて、輝度調整画素データ
ＤBLに対して逆ガンマ補正を施すことにより、ガンマ補
正の解除された元の映像信号に対応した画素データ（逆
ガンマ変換画素データＤｒ）を復元するのである。平均
輝度検出回路３１１は、各サブフィールドでの発光期間
を指定する例えば図９に示されるが如き輝度モード１〜
４の中から、上述の如く求めた平均輝度に応じた輝度に
てＰＤＰ１０を発光駆動し得る輝度モードを選択し、こ
の選択した輝度モードを示す輝度モード信号ＬＣを駆動
制御回路２に供給する。この際、駆動制御回路２は、図
３に示されるサブフィールドＳＦ１〜ＳＦ１４各々の維
持発光行程Ｉｃにおいて発光維持する期間、すなわち、
各維持発光行程Ｉｃ内において印加される維持パルスの
数を、図９に示されるが如き輝度モード信号ＬＣにて指
定されたモードに従って設定する。すなわち、図３に示
されている各サブフィールドでの発光期間は、輝度モー
ド１が設定された際における発光期間を示すものであ
り、仮に輝度モード２が設定された場合には、 ＳＦ１：２ ＳＦ２：６ ＳＦ３：１０ ＳＦ４：１６ ＳＦ５：２０ ＳＦ６：２６ ＳＦ７：３２ ＳＦ８：３８ ＳＦ９：４４ ＳＦ10：５０ ＳＦ11：５６ ＳＦ12：６４ ＳＦ13：７０ ＳＦ14：７８ なる発光期間にて各サブフィールドでの発光駆動が実施
される。
【００２８】尚、かかる発光駆動においても、各サブフ
ィールドＳＦ１〜ＳＦ１４各々での発光回数の比が非線
形(すなわち、逆ガンマ比率、Ｙ＝Ｘ2.2)に設定されて
おり、これにより入力画素データＤの非線形特性（ガン
マ特性）が補正される。又、平均輝度検出回路３１１
は、かかる逆ガンマ変換画素データＤｒからその平均輝
度を求めて上記レベル調整回路３１０に供給する。
ィールドＳＦ１〜ＳＦ１４各々での発光回数の比が非線
形(すなわち、逆ガンマ比率、Ｙ＝Ｘ2.2)に設定されて
おり、これにより入力画素データＤの非線形特性（ガン
マ特性）が補正される。又、平均輝度検出回路３１１
は、かかる逆ガンマ変換画素データＤｒからその平均輝
度を求めて上記レベル調整回路３１０に供給する。
【００２９】図６における第１データ変換回路３２は、
図１０に示されるが如き変換特性に基づいて２５６階調
（８ビット）の輝度調整画素データＤBLを１４×１６／
２５５（２２４／２５５）にした８ビット（０〜２２
４）の変換画素データＨＤpに変換して多階調処理回路
３３に供給する。具体的には、８ビット（０〜２５５）
の輝度調整画素データＤBLがかかる変換特性に基づく図
１１及び図１２に示されるが如き変換テーブルに従って
変換される。すなわち、この変換特性は、入力画素デー
タのビット数 、多階調化による圧縮ビット数及び表示
階調数に応じて設定される。このように、後述する多階
調化処理回路３３の前段に第１データ変換回路３２を設
けて、表示階調数、多階調化による圧縮ビット数に合わ
せた変換を施し、これにより輝度調整画素データＤBLを
上位ビット群（多階調化画素データに対応）と下位ビッ
ト群（切り捨てられるデータ：誤差データ）をビット境
界で切り分け、この信号に基づいて多階調化処理を行う
ようになっている。これにより、多階調化処理による輝
度飽和の発生及び表示階調がビット境界にない場合に生
じる表示特性の平坦部の発生（すなわち、階調歪みの発
生）を防止することができる。
図１０に示されるが如き変換特性に基づいて２５６階調
（８ビット）の輝度調整画素データＤBLを１４×１６／
２５５（２２４／２５５）にした８ビット（０〜２２
４）の変換画素データＨＤpに変換して多階調処理回路
３３に供給する。具体的には、８ビット（０〜２５５）
の輝度調整画素データＤBLがかかる変換特性に基づく図
１１及び図１２に示されるが如き変換テーブルに従って
変換される。すなわち、この変換特性は、入力画素デー
タのビット数 、多階調化による圧縮ビット数及び表示
階調数に応じて設定される。このように、後述する多階
調化処理回路３３の前段に第１データ変換回路３２を設
けて、表示階調数、多階調化による圧縮ビット数に合わ
せた変換を施し、これにより輝度調整画素データＤBLを
上位ビット群（多階調化画素データに対応）と下位ビッ
ト群（切り捨てられるデータ：誤差データ）をビット境
界で切り分け、この信号に基づいて多階調化処理を行う
ようになっている。これにより、多階調化処理による輝
度飽和の発生及び表示階調がビット境界にない場合に生
じる表示特性の平坦部の発生（すなわち、階調歪みの発
生）を防止することができる。
【００３０】尚、下位ビット群は切り捨てられるので階
調数が減少することになるが、その階調数の減少分は、
以下に説明する多階調処理回路３３の動作により擬似的
に得られるようにしている。図１３は、かかる多階調処
理回路３３の内部構成を示す図である。図１３に示され
るが如く、多階調処理回路３３は、誤差拡散処理回路３
３０及びディザ処理回路３５０から構成される。
調数が減少することになるが、その階調数の減少分は、
以下に説明する多階調処理回路３３の動作により擬似的
に得られるようにしている。図１３は、かかる多階調処
理回路３３の内部構成を示す図である。図１３に示され
るが如く、多階調処理回路３３は、誤差拡散処理回路３
３０及びディザ処理回路３５０から構成される。
【００３１】先ず、誤差拡散処理回路３３０におけるデ
ータ分離回路３３１は、上記第１データ変換回路３２か
ら供給された８ビットの変換画素データＨＤP中の下位
２ビット分を誤差データ、上位６ビット分を表示データ
として分離する。加算器３３２は、かかる誤差データと
しての変換画素データＨＤP中の下位２ビット分と、遅
延回路３３４からの遅延出力と、係数乗算器３３５の乗
算出力とを加算して得た加算値を遅延回路３３６に供給
する。遅延回路３３６は、加算器３３２から供給された
加算値を、画素データのクロック周期と同一の時間を有
する遅延時間Ｄだけ遅らせ、これを遅延加算信号ＡＤ1
として上記係数乗算器３３５及び遅延回路３３７に夫々
供給する。
ータ分離回路３３１は、上記第１データ変換回路３２か
ら供給された８ビットの変換画素データＨＤP中の下位
２ビット分を誤差データ、上位６ビット分を表示データ
として分離する。加算器３３２は、かかる誤差データと
しての変換画素データＨＤP中の下位２ビット分と、遅
延回路３３４からの遅延出力と、係数乗算器３３５の乗
算出力とを加算して得た加算値を遅延回路３３６に供給
する。遅延回路３３６は、加算器３３２から供給された
加算値を、画素データのクロック周期と同一の時間を有
する遅延時間Ｄだけ遅らせ、これを遅延加算信号ＡＤ1
として上記係数乗算器３３５及び遅延回路３３７に夫々
供給する。
【００３２】係数乗算器３３５は、上記遅延加算信号Ａ
Ｄ1に所定係数値Ｋ1(例えば、"7/16")を乗算して得られ
た乗算結果を上記加算器３３２に供給する。遅延回路３
３７は、上記遅延加算信号ＡＤ1を更に(１水平走査期間
−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを
遅延加算信号ＡＤ2として遅延回路３３８に供給する。
遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上
記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ3
として係数乗算器３３９に供給する。又、遅延回路３３
８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄ
×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ
4として係数乗算器３４０に供給する。更に、遅延回路
３３８は、かかる遅延加算信号ＡＤ2を上記遅延時間Ｄ
×３なる時間分だけ遅延させたものを遅延加算信号ＡＤ
5として係数乗算器３４１に供給する。
Ｄ1に所定係数値Ｋ1(例えば、"7/16")を乗算して得られ
た乗算結果を上記加算器３３２に供給する。遅延回路３
３７は、上記遅延加算信号ＡＤ1を更に(１水平走査期間
−上記遅延時間Ｄ×４）なる時間だけ遅延させたものを
遅延加算信号ＡＤ2として遅延回路３３８に供給する。
遅延回路３３８は、かかる遅延加算信号ＡＤ2を更に上
記遅延時間Ｄだけ遅延させたものを遅延加算信号ＡＤ3
として係数乗算器３３９に供給する。又、遅延回路３３
８は、かかる遅延加算信号ＡＤ2を更に上記遅延時間Ｄ
×２なる時間分だけ遅延させたものを遅延加算信号ＡＤ
4として係数乗算器３４０に供給する。更に、遅延回路
３３８は、かかる遅延加算信号ＡＤ2を上記遅延時間Ｄ
×３なる時間分だけ遅延させたものを遅延加算信号ＡＤ
5として係数乗算器３４１に供給する。
【００３３】係数乗算器３３９は、上記遅延加算信号Ａ
Ｄ3に所定係数値Ｋ2(例えば、"3/16")を乗算して得られ
た乗算結果を加算器３４２に供給する。係数乗算器３４
０は、上記遅延加算信号ＡＤ4に所定係数値Ｋ3(例え
ば、"5/16")を乗算して得られた乗算結果を加算器３４
２に供給する。係数乗算器３４１は、上記遅延加算信号
ＡＤ5に所定係数値Ｋ4(例えば、"1/16")を乗算して得ら
れた乗算結果を加算器３４２に供給する。
Ｄ3に所定係数値Ｋ2(例えば、"3/16")を乗算して得られ
た乗算結果を加算器３４２に供給する。係数乗算器３４
０は、上記遅延加算信号ＡＤ4に所定係数値Ｋ3(例え
ば、"5/16")を乗算して得られた乗算結果を加算器３４
２に供給する。係数乗算器３４１は、上記遅延加算信号
ＡＤ5に所定係数値Ｋ4(例えば、"1/16")を乗算して得ら
れた乗算結果を加算器３４２に供給する。
【００３４】加算器３４２は、上記係数乗算器３３９、
３４０及び３４１各々から供給された乗算結果を加算し
て得られた加算信号を上記遅延回路３３４に供給する。
遅延回路３３４は、かかる加算信号を上記遅延時間Ｄな
る時間分だけ遅延させて上記加算器３３２に供給する。
加算器３３２は、上記誤差データ(変換画素データＨＤP
中の下位２ビット分)と、遅延回路３３４からの遅延出
力と、係数乗算器３３５の乗算出力とを加算し、この
際、桁上げがない場合には論理レベル"０"、桁上げがあ
る場合には論理レベル"1"のキャリアウト信号ＣOを発生
して加算器３３３に供給する。
３４０及び３４１各々から供給された乗算結果を加算し
て得られた加算信号を上記遅延回路３３４に供給する。
遅延回路３３４は、かかる加算信号を上記遅延時間Ｄな
る時間分だけ遅延させて上記加算器３３２に供給する。
加算器３３２は、上記誤差データ(変換画素データＨＤP
中の下位２ビット分)と、遅延回路３３４からの遅延出
力と、係数乗算器３３５の乗算出力とを加算し、この
際、桁上げがない場合には論理レベル"０"、桁上げがあ
る場合には論理レベル"1"のキャリアウト信号ＣOを発生
して加算器３３３に供給する。
【００３５】加算器３３３は、上記表示データ(変換画
素データＨＤP中の上位６ビット分)に、上記キャリアウ
ト信号ＣOを加算したものを６ビットの誤差拡散処理画
素データＥＤとして出力する。以下に、かかる構成から
なる誤差拡散処理回路３３０の動作について説明する。
素データＨＤP中の上位６ビット分)に、上記キャリアウ
ト信号ＣOを加算したものを６ビットの誤差拡散処理画
素データＥＤとして出力する。以下に、かかる構成から
なる誤差拡散処理回路３３０の動作について説明する。
【００３６】例えば、図１４に示されるが如きＰＤＰ１
０の画素Ｇ(j,k)に対応した誤差拡散処理画素データＥ
Ｄを求める場合、先ず、かかる画素Ｇ(j,k)の左横の画
素Ｇ(j,k-1)、左斜め上の画素Ｇ(j-1,k-1)、真上の画素
Ｇ(j-1,k)、及び右斜め上の画素Ｇ(j-1,k+1)各々に対応
した各誤差データ、すなわち、 画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号Ａ
Ｄ1 画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号
ＡＤ3 画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号Ａ
Ｄ4 画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号
ＡＤ5 各々を、上述した如き所定の係数値Ｋ1〜Ｋ4をもって重
み付け加算する。次に、この加算結果に、変換画素デー
タＨＤPの下位２ビット分、すなわち画素Ｇ(j,k)に対応
した誤差データを加算し、この際得られた１ビット分の
キャリアウト信号ＣOを変換画素データＨＤP中の上位６
ビット分、すなわち画素Ｇ(j,k)に対応した表示データ
に加算したものを誤差拡散処理画素データＥＤとする。
０の画素Ｇ(j,k)に対応した誤差拡散処理画素データＥ
Ｄを求める場合、先ず、かかる画素Ｇ(j,k)の左横の画
素Ｇ(j,k-1)、左斜め上の画素Ｇ(j-1,k-1)、真上の画素
Ｇ(j-1,k)、及び右斜め上の画素Ｇ(j-1,k+1)各々に対応
した各誤差データ、すなわち、 画素Ｇ(j,k-1)に対応した誤差データ：遅延加算信号Ａ
Ｄ1 画素Ｇ(j-1,k+1)に対応した誤差データ：遅延加算信号
ＡＤ3 画素Ｇ(j-1,k)に対応した誤差データ：遅延加算信号Ａ
Ｄ4 画素Ｇ(j-1,k-1)に対応した誤差データ：遅延加算信号
ＡＤ5 各々を、上述した如き所定の係数値Ｋ1〜Ｋ4をもって重
み付け加算する。次に、この加算結果に、変換画素デー
タＨＤPの下位２ビット分、すなわち画素Ｇ(j,k)に対応
した誤差データを加算し、この際得られた１ビット分の
キャリアウト信号ＣOを変換画素データＨＤP中の上位６
ビット分、すなわち画素Ｇ(j,k)に対応した表示データ
に加算したものを誤差拡散処理画素データＥＤとする。
【００３７】誤差拡散処理回路３３０は、かかる構成に
より、変換画素データＨＤP中の上位６ビット分を表示
データ、残りの下位２ビット分を誤差データとして捉
え、周辺画素｛Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、
Ｇ(j-1,k-1)｝各々での誤差データを重み付け加算した
ものを、上記表示データに反映させるようにしている。
この動作により、原画素｛Ｇ(j,k)｝における下位２ビ
ット分の輝度が上記周辺画素により擬似的に表現され、
それ故に８ビットよりも少ないビット数、すなわち６ビ
ット分の表示データにて、上記８ビット分の画素データ
と同等の輝度階調表現が可能になるのである。
より、変換画素データＨＤP中の上位６ビット分を表示
データ、残りの下位２ビット分を誤差データとして捉
え、周辺画素｛Ｇ(j,k-1)、Ｇ(j-1,k+1)、Ｇ(j-1,k)、
Ｇ(j-1,k-1)｝各々での誤差データを重み付け加算した
ものを、上記表示データに反映させるようにしている。
この動作により、原画素｛Ｇ(j,k)｝における下位２ビ
ット分の輝度が上記周辺画素により擬似的に表現され、
それ故に８ビットよりも少ないビット数、すなわち６ビ
ット分の表示データにて、上記８ビット分の画素データ
と同等の輝度階調表現が可能になるのである。
【００３８】尚、この誤差拡散の係数値が各画素に対し
て一定に加算されていると、誤差拡散パターンによるノ
イズが視覚的に確認される場合があり画質を損なってし
まう。そこで、後述するディザ係数の場合と同様に４つ
の画素各々に割り当てるべき誤差拡散の係数Ｋ1〜Ｋ4を
１フィールド毎に変更するようにしても良い。ディザ処
理回路３５０は、かかる誤差拡散処理回路３３０から供
給された誤差拡散処理画素データＥＤにディザ処理を施
すことにより、６ビットの誤差拡散処理画素データＥＤ
と同等な輝度階調レベルを維持しつつもビット数を更に
４ビットに減らした多階調化処理画素データＤSを生成
する。尚、かかるディザ処理では、隣接する複数個の画
素により１つの中間表示レベルを表現するものである。
例えば、８ビットの画素データの内の上位６ビットの画
素データを用いて８ビット相当の階調表示を行う場合、
左右、上下に互いに隣接する４つの画素を１組とし、こ
の１組の各画素に対応した画素データ各々に、互いに異
なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り
当てて加算する。かかるディザ処理によれば、４画素で
４つの異なる中間表示レベルの組み合わせが発生するこ
とになる。よって、例え画素データのビット数が６ビッ
トであっても、表現出来る輝度階調レベルは４倍、すな
わち、８ビット相当の中間調表示が可能となるのであ
る。
て一定に加算されていると、誤差拡散パターンによるノ
イズが視覚的に確認される場合があり画質を損なってし
まう。そこで、後述するディザ係数の場合と同様に４つ
の画素各々に割り当てるべき誤差拡散の係数Ｋ1〜Ｋ4を
１フィールド毎に変更するようにしても良い。ディザ処
理回路３５０は、かかる誤差拡散処理回路３３０から供
給された誤差拡散処理画素データＥＤにディザ処理を施
すことにより、６ビットの誤差拡散処理画素データＥＤ
と同等な輝度階調レベルを維持しつつもビット数を更に
４ビットに減らした多階調化処理画素データＤSを生成
する。尚、かかるディザ処理では、隣接する複数個の画
素により１つの中間表示レベルを表現するものである。
例えば、８ビットの画素データの内の上位６ビットの画
素データを用いて８ビット相当の階調表示を行う場合、
左右、上下に互いに隣接する４つの画素を１組とし、こ
の１組の各画素に対応した画素データ各々に、互いに異
なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り
当てて加算する。かかるディザ処理によれば、４画素で
４つの異なる中間表示レベルの組み合わせが発生するこ
とになる。よって、例え画素データのビット数が６ビッ
トであっても、表現出来る輝度階調レベルは４倍、すな
わち、８ビット相当の中間調表示が可能となるのであ
る。
【００３９】しかしながら、ディザ係数ａ〜ｄなるディ
ザパターンが各画素に対して一定に加算されていると、
このディザパターンによるノイズが視覚的に確認される
場合があり画質を損なってしまう。そこで、ディザ処理
回路３５０においては、４つの画素各々に割り当てるべ
き上記ディザ係数ａ〜ｄを１フィールド毎に変更するよ
うにしている。
ザパターンが各画素に対して一定に加算されていると、
このディザパターンによるノイズが視覚的に確認される
場合があり画質を損なってしまう。そこで、ディザ処理
回路３５０においては、４つの画素各々に割り当てるべ
き上記ディザ係数ａ〜ｄを１フィールド毎に変更するよ
うにしている。
【００４０】図１５は、かかるディザ処理回路３５０の
内部構成を示す図である。図１５において、ディザ係数
発生回路３５２は、互いに隣接する４つの画素毎に４つ
のディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加
算器３５１に供給する。例えば、図１６に示されるよう
に、第ｊ行に対応した画素Ｇ(j,k)及び画素Ｇ(j,k+1)、
第(j+1)行に対応した画素Ｇ(j+1,k)及び画素Ｇ(j+1,k+
1)なる４つの画素各々に対応した４つのディザ係数ａ、
ｂ、ｃ、ｄを発生する。この際、ディザ係数発生回路３
５２は、これら４つの画素各々に割り当てるべき上記デ
ィザ係数ａ〜ｄを図１６に示されるように１フィールド
毎に変更して行く。
内部構成を示す図である。図１５において、ディザ係数
発生回路３５２は、互いに隣接する４つの画素毎に４つ
のディザ係数ａ、ｂ、ｃ、ｄを発生してこれらを順次加
算器３５１に供給する。例えば、図１６に示されるよう
に、第ｊ行に対応した画素Ｇ(j,k)及び画素Ｇ(j,k+1)、
第(j+1)行に対応した画素Ｇ(j+1,k)及び画素Ｇ(j+1,k+
1)なる４つの画素各々に対応した４つのディザ係数ａ、
ｂ、ｃ、ｄを発生する。この際、ディザ係数発生回路３
５２は、これら４つの画素各々に割り当てるべき上記デ
ィザ係数ａ〜ｄを図１６に示されるように１フィールド
毎に変更して行く。
【００４１】すなわち、最初の第１フィールドにおいて
は、 画素Ｇ(j,k) ：ディザ係数ａ 画素Ｇ(j,k+1) ：ディザ係数ｂ 画素Ｇ(j+1,k) ：ディザ係数ｃ 画素Ｇ(j+1,k+1)：ディザ係数ｄ 次の第２フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｂ 画素Ｇ(j,k+1) ：ディザ係数ａ 画素Ｇ(j+1,k) ：ディザ係数ｄ 画素Ｇ(j+1,k+1)：ディザ係数ｃ 次の第３フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｄ 画素Ｇ(j,k+1) ：ディザ係数ｃ 画素Ｇ(j+1,k) ：ディザ係数ｂ 画素Ｇ(j+1,k+1)：ディザ係数ａ そして、第４フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｃ 画素Ｇ(j,k+1) ：ディザ係数ｄ 画素Ｇ(j+1,k) ：ディザ係数ａ 画素Ｇ(j+1,k+1)：ディザ係数ｂ の如き割り当てにてディザ係数ａ〜ｄを循環して繰り返
し発生し、これを加算器３５１に供給する。ディザ係数
発生回路３５２は、上述した如き第１フィールド〜第４
フィールドの動作を繰り返し実行する。すなわち、かか
る第４フィールドでのディザ係数発生動作が終了した
ら、再び、上記第１フィールドの動作に戻って、前述し
た動作を繰り返すのである。
は、 画素Ｇ(j,k) ：ディザ係数ａ 画素Ｇ(j,k+1) ：ディザ係数ｂ 画素Ｇ(j+1,k) ：ディザ係数ｃ 画素Ｇ(j+1,k+1)：ディザ係数ｄ 次の第２フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｂ 画素Ｇ(j,k+1) ：ディザ係数ａ 画素Ｇ(j+1,k) ：ディザ係数ｄ 画素Ｇ(j+1,k+1)：ディザ係数ｃ 次の第３フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｄ 画素Ｇ(j,k+1) ：ディザ係数ｃ 画素Ｇ(j+1,k) ：ディザ係数ｂ 画素Ｇ(j+1,k+1)：ディザ係数ａ そして、第４フィールドにおいては、 画素Ｇ(j,k) ：ディザ係数ｃ 画素Ｇ(j,k+1) ：ディザ係数ｄ 画素Ｇ(j+1,k) ：ディザ係数ａ 画素Ｇ(j+1,k+1)：ディザ係数ｂ の如き割り当てにてディザ係数ａ〜ｄを循環して繰り返
し発生し、これを加算器３５１に供給する。ディザ係数
発生回路３５２は、上述した如き第１フィールド〜第４
フィールドの動作を繰り返し実行する。すなわち、かか
る第４フィールドでのディザ係数発生動作が終了した
ら、再び、上記第１フィールドの動作に戻って、前述し
た動作を繰り返すのである。
【００４２】加算器３５１は、上記誤差拡散処理回路３
３０から供給されてくる上記画素Ｇ(j,k)、画素Ｇ(j,k+
1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k+1)各々に対応し
た誤差拡散処理画素データＥＤ各々に、上述の如く各フ
ィールド毎に割り当てられたディザ係数ａ〜ｄを夫々加
算し、この際得られたディザ加算画素データを上位ビッ
ト抽出回路３５３に供給する。
３０から供給されてくる上記画素Ｇ(j,k)、画素Ｇ(j,k+
1)、画素Ｇ(j+1,k)、及び画素Ｇ(j+1,k+1)各々に対応し
た誤差拡散処理画素データＥＤ各々に、上述の如く各フ
ィールド毎に割り当てられたディザ係数ａ〜ｄを夫々加
算し、この際得られたディザ加算画素データを上位ビッ
ト抽出回路３５３に供給する。
【００４３】例えば、図１６に示される第１フィールド
においては、 画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤ＋
ディザ係数ａ、 画素Ｇ(j,k+1)に対応した誤差拡散処理画素データＥＤ
＋ディザ係数ｂ、 画素Ｇ(j+1,k)に対応した誤差拡散処理画素データＥＤ
＋ディザ係数ｃ、 画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素データＥ
Ｄ＋ディザ係数ｄ の各々をディザ加算画素データとして上位ビット抽出回
路３５３に順次供給して行くのである。
においては、 画素Ｇ(j,k)に対応した誤差拡散処理画素データＥＤ＋
ディザ係数ａ、 画素Ｇ(j,k+1)に対応した誤差拡散処理画素データＥＤ
＋ディザ係数ｂ、 画素Ｇ(j+1,k)に対応した誤差拡散処理画素データＥＤ
＋ディザ係数ｃ、 画素Ｇ(j+1,k+1)に対応した誤差拡散処理画素データＥ
Ｄ＋ディザ係数ｄ の各々をディザ加算画素データとして上位ビット抽出回
路３５３に順次供給して行くのである。
【００４４】上位ビット抽出回路３５３は、かかるディ
ザ加算画素データの上位４ビット分までを抽出し、これ
を多階調化画素データＤSとして図６に示される第２デ
ータ変換回路３４に供給する。第２データ変換回路３４
は、かかる多階調化画素データＤSを図１７に示される
が如き変換テーブルに従って、サブフィールドＳＦ１〜
ＳＦ１４各々に対応した第１〜第１４ビットからなる変
換画素データ(表示画素データ)ＨＤに変換する。尚、多
階調化画素データＤSは、８ビット（２５６階調）の入
力画素データＤを第１データ変換（図１１及び図１２の
変換テーブル）にしたがって２２４／２２５にし、更
に、例えば誤差拡散処理及びディザ処理の如き多階調化
処理により、夫々２ビット分が圧縮されて、計４ビット
（１５階調）のデータに変換されたものである。
ザ加算画素データの上位４ビット分までを抽出し、これ
を多階調化画素データＤSとして図６に示される第２デ
ータ変換回路３４に供給する。第２データ変換回路３４
は、かかる多階調化画素データＤSを図１７に示される
が如き変換テーブルに従って、サブフィールドＳＦ１〜
ＳＦ１４各々に対応した第１〜第１４ビットからなる変
換画素データ(表示画素データ)ＨＤに変換する。尚、多
階調化画素データＤSは、８ビット（２５６階調）の入
力画素データＤを第１データ変換（図１１及び図１２の
変換テーブル）にしたがって２２４／２２５にし、更
に、例えば誤差拡散処理及びディザ処理の如き多階調化
処理により、夫々２ビット分が圧縮されて、計４ビット
（１５階調）のデータに変換されたものである。
【００４５】ここで、変換画素データＨＤにおける第１
〜第１４ビットの内、論理レベル"１"のビットは、その
ビットに対応したサブフィールドＳＦでの画素データ書
込行程Ｗｃにおいて選択消去放電を実施させることを示
すものである。ここで、ＰＤＰ１０の各放電セルに対応
した上記変換画素データＨＤは、メモリ４を介してアド
レスドライバ６に供給される。この際、１放電セルに対
応した変換画素データＨＤの形態は、必ず図１７に示さ
れるが如き１５パターンの内のいずれか１となる。アド
レスドライバ６は、上記変換画素データＨＤ中の第１〜
第１４ビット各々をサブフィールドＳＦ１〜１４各々に
割り当て、そのビット論理が論理レベル"１"である場合
に限り、該当するサブフィールドでの画素データ書込行
程Ｗｃにおいて高電圧の画素データパルスを発生し、こ
れをＰＤＰ１０の列電極Ｄに印加する。これにより、上
記選択消去放電が生起されるのである。
〜第１４ビットの内、論理レベル"１"のビットは、その
ビットに対応したサブフィールドＳＦでの画素データ書
込行程Ｗｃにおいて選択消去放電を実施させることを示
すものである。ここで、ＰＤＰ１０の各放電セルに対応
した上記変換画素データＨＤは、メモリ４を介してアド
レスドライバ６に供給される。この際、１放電セルに対
応した変換画素データＨＤの形態は、必ず図１７に示さ
れるが如き１５パターンの内のいずれか１となる。アド
レスドライバ６は、上記変換画素データＨＤ中の第１〜
第１４ビット各々をサブフィールドＳＦ１〜１４各々に
割り当て、そのビット論理が論理レベル"１"である場合
に限り、該当するサブフィールドでの画素データ書込行
程Ｗｃにおいて高電圧の画素データパルスを発生し、こ
れをＰＤＰ１０の列電極Ｄに印加する。これにより、上
記選択消去放電が生起されるのである。
【００４６】以上の如く、データ変換回路３０により８
ビットの画素データＤは１４ビットの変換画素データＨ
Ｄに変換されて、図１７に示されるが如き１５段階の階
調表示が実施されるようになるが、上述した如き多階調
処理回路３３の動作により、実際の視覚上における階調
表現は２５６階調になる。尚、上記実施例においては、
画素データの書込方法として、１フィールドの先頭にお
いて予め各放電セルに強制的に壁電荷を形成させて全放
電セルを発光セルに設定しておき、画素データに応じて
選択的にその壁電荷を消去することにより画素データの
書込を為す、いわゆる選択消去アドレス法を採用した場
合について述べた。
ビットの画素データＤは１４ビットの変換画素データＨ
Ｄに変換されて、図１７に示されるが如き１５段階の階
調表示が実施されるようになるが、上述した如き多階調
処理回路３３の動作により、実際の視覚上における階調
表現は２５６階調になる。尚、上記実施例においては、
画素データの書込方法として、１フィールドの先頭にお
いて予め各放電セルに強制的に壁電荷を形成させて全放
電セルを発光セルに設定しておき、画素データに応じて
選択的にその壁電荷を消去することにより画素データの
書込を為す、いわゆる選択消去アドレス法を採用した場
合について述べた。
【００４７】しかしながら、本発明は、画素データの書
込方法として、画素データに応じて選択的に壁電荷を形
成するようにした、いわゆる選択書込アドレス法を採用
した場合についても同様に適用可能である。図１８は、
かかる選択書込アドレス法を採用した場合における発光
駆動フォーマットを示す図である。
込方法として、画素データに応じて選択的に壁電荷を形
成するようにした、いわゆる選択書込アドレス法を採用
した場合についても同様に適用可能である。図１８は、
かかる選択書込アドレス法を採用した場合における発光
駆動フォーマットを示す図である。
【００４８】又、図１９は、かかる図１８に示される発
光駆動フォーマットに基づいてＰＤＰ１０の列電極Ｄ1
〜Ｄm、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加される各種
駆動パルスの印加タイミングを示す図である。更に、図
２０は、かかる選択書込アドレス法を採用した場合に第
２データ変換回路３４において用いられる変換テーブ
ル、及び１フィールド期間内で実施される発光駆動の全
パターンを示す図である。
光駆動フォーマットに基づいてＰＤＰ１０の列電極Ｄ1
〜Ｄm、行電極Ｘ1〜Ｘn及びＹ1〜Ｙnに印加される各種
駆動パルスの印加タイミングを示す図である。更に、図
２０は、かかる選択書込アドレス法を採用した場合に第
２データ変換回路３４において用いられる変換テーブ
ル、及び１フィールド期間内で実施される発光駆動の全
パターンを示す図である。
【００４９】図１９に示されるように、上記選択書込ア
ドレス法を採用した場合には、先ず、先頭のサブフィー
ルドＳＦ１４での一斉リセット行程Ｒｃにおいて、第１
サスティンドライバ７及び第２サスティンドライバ８
は、ＰＤＰ１０の行電極Ｘ及びＹに夫々リセットパルス
ＲＰx及びＲＰYを同時に印加する。これにより、ＰＤＰ
１０中の全ての放電セルをリセット放電せしめ、各放電
セル内に強制的に壁電荷を形成させる（Ｒ1）。その直
後に、第１サスティンドライバ７は、消去パルスＥＰを
ＰＤＰ１０の行電極Ｘ1〜Ｘnに一斉に印加することによ
り、全放電セル内に形成された上記壁電荷を消去させる
（Ｒ2）。すなわち、図１９に示される一斉リセット行
程Ｒｃの実行によれば、ＰＤＰ１０における全ての放電
セルは非発光セルの状態に初期化されるのである。
ドレス法を採用した場合には、先ず、先頭のサブフィー
ルドＳＦ１４での一斉リセット行程Ｒｃにおいて、第１
サスティンドライバ７及び第２サスティンドライバ８
は、ＰＤＰ１０の行電極Ｘ及びＹに夫々リセットパルス
ＲＰx及びＲＰYを同時に印加する。これにより、ＰＤＰ
１０中の全ての放電セルをリセット放電せしめ、各放電
セル内に強制的に壁電荷を形成させる（Ｒ1）。その直
後に、第１サスティンドライバ７は、消去パルスＥＰを
ＰＤＰ１０の行電極Ｘ1〜Ｘnに一斉に印加することによ
り、全放電セル内に形成された上記壁電荷を消去させる
（Ｒ2）。すなわち、図１９に示される一斉リセット行
程Ｒｃの実行によれば、ＰＤＰ１０における全ての放電
セルは非発光セルの状態に初期化されるのである。
【００５０】画素データ書込行程Ｗｃでは、走査パルス
ＳＰが印加された"行"と、高電圧の画素データパルスが
印加された"列"との交差部の放電セルにのみ放電(選択
書込放電)が生じ、その放電セル内に選択的に壁電荷が
形成される。かかる選択書込放電により、上記一斉リセ
ット行程Ｒｃにて非発光セルの状態に初期化された放電
セルは、発光セルに推移する。尚、上記高電圧の画素デ
ータパルスが印加されなかった"列"に形成されている放
電セルには放電が生起されず、上記一斉リセット行程Ｒ
ｃにて初期化された状態、つまり非発光セルの状態を維
持する。
ＳＰが印加された"行"と、高電圧の画素データパルスが
印加された"列"との交差部の放電セルにのみ放電(選択
書込放電)が生じ、その放電セル内に選択的に壁電荷が
形成される。かかる選択書込放電により、上記一斉リセ
ット行程Ｒｃにて非発光セルの状態に初期化された放電
セルは、発光セルに推移する。尚、上記高電圧の画素デ
ータパルスが印加されなかった"列"に形成されている放
電セルには放電が生起されず、上記一斉リセット行程Ｒ
ｃにて初期化された状態、つまり非発光セルの状態を維
持する。
【００５１】すなわち、画素データ書込行程Ｗｃの実行
により、後述する維持発光行程において発光状態が維持
される発光セルと、消灯状態のままの非発光セルとが、
画素データに応じて択一的に設定され、いわゆる各放電
セルに対する画素データの書き込みが為されるのであ
る。ここで、かかる選択書込アドレス法による発光駆動
を実施する場合には、図２０に示されるように、変換画
素データＨＤにおける論理レベル"１"のビットに対応し
たサブフィールドＳＦにおいてのみ選択書込放電が実施
される（黒丸にて示す）。この際、先頭のサブフィール
ドＳＦ１４からこの選択書込放電が実施されまでの間に
存在するサブフィールドＳＦでは非発光状態が維持さ
れ、この選択書込放電が実施されたサブフィールドＳＦ
以降に存在するサブフィールドＳＦにおいて発光状態が
維持される（白丸にて示す）。
により、後述する維持発光行程において発光状態が維持
される発光セルと、消灯状態のままの非発光セルとが、
画素データに応じて択一的に設定され、いわゆる各放電
セルに対する画素データの書き込みが為されるのであ
る。ここで、かかる選択書込アドレス法による発光駆動
を実施する場合には、図２０に示されるように、変換画
素データＨＤにおける論理レベル"１"のビットに対応し
たサブフィールドＳＦにおいてのみ選択書込放電が実施
される（黒丸にて示す）。この際、先頭のサブフィール
ドＳＦ１４からこの選択書込放電が実施されまでの間に
存在するサブフィールドＳＦでは非発光状態が維持さ
れ、この選択書込放電が実施されたサブフィールドＳＦ
以降に存在するサブフィールドＳＦにおいて発光状態が
維持される（白丸にて示す）。
【００５２】このように、画像表示に関与していないに
も拘わらず強い発光を伴う上記一斉リセット動作を、図
１８及び図１９に示されるように、１フィールド期間内
において１回だけ実施しておけば良いので、コントラス
トの低下を抑えることが出来る。又、画素データ書込方
法として選択書込アドレス法を適用した場合にも、１フ
ィールド期間内において実施される選択書込放電は、図
２０の黒丸にて示されるが如く最高でも１回なので、そ
の消費電力を抑えることが可能となる。更に、図２０に
示されるが如く、１フィールド期間内には、発光状態に
ある期間と、非発光状態となる期間とが互いに反転する
ような発光駆動パターンが存在しないので、偽輪郭を抑
制出来るのである。
も拘わらず強い発光を伴う上記一斉リセット動作を、図
１８及び図１９に示されるように、１フィールド期間内
において１回だけ実施しておけば良いので、コントラス
トの低下を抑えることが出来る。又、画素データ書込方
法として選択書込アドレス法を適用した場合にも、１フ
ィールド期間内において実施される選択書込放電は、図
２０の黒丸にて示されるが如く最高でも１回なので、そ
の消費電力を抑えることが可能となる。更に、図２０に
示されるが如く、１フィールド期間内には、発光状態に
ある期間と、非発光状態となる期間とが互いに反転する
ような発光駆動パターンが存在しないので、偽輪郭を抑
制出来るのである。
【００５３】以上の如く、図３〜図２０に示される駆動
方法では、先ず、１フィールド期間内における先頭のサ
ブフィールドにおいてのみで全ての放電セルを発光セル
(選択消去アドレス法を採用した場合)又は非発光セル
(選択書込アドレス法を採用した場合)の状態に初期化す
る放電を生起させる。次に、いずれか１のサブフィール
ドでの画素データ書込行程においてのみで、各放電セル
を画素データに応じて非発光セル又は発光セルに設定す
る。更に、各サブフィールドでの発光維持行程では、上
記発光セルのみをサブフィールドの重み付けに対応した
発光期間だけ発光させるようにしている。かかる駆動方
法によれば、選択消去アドレス法の場合には、表示すべ
き輝度の増加につれて１フィールドの先頭のサブフィー
ルドから順に発光状態となり、一方、選択消去アドレス
法の場合には、表示すべき輝度の増加につれて１フィー
ルドの最後尾のサブフィールドから順に発光状態とな
る。
方法では、先ず、１フィールド期間内における先頭のサ
ブフィールドにおいてのみで全ての放電セルを発光セル
(選択消去アドレス法を採用した場合)又は非発光セル
(選択書込アドレス法を採用した場合)の状態に初期化す
る放電を生起させる。次に、いずれか１のサブフィール
ドでの画素データ書込行程においてのみで、各放電セル
を画素データに応じて非発光セル又は発光セルに設定す
る。更に、各サブフィールドでの発光維持行程では、上
記発光セルのみをサブフィールドの重み付けに対応した
発光期間だけ発光させるようにしている。かかる駆動方
法によれば、選択消去アドレス法の場合には、表示すべ
き輝度の増加につれて１フィールドの先頭のサブフィー
ルドから順に発光状態となり、一方、選択消去アドレス
法の場合には、表示すべき輝度の増加につれて１フィー
ルドの最後尾のサブフィールドから順に発光状態とな
る。
【００５４】尚、上記実施例においては、１フィールド
期間内において実施する一斉リセット動作を１回とする
ことにより１５階調の中間調表現を行うものであるが、
かかる一斉リセット動作を２回実行することによりその
階調数を増やすことも可能である。図２１及び図２２
は、かかる点に鑑みて為された発光駆動フォーマットを
示す図である。
期間内において実施する一斉リセット動作を１回とする
ことにより１５階調の中間調表現を行うものであるが、
かかる一斉リセット動作を２回実行することによりその
階調数を増やすことも可能である。図２１及び図２２
は、かかる点に鑑みて為された発光駆動フォーマットを
示す図である。
【００５５】尚、図２１は、画素データ書込方法として
前述した如き選択消去アドレス法を採用した場合、図２
２は、選択書込アドレス法を採用した場合に適用される
発光駆動フォーマットを夫々示すものである。これら図
２１及び図２２に示される発光駆動フォーマットにおい
ても、１フィールド期間をサブフィールドＳＦ１〜ＳＦ
１４なる１４個のサブフィールドに分割している。各サ
ブフィールドでは、画素データの書き込みを行って発光
セル及び非発光セルの設定を行う画素データ書込行程Ｗ
ｃと、発光セルに対してのみ発光状態を維持させる維持
発光行程Ｉｃとを実施する。この際、各維持発光行程Ｉ
ｃでの発光期間(発光回数)は、サブフィールドＳＦ１で
の発光期間を"１"とした場合、 ＳＦ１：１ ＳＦ２：１ ＳＦ３：１ ＳＦ４：３ ＳＦ５：３ ＳＦ６：８ ＳＦ７：１３ ＳＦ８：１５ ＳＦ９：２０ ＳＦ10：２５ ＳＦ11：３１ ＳＦ12：３７ ＳＦ13：４８ ＳＦ14：５０ に設定している。
前述した如き選択消去アドレス法を採用した場合、図２
２は、選択書込アドレス法を採用した場合に適用される
発光駆動フォーマットを夫々示すものである。これら図
２１及び図２２に示される発光駆動フォーマットにおい
ても、１フィールド期間をサブフィールドＳＦ１〜ＳＦ
１４なる１４個のサブフィールドに分割している。各サ
ブフィールドでは、画素データの書き込みを行って発光
セル及び非発光セルの設定を行う画素データ書込行程Ｗ
ｃと、発光セルに対してのみ発光状態を維持させる維持
発光行程Ｉｃとを実施する。この際、各維持発光行程Ｉ
ｃでの発光期間(発光回数)は、サブフィールドＳＦ１で
の発光期間を"１"とした場合、 ＳＦ１：１ ＳＦ２：１ ＳＦ３：１ ＳＦ４：３ ＳＦ５：３ ＳＦ６：８ ＳＦ７：１３ ＳＦ８：１５ ＳＦ９：２０ ＳＦ10：２５ ＳＦ11：３１ ＳＦ12：３７ ＳＦ13：４８ ＳＦ14：５０ に設定している。
【００５６】すなわち、各サブフィールドＳＦ１〜ＳＦ
１４の発光回数の比を非線形（すなわち、逆ガンマ比
率、Ｙ＝Ｘ2.2） に成るように設定し、これにより入力
画素データＤの非線形特性（ガンマ特性）を補正するよ
うにしている。更に、これら各サブフィールドの内、先
頭のサブフィールドと、中間のサブフィールドとで一斉
リセット行程Ｒｃを実行する。
１４の発光回数の比を非線形（すなわち、逆ガンマ比
率、Ｙ＝Ｘ2.2） に成るように設定し、これにより入力
画素データＤの非線形特性（ガンマ特性）を補正するよ
うにしている。更に、これら各サブフィールドの内、先
頭のサブフィールドと、中間のサブフィールドとで一斉
リセット行程Ｒｃを実行する。
【００５７】つまり、図２１に示されるが如き、選択消
去アドレス法を採用した際の発光駆動では、サブフィー
ルドＳＦ１とＳＦ７とで一斉リセット行程Ｒｃを実行
し、図２２に示されるが如き選択書込アドレス法を採用
した際の発光駆動では、サブフィールドＳＦ１４とＳＦ
６とで一斉リセット行程Ｒｃを実行するのである。又、
これら図２１及び図２２に示されるように、１フィール
ド期間の最後尾のサブフィールド、及び一斉リセット行
程Ｒｃを実行する直前のサブフィールドにおいて、全て
の放電セル内に残存している壁電荷を消滅せしめる消去
行程Ｅを実行する。
去アドレス法を採用した際の発光駆動では、サブフィー
ルドＳＦ１とＳＦ７とで一斉リセット行程Ｒｃを実行
し、図２２に示されるが如き選択書込アドレス法を採用
した際の発光駆動では、サブフィールドＳＦ１４とＳＦ
６とで一斉リセット行程Ｒｃを実行するのである。又、
これら図２１及び図２２に示されるように、１フィール
ド期間の最後尾のサブフィールド、及び一斉リセット行
程Ｒｃを実行する直前のサブフィールドにおいて、全て
の放電セル内に残存している壁電荷を消滅せしめる消去
行程Ｅを実行する。
【００５８】図２３及び図２４は、これら図２１及び図
２２に示される発光駆動フォーマットに基づく発光駆動
を行う際に、図６に示される第１データ変換回路３２に
おいて用いられる変換テーブルの一例を示す図である。
第１データ変換回路３２は、図２３及び図２４の変換テ
ーブルに基づいて、２５６階調（８ピット）の入力輝度
調整画素データＤＢＬを２２×１６／２５５（３５２／
２５５）にした９ビット（０〜３５２）の変換画素デー
タＨＤpに変換して多階調化処理回路３３に供給する。
多階調化処理回路３３では、上述と同様に例えば４ビッ
ト分の圧縮処理を行い、５ビット（０〜２２）の多階調
化画素データＤｓを出力する。
２２に示される発光駆動フォーマットに基づく発光駆動
を行う際に、図６に示される第１データ変換回路３２に
おいて用いられる変換テーブルの一例を示す図である。
第１データ変換回路３２は、図２３及び図２４の変換テ
ーブルに基づいて、２５６階調（８ピット）の入力輝度
調整画素データＤＢＬを２２×１６／２５５（３５２／
２５５）にした９ビット（０〜３５２）の変換画素デー
タＨＤpに変換して多階調化処理回路３３に供給する。
多階調化処理回路３３では、上述と同様に例えば４ビッ
ト分の圧縮処理を行い、５ビット（０〜２２）の多階調
化画素データＤｓを出力する。
【００５９】この際、図６に示される第２データ変換回
路３４は、かかる５ビットの多階調化画素データＤSを
図２５又は図２６に示されるが如き変換テーブルに従っ
て変換して１４ビットの変換画素データ(表示画素デー
タ)ＨＤを得る。この際、図２５は、画素データ書込法
として上記選択消去アドレス法を採用した場合、図２６
は、選択書込アドレス法を採用した場合に用いられる第
２データ変換回路３４の変換テーブル及び発光駆動の全
パターンを夫々示す図である。
路３４は、かかる５ビットの多階調化画素データＤSを
図２５又は図２６に示されるが如き変換テーブルに従っ
て変換して１４ビットの変換画素データ(表示画素デー
タ)ＨＤを得る。この際、図２５は、画素データ書込法
として上記選択消去アドレス法を採用した場合、図２６
は、選択書込アドレス法を採用した場合に用いられる第
２データ変換回路３４の変換テーブル及び発光駆動の全
パターンを夫々示す図である。
【００６０】このように、図２１〜図２６に示されるが
如き駆動を実施すれば、図２５及び図２６にも示されて
いるように、発光輝度比が、 {0、1、2、3、6、9、17、22、30、37、45、57、65、82、90、113、121、15
0、158、195、206、245、256｝ なる２３段階の中間調表現が可能になる。
如き駆動を実施すれば、図２５及び図２６にも示されて
いるように、発光輝度比が、 {0、1、2、3、6、9、17、22、30、37、45、57、65、82、90、113、121、15
0、158、195、206、245、256｝ なる２３段階の中間調表現が可能になる。
【００６１】以上の如く、図２１〜図２６に示されてい
る駆動方法では、１フィールド期間内におけるサブフィ
ールドを、互いに連続して配置された複数のサブフィー
ルドからなる２つのサブフィールド群に分けている。例
えば、選択消去アドレス法を採用した場合には、図２１
に示されるように、サブフィールドＳＦ１〜ＳＦ６から
なるサブフィールド群と、ＳＦ７〜ＳＦ１４からなるサ
ブフィールド群とに分けている。この際、各サブフィー
ルド群の先頭のサブフィールドにおいてのみで夫々一斉
リセット行程Ｒｃを実行して、全ての放電セルを発光セ
ル(選択消去アドレス法を採用した場合)又は非発光セル
(選択書込アドレス法を採用した場合)の状態に初期化す
る放電を生起させる。ここで、各サブフィールド群内に
おいて、いずれか１のサブフィールドの画素データの書
込み行程においてのみで、放電セルを画素データに応じ
て非発光セル又は発光セルに設定する。更に、各サブフ
ィールドでの発光維持行程において、上記発光セルのみ
をサブフィールドの重み付けに対応した発光期間だけ発
光させるようにしている。従って、各サブフィールド群
内において、一斉リセット動作、選択消去動作（選択書
込動作）は、各１回となる。かかる駆動方法によれば、
選択消去アドレス法の場合には、表示すべき輝度の増加
につれて各サブフィールド群内における先頭のサブフィ
ールドから順に発光状態となる。一方、選択消去アドレ
ス法の場合には、表示すべき輝度の増加につれて各サブ
フィールド群内における最後尾のサブフィールドから順
に発光状態となる。
る駆動方法では、１フィールド期間内におけるサブフィ
ールドを、互いに連続して配置された複数のサブフィー
ルドからなる２つのサブフィールド群に分けている。例
えば、選択消去アドレス法を採用した場合には、図２１
に示されるように、サブフィールドＳＦ１〜ＳＦ６から
なるサブフィールド群と、ＳＦ７〜ＳＦ１４からなるサ
ブフィールド群とに分けている。この際、各サブフィー
ルド群の先頭のサブフィールドにおいてのみで夫々一斉
リセット行程Ｒｃを実行して、全ての放電セルを発光セ
ル(選択消去アドレス法を採用した場合)又は非発光セル
(選択書込アドレス法を採用した場合)の状態に初期化す
る放電を生起させる。ここで、各サブフィールド群内に
おいて、いずれか１のサブフィールドの画素データの書
込み行程においてのみで、放電セルを画素データに応じ
て非発光セル又は発光セルに設定する。更に、各サブフ
ィールドでの発光維持行程において、上記発光セルのみ
をサブフィールドの重み付けに対応した発光期間だけ発
光させるようにしている。従って、各サブフィールド群
内において、一斉リセット動作、選択消去動作（選択書
込動作）は、各１回となる。かかる駆動方法によれば、
選択消去アドレス法の場合には、表示すべき輝度の増加
につれて各サブフィールド群内における先頭のサブフィ
ールドから順に発光状態となる。一方、選択消去アドレ
ス法の場合には、表示すべき輝度の増加につれて各サブ
フィールド群内における最後尾のサブフィールドから順
に発光状態となる。
【００６２】尚、前述した如き図１７、図２０、図２
５、及び図２６に示される発光駆動パターンでは、サブ
フィールドＳＦ１〜ＳＦ１4の内のいずれか１の画素デ
ータ書込行程Ｗｃにおいて、走査パルスＳＰと高電圧の
画素データパルスとを同時印加して、選択消去(書込)放
電を生起させるようにしている。しかしながら、放電セ
ル内に残留する荷電粒子の量が少ないと、これら走査パ
ルスＳＰ及び高電圧の画素データパルスが同時に印加さ
れても選択消去(書込)放電が正常に生起されずに、放電
セル内の壁電荷を消去(形成)できない場合がある。この
際、例えＡ／Ｄ変換後の画素データＤが低輝度を示すデ
ータであっても、最高輝度に対応した発光が為されてし
まい、画像品質を著しく低下させるという問題が生じ
る。
５、及び図２６に示される発光駆動パターンでは、サブ
フィールドＳＦ１〜ＳＦ１4の内のいずれか１の画素デ
ータ書込行程Ｗｃにおいて、走査パルスＳＰと高電圧の
画素データパルスとを同時印加して、選択消去(書込)放
電を生起させるようにしている。しかしながら、放電セ
ル内に残留する荷電粒子の量が少ないと、これら走査パ
ルスＳＰ及び高電圧の画素データパルスが同時に印加さ
れても選択消去(書込)放電が正常に生起されずに、放電
セル内の壁電荷を消去(形成)できない場合がある。この
際、例えＡ／Ｄ変換後の画素データＤが低輝度を示すデ
ータであっても、最高輝度に対応した発光が為されてし
まい、画像品質を著しく低下させるという問題が生じ
る。
【００６３】例えば、画素データ書込法として選択消去
アドレス法を採用した際に、変換画素データＨＤが、 ［０１００００００００００００］ である場合には、図１７の黒丸にて示されるように、サ
ブフィールドＳＦ２においてのみで選択消去放電が実施
され、この際、放電セルは非発光セルに推移する。これ
により、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１
においてのみで維持発光が実施されるはずである。とこ
ろが、かかるサブフィールドＳＦ２での選択消去が失敗
してかかる放電セル内に壁電荷が残留したままとなる
と、サブフィールドＳＦ１のみならず、それ以降のサブ
フィールドＳＦ２〜ＳＦ１４においても維持発光が実施
され、結果として最高輝度表示が為されてしまうのであ
る。
アドレス法を採用した際に、変換画素データＨＤが、 ［０１００００００００００００］ である場合には、図１７の黒丸にて示されるように、サ
ブフィールドＳＦ２においてのみで選択消去放電が実施
され、この際、放電セルは非発光セルに推移する。これ
により、サブフィールドＳＦ１〜ＳＦ１４の内のＳＦ１
においてのみで維持発光が実施されるはずである。とこ
ろが、かかるサブフィールドＳＦ２での選択消去が失敗
してかかる放電セル内に壁電荷が残留したままとなる
と、サブフィールドＳＦ１のみならず、それ以降のサブ
フィールドＳＦ２〜ＳＦ１４においても維持発光が実施
され、結果として最高輝度表示が為されてしまうのであ
る。
【００６４】そこで、本発明においては、図２７〜図３
３に示されるが如き発光駆動パターンを採用することに
より、このような誤った発光動作を防止する。図２７〜
図３３は、このような誤った発光動作を防止すべく為さ
れた発光駆動パターン、及びこの発光駆動を実施する際
に第２データ変換回路３４で用いられる変換テーブルの
一例を示す図である。
３に示されるが如き発光駆動パターンを採用することに
より、このような誤った発光動作を防止する。図２７〜
図３３は、このような誤った発光動作を防止すべく為さ
れた発光駆動パターン、及びこの発光駆動を実施する際
に第２データ変換回路３４で用いられる変換テーブルの
一例を示す図である。
【００６５】この際、図２７〜図３１では、１フィール
ド期間中に一斉リセット行程Ｒｃを１回だけ設けている
図３又は図１８に示されるが如き発光駆動フォーマット
に基づいて実行される発光駆動の全パターン、並びにこ
の発光駆動を実施するにあたり第２データ変換回路３４
で用いられる変換テーブルの一例を夫々示している。
尚、図２７〜図２９は、図３に示されるが如き選択消去
アドレス法を採用した際の発光駆動フォーマット、図３
０及び図３１は、図１８に示されるが如き選択書込アド
レス法を採用した際の発光駆動フォーマットに基づいて
実行される発光駆動のパターンを夫々示している。
ド期間中に一斉リセット行程Ｒｃを１回だけ設けている
図３又は図１８に示されるが如き発光駆動フォーマット
に基づいて実行される発光駆動の全パターン、並びにこ
の発光駆動を実施するにあたり第２データ変換回路３４
で用いられる変換テーブルの一例を夫々示している。
尚、図２７〜図２９は、図３に示されるが如き選択消去
アドレス法を採用した際の発光駆動フォーマット、図３
０及び図３１は、図１８に示されるが如き選択書込アド
レス法を採用した際の発光駆動フォーマットに基づいて
実行される発光駆動のパターンを夫々示している。
【００６６】又、図３２及び図３３では、１フィールド
期間中に一斉リセット行程Ｒｃを２回設けている図２１
又は図２２に示されるが如き発光駆動フォーマットに基
づいて実行される発光駆動の全パターン、並びにこの発
光駆動を実施する際に第２データ変換回路３４で用いら
れる変換テーブルの一例を夫々示している。ここで、上
述した如き図２７、図３０、図３２、又は図３３に示さ
れる発光駆動パターンでは、図中の黒丸に示されるよう
に、互いに連続した２つのサブフィールド各々の画素デ
ータ書込行程Ｗｃにて、連続して選択消去(書込)放電を
実施するようにしている。
期間中に一斉リセット行程Ｒｃを２回設けている図２１
又は図２２に示されるが如き発光駆動フォーマットに基
づいて実行される発光駆動の全パターン、並びにこの発
光駆動を実施する際に第２データ変換回路３４で用いら
れる変換テーブルの一例を夫々示している。ここで、上
述した如き図２７、図３０、図３２、又は図３３に示さ
れる発光駆動パターンでは、図中の黒丸に示されるよう
に、互いに連続した２つのサブフィールド各々の画素デ
ータ書込行程Ｗｃにて、連続して選択消去(書込)放電を
実施するようにしている。
【００６７】かかる動作によれば、例え、１回目の選択
消去(書込)放電で放電セル内の壁電荷を正常に消滅(形
成)させることが出来なくても、２回目の選択消去(書
込)放電により壁電荷の消滅(形成)が正常に行われるの
で、前述した如き誤った維持発光が防止される。尚、こ
れら２回分の選択消去(書込)放電は、互いに連続したサ
ブフィールドで行う必要はない。要するに、１回目の選
択消去(書込)放電が終了した後の、いずれかのサブフィ
ールドで２回目の選択消去(書込)放電を行うようにすれ
ば良いのである。
消去(書込)放電で放電セル内の壁電荷を正常に消滅(形
成)させることが出来なくても、２回目の選択消去(書
込)放電により壁電荷の消滅(形成)が正常に行われるの
で、前述した如き誤った維持発光が防止される。尚、こ
れら２回分の選択消去(書込)放電は、互いに連続したサ
ブフィールドで行う必要はない。要するに、１回目の選
択消去(書込)放電が終了した後の、いずれかのサブフィ
ールドで２回目の選択消去(書込)放電を行うようにすれ
ば良いのである。
【００６８】図２８は、かかる点に鑑みて為された発光
駆動パターン及び第２データ変換回路３４の変換テーブ
ルの一例を示す図である。図２８に示される一例におい
ては、図中の黒丸に示されるように、１回目の選択消去
(書込)放電の実施後、１サブフィールド置いてから２回
目の選択消去(書込)放電を行うようにしている。
駆動パターン及び第２データ変換回路３４の変換テーブ
ルの一例を示す図である。図２８に示される一例におい
ては、図中の黒丸に示されるように、１回目の選択消去
(書込)放電の実施後、１サブフィールド置いてから２回
目の選択消去(書込)放電を行うようにしている。
【００６９】又、１フィールド期間内で実施する選択消
去(書込)放電の回数は、２回に限定されるものではな
い。図２９及び図３１は、かかる点に鑑みて為された発
光駆動パターン及び第２データ変換回路３４の変換テー
ブルの一例を示す図である。尚、これら図２９及び図３
１に示される"＊"は、論理レベル"１"又は"０"のいずれ
でも良いことを示し、三角印は、かかる"＊"が論理レベ
ル"１"である場合に限り選択消去(書込)放電を行うこと
を示している。
去(書込)放電の回数は、２回に限定されるものではな
い。図２９及び図３１は、かかる点に鑑みて為された発
光駆動パターン及び第２データ変換回路３４の変換テー
ブルの一例を示す図である。尚、これら図２９及び図３
１に示される"＊"は、論理レベル"１"又は"０"のいずれ
でも良いことを示し、三角印は、かかる"＊"が論理レベ
ル"１"である場合に限り選択消去(書込)放電を行うこと
を示している。
【００７０】要するに、初回の選択消去(書込)放電では
画素データの書込を失敗する恐れがあるので、それ以降
に存在するサブフィールドの内の少なくとも１つで、再
度、選択消去(書込)放電を行うことにより、画素データ
の書込を確実にしているのである。
画素データの書込を失敗する恐れがあるので、それ以降
に存在するサブフィールドの内の少なくとも１つで、再
度、選択消去(書込)放電を行うことにより、画素データ
の書込を確実にしているのである。
【００７１】
【発明の効果】以上詳述した如く、本発明においては、
先ず、１フィールドの表示期間をＮ個のサブフィールド
に分割し、その内の連続配置されたＭ個(２≦Ｍ≦Ｎ)の
サブフィールドからなるサブフィールド群における先頭
部のサブフィールドにおいてのみで全ての放電セルを発
光セル又は非発光セルのいずれか一方の状態に初期化す
る放電を生起させる。ここで、上記サブフィールド群内
のいずれか１のサブフィールドにおいて各放電セルを非
発光セル又は発光セルの一方に設定する放電を生起させ
る第１の画素データパルスを印加することにより画素デ
ータの書込を為し、各サブフィールドでは発光セルのみ
をサブフィールドの重み付けに対応した発光期間だけ発
光させる。この際、上記第１の画素データパルスを印加
した後に存在するサブフィールの内の少なくとも１にお
いて上記画素データパルスと同一の第２の画素データパ
ルスを再び印加することにより画素データの書込を確実
にしている。
先ず、１フィールドの表示期間をＮ個のサブフィールド
に分割し、その内の連続配置されたＭ個(２≦Ｍ≦Ｎ)の
サブフィールドからなるサブフィールド群における先頭
部のサブフィールドにおいてのみで全ての放電セルを発
光セル又は非発光セルのいずれか一方の状態に初期化す
る放電を生起させる。ここで、上記サブフィールド群内
のいずれか１のサブフィールドにおいて各放電セルを非
発光セル又は発光セルの一方に設定する放電を生起させ
る第１の画素データパルスを印加することにより画素デ
ータの書込を為し、各サブフィールドでは発光セルのみ
をサブフィールドの重み付けに対応した発光期間だけ発
光させる。この際、上記第１の画素データパルスを印加
した後に存在するサブフィールの内の少なくとも１にお
いて上記画素データパルスと同一の第２の画素データパ
ルスを再び印加することにより画素データの書込を確実
にしている。
【００７２】かかるプラズマディスプレイの駆動方法に
より、偽輪郭を抑制しつつも、低消費電力化及びコント
ラスト向上を共に実現するのである。
より、偽輪郭を抑制しつつも、低消費電力化及びコント
ラスト向上を共に実現するのである。
【図１】６４階調の中間調表示を実施する為の従来の発
光駆動フォーマットを示す図である。
光駆動フォーマットを示す図である。
【図２】本発明による駆動方法に従ってプラズマディス
プレイパネルを駆動するプラズマディスプレイ装置の概
略構成を示す図である。
プレイパネルを駆動するプラズマディスプレイ装置の概
略構成を示す図である。
【図３】選択消去アドレス法を採用した際の発光駆動フ
ォーマットを示す図である。
ォーマットを示す図である。
【図４】ＰＤＰ１０に印加される各種駆動パルスの印加
タイミングの一例を示す図である。
タイミングの一例を示す図である。
【図５】図３に示される発光駆動フォーマットに基づい
て実施される発光駆動のパターンの一例を示す図であ
る。
て実施される発光駆動のパターンの一例を示す図であ
る。
【図６】データ変換回路３０の内部構成を示す図であ
る。
る。
【図７】ＡＢＬ回路３１の内部構成を示す図である。
【図８】データ変換回路３１２における変換特性を示す
図である。
図である。
【図９】輝度モードと各サブフィールドの維持発光行程
にて実施される発光期間との対応関係を示す図である。
にて実施される発光期間との対応関係を示す図である。
【図１０】第１データ変換回路３２における変換特性を
示す図である。
示す図である。
【図１１】第１データ変換回路３２における変換テーブ
ルの一例を示す図である。
ルの一例を示す図である。
【図１２】第１データ変換回路３２における変換テーブ
ルの一例を示す図である。
ルの一例を示す図である。
【図１３】多階調化処理回路３３の内部構成を示す図で
ある。
ある。
【図１４】誤差拡散処理回路３３０の動作を説明する為
の図である。
の図である。
【図１５】ディザ処理回路３５０の内部構成を示す図で
ある。
ある。
【図１６】ディザ処理回路３５０の動作を説明する為の
図である。
図である。
【図１７】図３に示される発光駆動フォーマットに基づ
いて実施される発光駆動の全パターン、及びこの発光駆
動を実施する際に第２データ変換回路３４で用いられる
変換テーブルの一例を示す図である。
いて実施される発光駆動の全パターン、及びこの発光駆
動を実施する際に第２データ変換回路３４で用いられる
変換テーブルの一例を示す図である。
【図１８】選択書込アドレス法を採用した場合の発光駆
動フォーマットを示す図である。
動フォーマットを示す図である。
【図１９】選択書込アドレス法を採用した場合に、ＰＤ
Ｐ１０に印加される各種駆動パルスの印加タイミングを
示す図である。
Ｐ１０に印加される各種駆動パルスの印加タイミングを
示す図である。
【図２０】選択書込アドレス法を採用した場合における
発光駆動の全パターン、及びこの発光駆動を実施する際
に第２データ変換回路３４で用いられる変換テーブルの
一例を示す図である。
発光駆動の全パターン、及びこの発光駆動を実施する際
に第２データ変換回路３４で用いられる変換テーブルの
一例を示す図である。
【図２１】選択消去アドレス法を採用した際の発光駆動
フォーマットの他の一例を示す図である。
フォーマットの他の一例を示す図である。
【図２２】選択書込アドレス法を採用した際の発光駆動
フォーマットの他の一例を示す図である。
フォーマットの他の一例を示す図である。
【図２３】図２１又は図２２に示される発光駆動フォー
マットに基づいて発光駆動を行う際に第１データ変換回
路３２において用いられる変換テーブルの一例を示す図
である。
マットに基づいて発光駆動を行う際に第１データ変換回
路３２において用いられる変換テーブルの一例を示す図
である。
【図２４】図２１又は図２２に示される発光駆動フォー
マットに基づいて発光駆動を行う際に第１データ変換回
路３２において用いられる変換テーブルの一例を示す図
である。
マットに基づいて発光駆動を行う際に第１データ変換回
路３２において用いられる変換テーブルの一例を示す図
である。
【図２５】図２１に示される発光駆動フォーマットに基
づいて実施される発光駆動の全パターン及びこの発光駆
動を実施する際に第２データ変換回路３４で用いられる
変換テーブルの一例を示す図である。
づいて実施される発光駆動の全パターン及びこの発光駆
動を実施する際に第２データ変換回路３４で用いられる
変換テーブルの一例を示す図である。
【図２６】図２２に示される発光駆動フォーマットに基
づいて実施される発光駆動の全パターン及びこの発光駆
動を実施する際に第２データ変換回路３４で用いられる
変換テーブルの一例を示す図である。
づいて実施される発光駆動の全パターン及びこの発光駆
動を実施する際に第２データ変換回路３４で用いられる
変換テーブルの一例を示す図である。
【図２７】本発明の駆動方法による発光駆動パターンを
示す図である。
示す図である。
【図２８】本発明の駆動方法による発光駆動パターンの
他の一例を示す図である。
他の一例を示す図である。
【図２９】本発明の駆動方法による発光駆動パターンの
他の一例を示す図である。
他の一例を示す図である。
【図３０】本発明の駆動方法による発光駆動パターンの
他の一例を示す図である。
他の一例を示す図である。
【図３１】本発明の駆動方法による発光駆動パターンの
他の一例を示す図である。
他の一例を示す図である。
【図３２】本発明の駆動方法による発光駆動パターンの
他の一例を示す図である。
他の一例を示す図である。
【図３３】本発明の駆動方法による発光駆動パターンの
他の一例を示す図である。
他の一例を示す図である。
２ 駆動制御回路 ６ アドレスドライバ ７ 第１サスティンドライバ ８ 第２サスティンドライバ １０ ＰＤＰ ３０ データ変換回路 ３１ ＡＢＬ回路３１ ３２ 第１データ変換回路 ３３ 多階調化処理回路 ３４ 第２データ変換回路 ３３０ 誤差拡散処理回路 ３５０ ディザ処理回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６４２ Ｇ０９Ｇ 3/20 ６４２Ｅ
Claims (10)
- 【請求項１】 走査ライン毎に配列された複数の行電極
と前記行電極に交叉して配列された複数の列電極との各
交点にて１画素に対応した放電セルを形成しているプラ
ズマディスプレイパネルの駆動方法であって、 １フィールドの表示期間をＮ個のサブフィールドに分割
し、前記Ｎ個の前記サブフィールドの内の連続配置され
たＭ個(２≦Ｍ≦Ｎ)のサブフィールドをサブフィールド
群とし、 前記サブフィールド群における先頭部の前記サブフィー
ルドにおいてのみで全ての前記放電セルを発光セル又は
非発光セルのいずれか一方の状態に初期化する放電を生
起させるリセット行程と、 前記サブフィールド群内のいずれか１の前記サブフィー
ルドにおいて前記放電セルを前記非発光セル又は前記発
光セルの一方に設定する放電を生起させる第１の画素デ
ータパルスを前記列電極に印加し、その後に存在する前
記サブフィールドの内の少なくとも１において前記画素
データパルスと同一の第２の画素データパルスを前記列
電極に印加する画素データ書込行程と、 前記サブフィールドの各々において前記発光セルのみを
前記サブフィールドの重み付けに対応した発光期間だけ
発光させる放電を生起させる維持発光行程と、を実行す
ることを特徴とするプラズマディスプレイパネルの駆動
方法。 - 【請求項２】 前記第２の画素データパルスは、前記第
１の画素データパルスが印加された直後の前記サブフィ
ールドにおいて前記列電極に印加されることを特徴とす
る請求項１記載のプラズマディスプレイパネルの駆動方
法。 - 【請求項３】 前記サブフィールド群における最後尾の
前記サブフィールドにおいてのみで全ての前記放電セル
を非発光セルの状態にする放電を生起させる消去行程を
設けたことを特徴とする請求項１記載のプラズマディス
プレイパネルの駆動方法。 - 【請求項４】 前記リセット行程では、全ての前記放電
セルを前記発光セルの状態に初期化する放電を生起さ
せ、 前記画素データ書込行程では、前記放電セルを前記非発
光セルに設定する放電を生起させる前記第１の画素デー
タパルスと、前記第１の画素データパルスと同一の前記
第２の画素データパルスとを前記列電極に印加すること
を特徴とする請求項１記載のプラズマディスプレイパネ
ルの駆動方法。 - 【請求項５】 前記リセット行程では、全ての前記放電
セルを前記非発光セルの状態に初期化する放電を生起さ
せ、 前記画素データ書込行程では、前記放電セルを前記発光
セルに設定する放電を生起させる前記第１の画素データ
パルスと、前記第１の画素データパルスと同一の前記第
２の画素データパルスとを前記列電極に印加することを
特徴とする請求項１記載のプラズマディスプレイパネル
の駆動方法。 - 【請求項６】 走査ライン毎に配列された複数の行電極
と前記行電極に交叉して配列された複数の列電極との各
交点にて１画素に対応した放電セルを形成しているプラ
ズマディスプレイパネルの駆動方法であって、 １フィールドの表示期間をＮ個のサブフィールドに分割
し、 前記Ｎ個の前記サブフィールドの内の先頭部の前記サブ
フィールドにおいてのみで全ての前記放電セルを発光セ
ル又は非発光セルのいずれか一方の状態に初期化する放
電を生起させるリセット行程と、 前記Ｎ個の前記サブフィールドの内のいずれか１の前記
サブフィールドにおいて前記放電セルを前記非発光セル
又は前記発光セルの一方に設定する放電を生起させる第
１の画素データパルスを前記列電極に印加し、その後に
存在する前記サブフィールの内の少なくとも１において
前記画素データパルスと同一の第２の画素データパルス
を前記列電極に印加する画素データ書込行程と、 前記Ｎ個の前記サブフィールド各々において前記発光セ
ルのみを前記サブフィールドの重み付けに対応した発光
期間だけ発光させる放電を生起させる維持発光行程と、
を実行することを特徴とするプラズマディスプレイパネ
ルの駆動方法。 - 【請求項７】 前記第２の画素データパルスは、前記第
１の画素データパルスが印加された直後の前記サブフィ
ールドにおいて前記列電極に印加されることを特徴とす
る請求項６記載のプラズマディスプレイパネルの駆動方
法。 - 【請求項８】 前記１フィールドにおける最後尾の前記
サブフィールドにおいてのみで全ての前記放電セルを非
発光セルの状態にする放電を生起させる消去行程を設け
たことを特徴とする請求項６記載のプラズマディスプレ
イパネルの駆動方法。 - 【請求項９】 前記リセット行程では、全ての前記放電
セルを前記発光セルの状態に初期化する放電を生起さ
せ、 前記画素データ書込行程では、前記放電セルを前記非発
光セルに設定する放電を生起させる前記第１の画素デー
タパルスと、前記第１の画素データパルスと同一の前記
第２の画素データパルスとを前記列電極に印加すること
を特徴とする請求項６記載のプラズマディスプレイパネ
ルの駆動方法。 - 【請求項10】 前記リセット行程では、全ての前記放電
セルを前記非発光セルの状態に初期化する放電を生起さ
せ、 前記画素データ書込行程では、前記放電セルを前記発光
セルに設定する放電を生起させる前記第１の画素データ
パルスと、前記第１の画素データパルスと同一の前記第
２の画素データパルスとを前記列電極に印加することを
特徴とする請求項６記載のプラズマディスプレイパネル
の駆動方法。
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- 1999-03-12 JP JP06667899A patent/JP3618571B2/ja not_active Expired - Fee Related
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