JP2000223665A - 半導体装置 - Google Patents
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Abstract
(57)【要約】
【課題】 絶縁分離用のトレンチ内に形成される酸化膜
の薄膜化が図れる構造の半導体装置を提供する。 【解決手段】 電源電位が印加される複数のＰｃｈＭＯ
Ｓトランジスタ１をそれぞれ別々に第１のトレンチ２０
で囲むと共に、接地電位が印加される複数のＮｃｈＭＯ
Ｓトランジスタ２をそれぞれ別々に第２のトレンチ２１
で囲み、また複数の第１のトレンチ２０を第３のトレン
チ２３で囲むと共に、複数の第２のトレンチ２１を第４
のトレンチ２４で囲み、さらに第３のトレンチ２３の内
部における第２のシリコン層５を、電源電位とする。さ
らに、第３、第４のトレンチ２３、２４の外部において
シリコン層５をフローティング状態にする。これによ
り、第１のトレンチ２０の両側に高電圧がかからないよ
うにできる。そして、高耐圧を第３、第４のトレンチ２
３、２４で支えればよいため、各トレンチ内の熱酸化膜
の膜厚を薄くすることができる。
の薄膜化が図れる構造の半導体装置を提供する。 【解決手段】 電源電位が印加される複数のＰｃｈＭＯ
Ｓトランジスタ１をそれぞれ別々に第１のトレンチ２０
で囲むと共に、接地電位が印加される複数のＮｃｈＭＯ
Ｓトランジスタ２をそれぞれ別々に第２のトレンチ２１
で囲み、また複数の第１のトレンチ２０を第３のトレン
チ２３で囲むと共に、複数の第２のトレンチ２１を第４
のトレンチ２４で囲み、さらに第３のトレンチ２３の内
部における第２のシリコン層５を、電源電位とする。さ
らに、第３、第４のトレンチ２３、２４の外部において
シリコン層５をフローティング状態にする。これによ
り、第１のトレンチ２０の両側に高電圧がかからないよ
うにできる。そして、高耐圧を第３、第４のトレンチ２
３、２４で支えればよいため、各トレンチ内の熱酸化膜
の膜厚を薄くすることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ（Ｓｉｌｉ
ｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を有する半導
体装置に関するもので、例えばフラットパネルディスプ
レイとりわけエレクトロルミネッセンス（ＥＬ）ディス
プレイやプラズマディスプレイ等に用いられる高電圧で
複数の出力段を有する駆動用ＩＣに適したものである。
ｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）構造を有する半導
体装置に関するもので、例えばフラットパネルディスプ
レイとりわけエレクトロルミネッセンス（ＥＬ）ディス
プレイやプラズマディスプレイ等に用いられる高電圧で
複数の出力段を有する駆動用ＩＣに適したものである。
【０００２】
【従来の技術】従来のＳＯＩ構造を有する高電圧ＩＣを
図１４、図１５に示す。なお、図１４は、高電圧ＩＣの
配置パターンの該略図であり、図１５は、図１４のＺ−
Ｚ’矢視断面図である。これらの図に示すように、従
来、複数の高耐圧素子を有する誘電体分離型の高電圧Ｉ
Ｃにおいては、電源電圧が印加される電源ライン或いは
接地電位とされるＧＮＤラインの各々に接続された複数
の素子１０１、１０２のそれぞれをトレンチ１０３で囲
むことにより、電源ラインに接続された素子１０１とＧ
ＮＤラインに接続された素子１０２とを絶縁分離してい
る。
図１４、図１５に示す。なお、図１４は、高電圧ＩＣの
配置パターンの該略図であり、図１５は、図１４のＺ−
Ｚ’矢視断面図である。これらの図に示すように、従
来、複数の高耐圧素子を有する誘電体分離型の高電圧Ｉ
Ｃにおいては、電源電圧が印加される電源ライン或いは
接地電位とされるＧＮＤラインの各々に接続された複数
の素子１０１、１０２のそれぞれをトレンチ１０３で囲
むことにより、電源ラインに接続された素子１０１とＧ
ＮＤラインに接続された素子１０２とを絶縁分離してい
る。
【０００３】
【発明が解決しようとする課題】従来の高電圧ＩＣにお
いて、トレンチ１０３より外側を例えばＧＮＤ電位に固
定した場合、ＧＮＤラインに接続されている素子１０２
のトレンチ１０３には電圧がかからないが、他方の電源
ラインに接続されている素子１０１のトレンチ１０３に
は電源電圧がかかることになる。
いて、トレンチ１０３より外側を例えばＧＮＤ電位に固
定した場合、ＧＮＤラインに接続されている素子１０２
のトレンチ１０３には電圧がかからないが、他方の電源
ラインに接続されている素子１０１のトレンチ１０３に
は電源電圧がかかることになる。
【０００４】このような場合、電源電圧がかかってもト
レンチ１０３内に形成される分離用の熱酸化膜１０４が
絶縁破壊されないように、熱酸化膜１０４を厚くして高
耐圧にする必要がある。しかしながら、熱酸化膜１０４
を厚くすると、素子１０１、１０２が形成されているシ
リコン層１０５と熱酸化膜１０４の熱膨張係数の相違か
ら、シリコン層１０５と熱酸化膜１０４の界面に結晶欠
陥を発生させるという問題がある。
レンチ１０３内に形成される分離用の熱酸化膜１０４が
絶縁破壊されないように、熱酸化膜１０４を厚くして高
耐圧にする必要がある。しかしながら、熱酸化膜１０４
を厚くすると、素子１０１、１０２が形成されているシ
リコン層１０５と熱酸化膜１０４の熱膨張係数の相違か
ら、シリコン層１０５と熱酸化膜１０４の界面に結晶欠
陥を発生させるという問題がある。
【０００５】本発明は上記問題に鑑みて成され、絶縁分
離用のトレンチ内に形成される酸化膜の薄膜化が図れる
構造の半導体装置を提供することを目的とする。
離用のトレンチ内に形成される酸化膜の薄膜化が図れる
構造の半導体装置を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記問題を解決するため
に、本発明者らは、以下の検討を行なった。上述したよ
うに、図１４、１５に示した高電圧ＩＣのトレンチ１０
３の外側をＧＮＤ電位に固定した場合には、電源ライン
に接続されている素子１０１のトレンチ１０３に電源電
圧がかかってしまうが、トレンチ１０３の外側をフロー
ティング状態にすれば、トレンチ１０３に電源電圧がか
からなくすることができると考えられる。
に、本発明者らは、以下の検討を行なった。上述したよ
うに、図１４、１５に示した高電圧ＩＣのトレンチ１０
３の外側をＧＮＤ電位に固定した場合には、電源ライン
に接続されている素子１０１のトレンチ１０３に電源電
圧がかかってしまうが、トレンチ１０３の外側をフロー
ティング状態にすれば、トレンチ１０３に電源電圧がか
からなくすることができると考えられる。
【０００７】しかしながら、トレンチ１０３の外側がフ
ローティング状態で、かつ半導体素子１０１同士（ある
いは半導体素子１０２同士）が近接して形成されている
と、半導体素子１０１同士、半導体素子１０２同士で動
作が干渉し合い、各半導体素子１０１、１０２の制御に
影響を与えるということが判った。そこで、請求項１に
記載の発明においては、電源電圧が印加される複数の第
１の半導体素子（１）をそれぞれ別々に第１のトレンチ
（２０）で囲むと共に、接地電位が印加される複数の第
２の半導体素子（２）をそれぞれ別々に第２のトレンチ
（２１）で囲み、また複数の第１のトレンチを第３のト
レンチ（２３）で囲むと共に、複数の第２のトレンチを
第４のトレンチ（２４）で囲み、さらに第３のトレンチ
と第１のトレンチとの間における第２のシリコン層
（５）を、電源電圧とすることを特徴とする。
ローティング状態で、かつ半導体素子１０１同士（ある
いは半導体素子１０２同士）が近接して形成されている
と、半導体素子１０１同士、半導体素子１０２同士で動
作が干渉し合い、各半導体素子１０１、１０２の制御に
影響を与えるということが判った。そこで、請求項１に
記載の発明においては、電源電圧が印加される複数の第
１の半導体素子（１）をそれぞれ別々に第１のトレンチ
（２０）で囲むと共に、接地電位が印加される複数の第
２の半導体素子（２）をそれぞれ別々に第２のトレンチ
（２１）で囲み、また複数の第１のトレンチを第３のト
レンチ（２３）で囲むと共に、複数の第２のトレンチを
第４のトレンチ（２４）で囲み、さらに第３のトレンチ
と第１のトレンチとの間における第２のシリコン層
（５）を、電源電圧とすることを特徴とする。
【０００８】このように、複数の第１のトレンチをさら
に第３のトレンチで囲み、この第３のトレンチと第１の
トレンチとの間を電源電圧にすれば、第１のトレンチの
両側に電源電圧がかからないようにできる。これによ
り、第１のトレンチを薄くすることができ、トレンチ内
の絶縁膜とシリコン層との熱膨張係数の相違による結晶
欠陥を抑制することができる。この場合、電源電圧ー接
地電位は第３、第４の２枚のトレンチで支えることにな
る。
に第３のトレンチで囲み、この第３のトレンチと第１の
トレンチとの間を電源電圧にすれば、第１のトレンチの
両側に電源電圧がかからないようにできる。これによ
り、第１のトレンチを薄くすることができ、トレンチ内
の絶縁膜とシリコン層との熱膨張係数の相違による結晶
欠陥を抑制することができる。この場合、電源電圧ー接
地電位は第３、第４の２枚のトレンチで支えることにな
る。
【０００９】例えば、請求項７に示すように、各トレン
チの内壁の酸化膜（２２）の膜厚が、酸化膜厚＜電源電
圧／破壊電界強度とできる。請求項２に記載の発明にお
いては、複数の第１の半導体素子はそれぞれが隣接する
ように配置されいると共に、隣接し合う該第１の半導体
素子は、これらの半導体素子を囲む第１のトレンチを部
分的に共有しており、複数の第２の半導体素子はそれぞ
れが隣接するように配置されていると共に、隣接し合う
該第２の半導体素子は、これらの半導体素子を囲む第２
のトレンチを部分的に共有していることを特徴としてい
る。
チの内壁の酸化膜（２２）の膜厚が、酸化膜厚＜電源電
圧／破壊電界強度とできる。請求項２に記載の発明にお
いては、複数の第１の半導体素子はそれぞれが隣接する
ように配置されいると共に、隣接し合う該第１の半導体
素子は、これらの半導体素子を囲む第１のトレンチを部
分的に共有しており、複数の第２の半導体素子はそれぞ
れが隣接するように配置されていると共に、隣接し合う
該第２の半導体素子は、これらの半導体素子を囲む第２
のトレンチを部分的に共有していることを特徴としてい
る。
【００１０】このように、隣接する第１、第２のトレン
チを部分的に共有することによって、半導体素子の配列
方向において半導体装置の小型化を図ることができる。
請求項３に記載の発明においては、第３、第４のトレン
チの少なくとも一方を第５のトレンチ（４１、４２、４
３、５１、５２、５３）で囲むことを特徴としている。
チを部分的に共有することによって、半導体素子の配列
方向において半導体装置の小型化を図ることができる。
請求項３に記載の発明においては、第３、第４のトレン
チの少なくとも一方を第５のトレンチ（４１、４２、４
３、５１、５２、５３）で囲むことを特徴としている。
【００１１】このように、第３、第４のトレンチをさら
に第５のトレンチで囲むようすれば、高耐圧をさらに多
数のトレンチで支えればよくなるため、トレンチ内の絶
縁膜のさらに薄くすることができる。なお、請求項４に
示すように、第３のトレンチおよび第４のトレンチの外
側において、第２のシリコン層はフローティング状態と
される。
に第５のトレンチで囲むようすれば、高耐圧をさらに多
数のトレンチで支えればよくなるため、トレンチ内の絶
縁膜のさらに薄くすることができる。なお、請求項４に
示すように、第３のトレンチおよび第４のトレンチの外
側において、第２のシリコン層はフローティング状態と
される。
【００１２】請求項５に記載の発明においは、電源電圧
が印加される複数の第１の半導体素子の全体をを第１の
トレンチ（２３）で囲み、接地電位が印加される複数の
第２の半導体素子の全体を第２のトレンチ（２４）で囲
み、第１のトレンチの外側かつ第２のトレンチの外側に
おいて、第２のシリコン層をフローティング状態として
いることを特徴とする。
が印加される複数の第１の半導体素子の全体をを第１の
トレンチ（２３）で囲み、接地電位が印加される複数の
第２の半導体素子の全体を第２のトレンチ（２４）で囲
み、第１のトレンチの外側かつ第２のトレンチの外側に
おいて、第２のシリコン層をフローティング状態として
いることを特徴とする。
【００１３】このような構成とした場合にも、高耐圧を
第１、第２のトレンチで支えることができるため、請求
項１と同様の効果が得られる。請求項６に記載の発明に
おいては、複数の第１の半導体素子又は複数の第２の半
導体素子は、隣接するもの同士で同電位とされる領域
（１２）が共有されていることを特徴としている。
第１、第２のトレンチで支えることができるため、請求
項１と同様の効果が得られる。請求項６に記載の発明に
おいては、複数の第１の半導体素子又は複数の第２の半
導体素子は、隣接するもの同士で同電位とされる領域
（１２）が共有されていることを特徴としている。
【００１４】このように、同電位とされるコンタクト部
を共有すれば、さらなる半導体装置の小型化を図ること
ができる。上記請求項１乃至７に記載の発明は、請求項
８に示すように、第１の半導体素子のコンタクト部のう
ち、第１のトレンチの内側の最も該トレンチよりの部分
（１１）に電源電圧が印加されるように、複数の第１の
半導体素子が配置されている場合に特に有効である。
を共有すれば、さらなる半導体装置の小型化を図ること
ができる。上記請求項１乃至７に記載の発明は、請求項
８に示すように、第１の半導体素子のコンタクト部のう
ち、第１のトレンチの内側の最も該トレンチよりの部分
（１１）に電源電圧が印加されるように、複数の第１の
半導体素子が配置されている場合に特に有効である。
【００１５】なお、第１、第２の半導体素子としては、
例えば、請求項９に示すように、ＬＤＭＯＳトランジス
タ或いはＬ−ＩＧＢＴトランジスタ或いはサイリスタを
採用することができる。請求項１０に記載の発明におい
ては、所定電位以上の電位が印加される複数の第１の半
導体素子（１）をそれぞれ別々に第１のトレンチ（２
０）で囲むと共に、所定電位よりも低い電位が印加され
る複数の第２の半導体素子（２）をそれぞれ別々に第２
のトレンチ（２１）で囲み、また複数の第１のトレンチ
を第３のトレンチ（２３）で囲むと共に、複数の第２の
トレンチを第４のトレンチ（２４）で囲み、さらに第３
のトレンチと第１のトレンチとの間における第２のシリ
コン層（５）を、電源電圧とすることを特徴とする。
例えば、請求項９に示すように、ＬＤＭＯＳトランジス
タ或いはＬ−ＩＧＢＴトランジスタ或いはサイリスタを
採用することができる。請求項１０に記載の発明におい
ては、所定電位以上の電位が印加される複数の第１の半
導体素子（１）をそれぞれ別々に第１のトレンチ（２
０）で囲むと共に、所定電位よりも低い電位が印加され
る複数の第２の半導体素子（２）をそれぞれ別々に第２
のトレンチ（２１）で囲み、また複数の第１のトレンチ
を第３のトレンチ（２３）で囲むと共に、複数の第２の
トレンチを第４のトレンチ（２４）で囲み、さらに第３
のトレンチと第１のトレンチとの間における第２のシリ
コン層（５）を、電源電圧とすることを特徴とする。
【００１６】このように、所定電位よりも高電位が印加
される第１の半導体素子を第３のトレンチで囲み、それ
よりも低い電位が印加される第２の半導体素子を第４の
トレンチで囲むようにすれば第１、第２の半導体素子に
印加される電位が一定であるか否かに係わらず、トレン
チの両側に高電圧がかかることを防止することができ
る。
される第１の半導体素子を第３のトレンチで囲み、それ
よりも低い電位が印加される第２の半導体素子を第４の
トレンチで囲むようにすれば第１、第２の半導体素子に
印加される電位が一定であるか否かに係わらず、トレン
チの両側に高電圧がかかることを防止することができ
る。
【００１７】また、請求項１１に記載の発明において
は、所定電位以上の電位が印加される第１の半導体素子
（１）の全体を第１のトレンチ（２３）で囲み、所定電
位よりも低い電位が印加される第２の半導体素子（２）
の全体を第２のトレンチ（２４）で囲むことを特徴とし
ており、請求項１１と同様の効果が得られる。なお、上
記した括弧内の符号は、後述する実施形態記載の具体的
手段との対応関係を示すものである。
は、所定電位以上の電位が印加される第１の半導体素子
（１）の全体を第１のトレンチ（２３）で囲み、所定電
位よりも低い電位が印加される第２の半導体素子（２）
の全体を第２のトレンチ（２４）で囲むことを特徴とし
ており、請求項１１と同様の効果が得られる。なお、上
記した括弧内の符号は、後述する実施形態記載の具体的
手段との対応関係を示すものである。
【００１８】
【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。 （第１実施形態）図１に本発明の一実施形態を適用した
半導体装置の配置パターンを示し、図２に図１のＡ−Ａ
矢視断面図を示す。 以下、図１、図２に基づいて本実
施形態の半導体装置の構造について説明する。
について説明する。 （第１実施形態）図１に本発明の一実施形態を適用した
半導体装置の配置パターンを示し、図２に図１のＡ−Ａ
矢視断面図を示す。 以下、図１、図２に基づいて本実
施形態の半導体装置の構造について説明する。
【００１９】図１に示すように、高電圧ＩＣは、複数の
半導体素子を隣接させて規則的に整列させた構成となっ
ている。これら複数の半導体素子は、高耐圧ＰｃｈＭＯ
Ｓトランジスタ１と高耐圧ＮｃｈＭＯＳトランジスタ２
とから構成されており、図中の一方の列（紙面左側の
列）がＰｃｈＭＯＳトランジスタ１で構成され、図中の
他方の列（紙面右側の列）がＮｃｈＭＯＳトランジスタ
２で構成されている。
半導体素子を隣接させて規則的に整列させた構成となっ
ている。これら複数の半導体素子は、高耐圧ＰｃｈＭＯ
Ｓトランジスタ１と高耐圧ＮｃｈＭＯＳトランジスタ２
とから構成されており、図中の一方の列（紙面左側の
列）がＰｃｈＭＯＳトランジスタ１で構成され、図中の
他方の列（紙面右側の列）がＮｃｈＭＯＳトランジスタ
２で構成されている。
【００２０】図２に示されるように、ＰｃｈＭＯＳトラ
ンジスタ１は、シリコン基板（第１のシリコン層）３上
に酸化膜（第１の絶縁膜）４とｎ- 型のシリコン層（第
２のシリコン層）５とが順に積層されたＳＯＩ基板６に
形成されている。シリコン層５の表層部にはｐ- 型層７
が形成されており、このｐ- 型層７の表層部の中央には
ドレインコンタクトとしてのｐ型層８が形成されてい
る。このｐ型層８の上部にはドレイン電極９が配置され
ている。このドレイン電極９が出力Ｖｏｕｔを発生す
る。
ンジスタ１は、シリコン基板（第１のシリコン層）３上
に酸化膜（第１の絶縁膜）４とｎ- 型のシリコン層（第
２のシリコン層）５とが順に積層されたＳＯＩ基板６に
形成されている。シリコン層５の表層部にはｐ- 型層７
が形成されており、このｐ- 型層７の表層部の中央には
ドレインコンタクトとしてのｐ型層８が形成されてい
る。このｐ型層８の上部にはドレイン電極９が配置され
ている。このドレイン電極９が出力Ｖｏｕｔを発生す
る。
【００２１】また、Ｐ型層８の両側にはＬＯＣＯＳ酸化
膜１０が形成されており、さらにこれらＬＯＣＯＳ酸化
膜１０の両側にはｎ型ウェル層１１が形成されている。
ｎ型ウェル層１１は、深い拡散工程と基板表面付近の拡
散工程との２回の拡散工程にて形成される。このｎ型ウ
ェル層１１の表層部には、ソースコンタクトとしてのｐ
型層１２およびソースとｎ型ウェル層１１とのコンタク
トを取るためのｎ+ 型層１３が形成されており、これら
ｐ型層１２およびｎ+ 型層１３の上部にはソース電極１
４が配置されている。
膜１０が形成されており、さらにこれらＬＯＣＯＳ酸化
膜１０の両側にはｎ型ウェル層１１が形成されている。
ｎ型ウェル層１１は、深い拡散工程と基板表面付近の拡
散工程との２回の拡散工程にて形成される。このｎ型ウ
ェル層１１の表層部には、ソースコンタクトとしてのｐ
型層１２およびソースとｎ型ウェル層１１とのコンタク
トを取るためのｎ+ 型層１３が形成されており、これら
ｐ型層１２およびｎ+ 型層１３の上部にはソース電極１
４が配置されている。
【００２２】また、ｐ- 型層７とｐ型層１２との間のｎ
型ウェル層１１の上部には、ゲート酸化膜１５を介して
ゲート電極層１６が延設されており、このゲート電極層
１６上にゲート電極１７が配置されている。なお、図示
していないが、高電圧ＩＣには、制御回路が１チップ上
に集積されており、この制御回路によって各ＭＯＳトラ
ンジスタ１、２が制御されるようになっている。
型ウェル層１１の上部には、ゲート酸化膜１５を介して
ゲート電極層１６が延設されており、このゲート電極層
１６上にゲート電極１７が配置されている。なお、図示
していないが、高電圧ＩＣには、制御回路が１チップ上
に集積されており、この制御回路によって各ＭＯＳトラ
ンジスタ１、２が制御されるようになっている。
【００２３】ＰｃｈＭＯＳトランジスタ１は上記構造を
有しており、ｐ- 型層７とｐ型層１２との間のｎ型ウェ
ル層１１の表層部をチャネル領域としてＭＯＳ動作を行
なうように構成されている。このように構成されたＰｃ
ｈＭＯＳトランジスタ１のソース電極１４は電源ライン
に接続されて電源電圧Ｖｄｄ１（例えば２００Ｖ）が印
加されるようになっており、ドレイン電極９が各出力Ｖ
ｏｕｔに接続され、ゲート電極１７が制御回路に接続さ
れている。
有しており、ｐ- 型層７とｐ型層１２との間のｎ型ウェ
ル層１１の表層部をチャネル領域としてＭＯＳ動作を行
なうように構成されている。このように構成されたＰｃ
ｈＭＯＳトランジスタ１のソース電極１４は電源ライン
に接続されて電源電圧Ｖｄｄ１（例えば２００Ｖ）が印
加されるようになっており、ドレイン電極９が各出力Ｖ
ｏｕｔに接続され、ゲート電極１７が制御回路に接続さ
れている。
【００２４】また、図１に示すようにＮｃｈＭＯＳトラ
ンジスタ２のソース電極１８はＧＮＤラインに接続され
ており、ドレイン電極１９が各出力Ｖｏｕｔに接続さ
れ、ゲート電極が制御回路に接続されている。このよう
に構成されたＰｃｈＭＯＳトランジスタ１の１つ１つが
第１のトレンチ２０で囲まれていると共に、ＮｃｈＭＯ
Ｓトランジスタ２の１つ１つが第２のトレンチ２１で囲
まれ（図１参照）ており、これら第１、第２のトレンチ
２１の内壁を熱酸化することによって形成された熱酸化
膜２２にて各ＭＯＳトランジスタ１、２の絶縁分離が成
されている。
ンジスタ２のソース電極１８はＧＮＤラインに接続され
ており、ドレイン電極１９が各出力Ｖｏｕｔに接続さ
れ、ゲート電極が制御回路に接続されている。このよう
に構成されたＰｃｈＭＯＳトランジスタ１の１つ１つが
第１のトレンチ２０で囲まれていると共に、ＮｃｈＭＯ
Ｓトランジスタ２の１つ１つが第２のトレンチ２１で囲
まれ（図１参照）ており、これら第１、第２のトレンチ
２１の内壁を熱酸化することによって形成された熱酸化
膜２２にて各ＭＯＳトランジスタ１、２の絶縁分離が成
されている。
【００２５】また、各第１のトレンチ２０をまとめて囲
むように第３のトレンチ２３が形成されていると共に、
各第２のトレンチ２１をまとめて囲むように第４のトレ
ンチ２４が形成されており、これら第３、第４のトレン
チ２３、２４内壁を熱酸化することによって形成された
熱酸化膜にて第３、第４のトレンチ２３、２４の内外の
絶縁分離が成されている。この熱酸化膜は熱酸化膜２２
と同じ工程で形成される。
むように第３のトレンチ２３が形成されていると共に、
各第２のトレンチ２１をまとめて囲むように第４のトレ
ンチ２４が形成されており、これら第３、第４のトレン
チ２３、２４内壁を熱酸化することによって形成された
熱酸化膜にて第３、第４のトレンチ２３、２４の内外の
絶縁分離が成されている。この熱酸化膜は熱酸化膜２２
と同じ工程で形成される。
【００２６】そして、図１に示すように、第３のトレン
チ２３より内側に電源ラインに接続された電極２５が配
置されており、第３のトレンチ２３より内側（第３のト
レンチ２３と第１のトレンチ２０との間）におけるシリ
コン層５に電源電圧Ｖｄｄｌが印加されるようになって
いる。さらに、第４のトレンチ２４より内側にＧＮＤラ
インに接続された電極２６が配置されており、第４のト
レンチ２４より内側（第４のトレンチ２４と第２のトレ
ンチ２１との間）におけるシリコン層５が電位零となる
ようになっている。そして、第３のトレンチ２３および
第４のトレンチ２４より外側においては、シリコン層５
はフローティング状態とされている。
チ２３より内側に電源ラインに接続された電極２５が配
置されており、第３のトレンチ２３より内側（第３のト
レンチ２３と第１のトレンチ２０との間）におけるシリ
コン層５に電源電圧Ｖｄｄｌが印加されるようになって
いる。さらに、第４のトレンチ２４より内側にＧＮＤラ
インに接続された電極２６が配置されており、第４のト
レンチ２４より内側（第４のトレンチ２４と第２のトレ
ンチ２１との間）におけるシリコン層５が電位零となる
ようになっている。そして、第３のトレンチ２３および
第４のトレンチ２４より外側においては、シリコン層５
はフローティング状態とされている。
【００２７】このように、電源電圧Ｖｄｄ１とされる第
１のトレンチ２０より内側に合わせて、第２のトレンチ
２１より内側におけるシリコン層５に電源電圧Ｖｄｄ１
を印加しているため、第１のトレンチ２０の内外を同電
位にすることができる。このため、第１のトレンチ２０
に電源電圧Ｖｄｄ１がかからず、また半導体素子が形成
されたシリコン層５（第１のトレンチ２０より内側）と
その周囲のシリコン層５（第１のトレンチ２０より外
側）を同電位にできるため、半導体素子への影響をなく
すことができる。
１のトレンチ２０より内側に合わせて、第２のトレンチ
２１より内側におけるシリコン層５に電源電圧Ｖｄｄ１
を印加しているため、第１のトレンチ２０の内外を同電
位にすることができる。このため、第１のトレンチ２０
に電源電圧Ｖｄｄ１がかからず、また半導体素子が形成
されたシリコン層５（第１のトレンチ２０より内側）と
その周囲のシリコン層５（第１のトレンチ２０より外
側）を同電位にできるため、半導体素子への影響をなく
すことができる。
【００２８】また、電源電圧Ｖｄｄ１とＧＮＤ間の２０
０Ｖの高耐圧は、第３のトレンチ２３及び第４のトレン
チ２４という２つのトレンチ内の熱酸化膜２２で支える
ことができるため、これら第３、第４のトレンチ２３、
２４内に形成する熱酸化膜２２の膜厚を薄くすることが
できる。例えば、熱酸化膜２２にかかる電界強度を３
（ＭＶ／ｃｍ）以下に設計したとき、従来技術のように
１つのトレンチで電源電圧Ｖｄｄ１支えた場合には酸化
膜厚が２００（Ｖ）／３（ＭＶ／ｃｍ）＝６７０ｎｍ必
要となるが、本実施形態のように２つのトレンチで電源
電圧Ｖｄｄ１で支えた場合には、３３５ｎｍの酸化膜厚
でよいことになる。
０Ｖの高耐圧は、第３のトレンチ２３及び第４のトレン
チ２４という２つのトレンチ内の熱酸化膜２２で支える
ことができるため、これら第３、第４のトレンチ２３、
２４内に形成する熱酸化膜２２の膜厚を薄くすることが
できる。例えば、熱酸化膜２２にかかる電界強度を３
（ＭＶ／ｃｍ）以下に設計したとき、従来技術のように
１つのトレンチで電源電圧Ｖｄｄ１支えた場合には酸化
膜厚が２００（Ｖ）／３（ＭＶ／ｃｍ）＝６７０ｎｍ必
要となるが、本実施形態のように２つのトレンチで電源
電圧Ｖｄｄ１で支えた場合には、３３５ｎｍの酸化膜厚
でよいことになる。
【００２９】このように、熱酸化膜２２の膜厚を薄くで
きることから、熱酸化膜２２とシリコン層５との間の熱
膨張係数の差に基づいて生じる結晶欠陥を低減すること
ができる。本実施形態では、電源電圧Ｖｄｄｌが印加さ
れる電源ラインにＰｃｈＭＯＳトランジスタ１を接続し
ている場合を説明しているが、図３に示すように、電源
ラインにＮｃｈＭＯＳトランジスタを接続する場合にお
いても本実施形態を適用することが可能である。なお、
ＮｃｈＭＯＳトランジスタの場合、図３に示すように、
ドレイン３０側を電源ラインに接続するようになってい
るが、このようにドレイン３０側に電源電圧Ｖｄｄ１と
する場合でも適用可能である。
きることから、熱酸化膜２２とシリコン層５との間の熱
膨張係数の差に基づいて生じる結晶欠陥を低減すること
ができる。本実施形態では、電源電圧Ｖｄｄｌが印加さ
れる電源ラインにＰｃｈＭＯＳトランジスタ１を接続し
ている場合を説明しているが、図３に示すように、電源
ラインにＮｃｈＭＯＳトランジスタを接続する場合にお
いても本実施形態を適用することが可能である。なお、
ＮｃｈＭＯＳトランジスタの場合、図３に示すように、
ドレイン３０側を電源ラインに接続するようになってい
るが、このようにドレイン３０側に電源電圧Ｖｄｄ１と
する場合でも適用可能である。
【００３０】また、ＭＯＳトランジスタ１、２の代わり
に、図４に示すように、図２におけるｐ型層８をｎ型層
３１に変えたようなＩＧＢＴを用いる場合においても本
実施形態を適用することが可能である。 （第２実施形態）本発明の第２実施形態について説明す
る。本実施形態における高電圧ＩＣの構成は、第１実施
形態とほぼ同様であるため、同様の部分には第１実施形
態と同じ符号を付し、異なる部分についてのみ説明す
る。図５に本実施形態を適用した高電圧ＩＣの配置パタ
ーンを示す。又、図６に図５のＢ−Ｂ’矢視断面図を示
す。
に、図４に示すように、図２におけるｐ型層８をｎ型層
３１に変えたようなＩＧＢＴを用いる場合においても本
実施形態を適用することが可能である。 （第２実施形態）本発明の第２実施形態について説明す
る。本実施形態における高電圧ＩＣの構成は、第１実施
形態とほぼ同様であるため、同様の部分には第１実施形
態と同じ符号を付し、異なる部分についてのみ説明す
る。図５に本実施形態を適用した高電圧ＩＣの配置パタ
ーンを示す。又、図６に図５のＢ−Ｂ’矢視断面図を示
す。
【００３１】図５、図６に示すように、本実施形態で
は、隣接し合うＰｃｈＭＯＳトランジスタ１を囲む第１
のトレンチ２０が部分的に重なっており、隣り合うＰｃ
ｈＭＯＳトランジスタ１同士で第１のトレンチ２０を共
有している。また、隣接し合うＮｃｈＭＯＳトランジス
タ２を囲む第２のトレンチ２１が部分的に重なってお
り、隣り合うＮｃｈＭＯＳトランジスタ２同士で第２の
トレンチ２１を共有している。
は、隣接し合うＰｃｈＭＯＳトランジスタ１を囲む第１
のトレンチ２０が部分的に重なっており、隣り合うＰｃ
ｈＭＯＳトランジスタ１同士で第１のトレンチ２０を共
有している。また、隣接し合うＮｃｈＭＯＳトランジス
タ２を囲む第２のトレンチ２１が部分的に重なってお
り、隣り合うＮｃｈＭＯＳトランジスタ２同士で第２の
トレンチ２１を共有している。
【００３２】このように、第１のトレンチ２０や第２の
トレンチ２１を部分的に重ね合わせて共有させることに
より、第１実施形態と同様の効果が得られ、さらにＰｃ
ｈＭＯＳトランジスタ１やＮｃｈＭＯＳトランジスタ２
の配列方向において、高電圧ＩＣの集積化を図ることが
でき、素子配置の面積効率を向上させることができる。
トレンチ２１を部分的に重ね合わせて共有させることに
より、第１実施形態と同様の効果が得られ、さらにＰｃ
ｈＭＯＳトランジスタ１やＮｃｈＭＯＳトランジスタ２
の配列方向において、高電圧ＩＣの集積化を図ることが
でき、素子配置の面積効率を向上させることができる。
【００３３】例えば、図１４、図１５に示した従来技術
に対して図５、図６に示す本実施形態の場合には、１素
子当たり１５μｍ程度小さくなる。この様な素子が複数
個隣接するように配置されるため、それら複数個分のサ
イズ縮小を図ることができる。 （第３実施形態）本発明の第３の実施形態について説明
する。本実施形態における高電圧ＩＣの構成は、第１実
施形態とほぼ同様であるため、同様の部分には第１実施
形態と同じ符号を付し、異なる部分についてのみ説明す
る。図７に本実施形態を適用した高電圧ＩＣの配置パタ
ーンを示す。又、図８に図７のＣ−Ｃ’矢視断面図を示
す。
に対して図５、図６に示す本実施形態の場合には、１素
子当たり１５μｍ程度小さくなる。この様な素子が複数
個隣接するように配置されるため、それら複数個分のサ
イズ縮小を図ることができる。 （第３実施形態）本発明の第３の実施形態について説明
する。本実施形態における高電圧ＩＣの構成は、第１実
施形態とほぼ同様であるため、同様の部分には第１実施
形態と同じ符号を付し、異なる部分についてのみ説明す
る。図７に本実施形態を適用した高電圧ＩＣの配置パタ
ーンを示す。又、図８に図７のＣ−Ｃ’矢視断面図を示
す。
【００３４】図７、図８に示すように、本実施形態で
は、第１実施形態に対して各ＭＯＳトランジスタ１、２
を個々に囲んだ第１、第２のトレンチ２１をなくし、隣
接し合うＰｃｈＭＯＳトランジスタ１のソース部分（ｐ
型層１２など）を共有化することによって、ＰｃｈＭＯ
Ｓトランジスタ１の配列方向において、高電圧ＩＣの集
積化を図ることができ、素子配置の面積効率を向上させ
ることができる。
は、第１実施形態に対して各ＭＯＳトランジスタ１、２
を個々に囲んだ第１、第２のトレンチ２１をなくし、隣
接し合うＰｃｈＭＯＳトランジスタ１のソース部分（ｐ
型層１２など）を共有化することによって、ＰｃｈＭＯ
Ｓトランジスタ１の配列方向において、高電圧ＩＣの集
積化を図ることができ、素子配置の面積効率を向上させ
ることができる。
【００３５】例えば、図１４、図１５に示した従来技術
に対して図７、図８に示す本実施形態の場合には、１素
子当たり３０μｍ程度小さくなる。この様な素子が複数
個隣接するように配置されるため、それら複数個分のサ
イズ縮小を図ることができる。このとき、第３のトレン
チ２３及び第４のトレンチ２４の外側の半導体層５はフ
ローティングである。
に対して図７、図８に示す本実施形態の場合には、１素
子当たり３０μｍ程度小さくなる。この様な素子が複数
個隣接するように配置されるため、それら複数個分のサ
イズ縮小を図ることができる。このとき、第３のトレン
チ２３及び第４のトレンチ２４の外側の半導体層５はフ
ローティングである。
【００３６】なお、本実施形態の場合においても、第１
実施形態と同様に、第３のトレンチ２３より内側の電源
電圧Ｖｄｄ１と第４のトレンチ２４より内側のＧＮＤ間
の２００Ｖの高耐圧は、第３のトレンチ２３及び第４の
トレンチ２４という２つのトレンチ内の熱酸化膜２２で
支えることができるため、第１実施形態と同様の効果が
得られる。また、ＰｃｈＭＯＳトランジスタ１のソース
部分が共有化されているので、第３のトレンチ２３内お
よび第４のトレンチ２４内のトランジスタ同士が動作し
たときに干渉し制御に悪影響を与えることはない。
実施形態と同様に、第３のトレンチ２３より内側の電源
電圧Ｖｄｄ１と第４のトレンチ２４より内側のＧＮＤ間
の２００Ｖの高耐圧は、第３のトレンチ２３及び第４の
トレンチ２４という２つのトレンチ内の熱酸化膜２２で
支えることができるため、第１実施形態と同様の効果が
得られる。また、ＰｃｈＭＯＳトランジスタ１のソース
部分が共有化されているので、第３のトレンチ２３内お
よび第４のトレンチ２４内のトランジスタ同士が動作し
たときに干渉し制御に悪影響を与えることはない。
【００３７】本実施形態では、電源電圧Ｖｄｄｌが印加
される電源ラインにＰｃｈＭＯＳトランジスタ１を接続
している場合を説明しているが、他の半導体素子に適用
しても良い。つまり、同電位に固定される部分を共有化
させることができる半導体素子であれば、ＰｃｈＭＯＳ
トランジスタ１に限らず本実施形態を適用可能である。
される電源ラインにＰｃｈＭＯＳトランジスタ１を接続
している場合を説明しているが、他の半導体素子に適用
しても良い。つまり、同電位に固定される部分を共有化
させることができる半導体素子であれば、ＰｃｈＭＯＳ
トランジスタ１に限らず本実施形態を適用可能である。
【００３８】例えば、図９に示すように、電源ラインに
ＮｃｈＭＯＳトランジスタを接続する場合においても本
実施形態を適用することが可能である。なお、ＮｃｈＭ
ＯＳトランジスタの場合、図９に示すように、ドレイン
部分を共有化すればよい。また、ＭＯＳトランジスタ１
の代わりにＩＧＢＴを用いる場合、例えば、図１０に示
すように、図８に示すｐ型層８およびｎ- 型層５以外の
各不純物層の導電型を反転させたｎチャネルタイプのＩ
ＧＢＴを用いる場合においても本実施形態を適用するこ
とが可能である。 （第４実施形態）本発明の第４実施形態について説明す
る。本実施形態における高電圧ＩＣの構成は、第１実施
形態とほぼ同様であるため、同様の部分には第１実施形
態と同じ符号を付し、異なる部分についてのみ説明す
る。図１１に本実施形態を適用した高電圧ＩＣの配置パ
ターンを示す。
ＮｃｈＭＯＳトランジスタを接続する場合においても本
実施形態を適用することが可能である。なお、ＮｃｈＭ
ＯＳトランジスタの場合、図９に示すように、ドレイン
部分を共有化すればよい。また、ＭＯＳトランジスタ１
の代わりにＩＧＢＴを用いる場合、例えば、図１０に示
すように、図８に示すｐ型層８およびｎ- 型層５以外の
各不純物層の導電型を反転させたｎチャネルタイプのＩ
ＧＢＴを用いる場合においても本実施形態を適用するこ
とが可能である。 （第４実施形態）本発明の第４実施形態について説明す
る。本実施形態における高電圧ＩＣの構成は、第１実施
形態とほぼ同様であるため、同様の部分には第１実施形
態と同じ符号を付し、異なる部分についてのみ説明す
る。図１１に本実施形態を適用した高電圧ＩＣの配置パ
ターンを示す。
【００３９】図１１に示すように、本実施形態では、第
３のトレンチ２３を囲むように第５、第６のトレンチ４
１、４２が形成されており、第４のトレンチ２４を囲む
ように第７のトレンチ４３が形成されている。そして、
第５のトレンチ４１より内側（第５のトレンチ４１と第
３のトレンチとの間）、第６のトレンチ４２、及び第７
のトレンチ４３より内側（第６のトレンチ４２と第４の
トレンチ２４との間及び第６のトレンチ４２と第７のト
レンチ４３との間）はフローティング状態にされてい
る。
３のトレンチ２３を囲むように第５、第６のトレンチ４
１、４２が形成されており、第４のトレンチ２４を囲む
ように第７のトレンチ４３が形成されている。そして、
第５のトレンチ４１より内側（第５のトレンチ４１と第
３のトレンチとの間）、第６のトレンチ４２、及び第７
のトレンチ４３より内側（第６のトレンチ４２と第４の
トレンチ２４との間及び第６のトレンチ４２と第７のト
レンチ４３との間）はフローティング状態にされてい
る。
【００４０】本実施形態の場合においては、第３のトレ
ンチ２３より内側の電源電圧Ｖｄｄ１と第４のトレンチ
２４より内側のＧＮＤ間の２００Ｖの高耐圧は、第３の
トレンチ２３、第５のトレンチ４１、第６のトレンチ４
２、第７のトレンチ４３及び第４のトレンチ２４という
５つのトレンチ内の熱酸化膜２２で支えることができる
ため、第１実施形態と比べてさらに、熱酸化膜２２の膜
厚をさらに薄くすることができる。このため、トレンチ
近傍の結晶欠陥をより低減することができる。
ンチ２３より内側の電源電圧Ｖｄｄ１と第４のトレンチ
２４より内側のＧＮＤ間の２００Ｖの高耐圧は、第３の
トレンチ２３、第５のトレンチ４１、第６のトレンチ４
２、第７のトレンチ４３及び第４のトレンチ２４という
５つのトレンチ内の熱酸化膜２２で支えることができる
ため、第１実施形態と比べてさらに、熱酸化膜２２の膜
厚をさらに薄くすることができる。このため、トレンチ
近傍の結晶欠陥をより低減することができる。
【００４１】なお、第１実施形態では、第３、第４のト
レンチ２３、２４より外側をフローティング状態として
いるが、第３、第４のトレンチ２３、２４より外側をＧ
ＮＤ電位にする場合がある。このような場合には、第３
のトレンチ２３の両側に電源電圧Ｖｄｄ１がかかること
になってしまうため、第３のトレンチ２３を本実施形態
のように第５のトレンチ４１、さらには第６のトレンチ
４２で囲み、これら第５、第６のトレンチ４１、４２よ
り内側をフローティング状態にすれば、電源電圧Ｖｄｄ
１を２以上のトレンチで支えるようにできる。 （他の実施形態）上記実施形態では、各半導体素子１、
２が電源ラインとＧＮＤライン接続される場合を例に挙
げて説明しているが、本発明は必ずしもこのような電位
のラインに接続される場合のみに適用されるものではな
く、電源ラインから電圧降下した電位に接続される半導
体素子に本発明を適用しても良い。
レンチ２３、２４より外側をフローティング状態として
いるが、第３、第４のトレンチ２３、２４より外側をＧ
ＮＤ電位にする場合がある。このような場合には、第３
のトレンチ２３の両側に電源電圧Ｖｄｄ１がかかること
になってしまうため、第３のトレンチ２３を本実施形態
のように第５のトレンチ４１、さらには第６のトレンチ
４２で囲み、これら第５、第６のトレンチ４１、４２よ
り内側をフローティング状態にすれば、電源電圧Ｖｄｄ
１を２以上のトレンチで支えるようにできる。 （他の実施形態）上記実施形態では、各半導体素子１、
２が電源ラインとＧＮＤライン接続される場合を例に挙
げて説明しているが、本発明は必ずしもこのような電位
のラインに接続される場合のみに適用されるものではな
く、電源ラインから電圧降下した電位に接続される半導
体素子に本発明を適用しても良い。
【００４２】また、上記実施形態では、各半導体素子
１、２が同電位のラインに接続されるような場合、つま
りＰｃｈＭＯＳトランジスタ１が電源電圧Ｖｄｄ１とな
り、ＮｃｈＭＯＳトランジスタ２がＧＮＤ電位となる場
合を例に挙げて説明したが、各トレンチでひとまとめと
される各半導体素子（例えば、図１に示す第３のトレン
チ２３でまとめられる各ＰｃｈＭＯＳトランジスタ１）
のそれぞれに異なる電圧が印加される場合においても本
発明を適用することができる。
１、２が同電位のラインに接続されるような場合、つま
りＰｃｈＭＯＳトランジスタ１が電源電圧Ｖｄｄ１とな
り、ＮｃｈＭＯＳトランジスタ２がＧＮＤ電位となる場
合を例に挙げて説明したが、各トレンチでひとまとめと
される各半導体素子（例えば、図１に示す第３のトレン
チ２３でまとめられる各ＰｃｈＭＯＳトランジスタ１）
のそれぞれに異なる電圧が印加される場合においても本
発明を適用することができる。
【００４３】このような場合には、例えば、電源電圧Ｖ
ｄｄ１とＧＮＤ電位の中点電位よりも高い電圧が印加さ
れる半導体素子を１つのトレンチ内にまとめると共に、
該トレンチより内側を電源ラインに接続し、中点電位よ
りも低い電圧が印加される半導体素子をもう１つのトレ
ンチ内にまとめると共に、該トレンチより内側をＧＮＤ
ラインで接続するようにすればよい。なお、トレンチよ
り内側の電位は必ずしも電源ラインやＧＮＤラインに接
続する必要はなく、各トレンチの両側にかかる電圧が電
源電圧Ｖｄｄ１以下となるように各トレンチ内外の電位
を設定できれば、どのような電位としてもよい。
ｄｄ１とＧＮＤ電位の中点電位よりも高い電圧が印加さ
れる半導体素子を１つのトレンチ内にまとめると共に、
該トレンチより内側を電源ラインに接続し、中点電位よ
りも低い電圧が印加される半導体素子をもう１つのトレ
ンチ内にまとめると共に、該トレンチより内側をＧＮＤ
ラインで接続するようにすればよい。なお、トレンチよ
り内側の電位は必ずしも電源ラインやＧＮＤラインに接
続する必要はなく、各トレンチの両側にかかる電圧が電
源電圧Ｖｄｄ１以下となるように各トレンチ内外の電位
を設定できれば、どのような電位としてもよい。
【００４４】第４実施形態では、第３のトレンチ２３を
第５、第６のトレンチで囲み、第４のトレンチ２４を第
７のトレンチで囲んでいるが、複数の高耐圧ＰｃｈＭＯ
Ｓトランジスタ１をまとめて二重或いは三重以上のトレ
ンチで囲み、同様にＧＮＤに繋がる複数の高耐圧Ｎｃｈ
ＭＯＳトランジスタ２をまとめて二重或いは三重以上の
トレンチで囲むようにしてもよい。また、第２実施形態
のように第１、第２のトレンチ２１を共有化したものに
おいても、図１２に示すように、第３、第４のトレンチ
２３、２４を二重、三重のトレンチ５１、５２、５３で
囲うようにしてもよい。さらに、第３実施形態に示すよ
うに第１、第２のトレンチ２１をなくし、同電位となる
部分を共有化させたものにおいても、図１３に示すよう
に、第４、第５のトレンチを二重、三重のトレンチ６
１、６２、６３で囲むようにしても良い。
第５、第６のトレンチで囲み、第４のトレンチ２４を第
７のトレンチで囲んでいるが、複数の高耐圧ＰｃｈＭＯ
Ｓトランジスタ１をまとめて二重或いは三重以上のトレ
ンチで囲み、同様にＧＮＤに繋がる複数の高耐圧Ｎｃｈ
ＭＯＳトランジスタ２をまとめて二重或いは三重以上の
トレンチで囲むようにしてもよい。また、第２実施形態
のように第１、第２のトレンチ２１を共有化したものに
おいても、図１２に示すように、第３、第４のトレンチ
２３、２４を二重、三重のトレンチ５１、５２、５３で
囲うようにしてもよい。さらに、第３実施形態に示すよ
うに第１、第２のトレンチ２１をなくし、同電位となる
部分を共有化させたものにおいても、図１３に示すよう
に、第４、第５のトレンチを二重、三重のトレンチ６
１、６２、６３で囲むようにしても良い。
【図１】本発明の第１実施形態における高電圧ＩＣの上
面模式図である。
面模式図である。
【図２】図１に示す高電圧ＩＣのＡ−Ａ’矢視断面図で
ある。
ある。
【図３】ＮｃｈＭＯＳトランジスタ２を電源ラインに接
続する場合を説明するための図である。
続する場合を説明するための図である。
【図４】ＩＧＢＴを電源ラインに接続する場合を説明す
るための図である。
るための図である。
【図５】本発明の第２実施形態における高電圧ＩＣの上
面模式図である。
面模式図である。
【図６】図５に示す高電圧ＩＣのＢ−Ｂ’矢視断面図で
ある。
ある。
【図７】本発明の第３実施形態における高電圧ＩＣの上
面模式図である。
面模式図である。
【図８】図７に示す高電圧ＩＣのＣ−Ｃ’矢視断面図で
ある。
ある。
【図９】ＮｃｈＭＯＳトランジスタ２を電源ラインに接
続する場合を説明するための図である。
続する場合を説明するための図である。
【図１０】ＩＧＢＴを電源ラインに接続する場合を説明
するための図である。
するための図である。
【図１１】本発明の第４実施形態における高電圧ＩＣの
上面模式図である。
上面模式図である。
【図１２】他の実施形態における高電圧ＩＣの上面模式
図である。
図である。
【図１３】他の実施形態における高電圧ＩＣの上面模式
図である。
図である。
【図１４】従来の高電圧ＩＣの上面模式図である。
【図１５】図１４に示す高電圧ＩＣのＺ−Ｚ’矢視断面
図である。
図である。
１…ＰｃｈＭＯＳトランジスタ、２…ＮｃｈＭＯＳトラ
ンジスタ、６…ＳＯＩ基板、１８…ソース電極、１９…
ドレイン電極、２０…第１のトレンチ、２１…第２のト
レンチ、２２…熱酸化膜、２３…第３のトレンチ、２４
…第４のトレンチ。
ンジスタ、６…ＳＯＩ基板、１８…ソース電極、１９…
ドレイン電極、２０…第１のトレンチ、２１…第２のト
レンチ、２２…熱酸化膜、２３…第３のトレンチ、２４
…第４のトレンチ。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA09 AA13 AA35 AA44 AA82 BA02 BB01 CA03 CA17 CA19 CA24 DA12 DA22 DA43 DA53 5F048 AA01 AA05 AA07 AB07 AC03 BA16 BB05 BC03 BC07 BE09 BG07 BG12 BG14 5F110 AA06 AA13 BB02 CC02 DD05 DD13 DD22 EE23 FF12 GG02 GG12 GG22 HJ13 HL03 HM02 HM12 NN62 NN66 NN74
Claims (11)
- 【請求項１】 第１のシリコン層（３）と、該第１のシ
リコン層上に配置された第１の絶縁膜（４）と、該第１
の絶縁膜上に形成された第２のシリコン層（５）とを有
してなるＳＯＩ基板（６）と、 前記第２のシリコン層に形成され、電源電圧が印加され
る複数の第１の半導体素子（１）と、 前記第２のシリコン層に形成され、接地電位が印加され
る複数の第２の半導体素子（２）と、 前記第２のシリコン層を貫通して前記第１の絶縁膜に達
するように形成され、前記複数の第１の半導体素子のそ
れぞれを別々に囲むように形成された絶縁分離用の複数
の第１のトレンチ（２０）と、 前記第２のシリコン層を貫通して前記第１の絶縁膜に達
するように形成され、前記複数の第２の半導体素子のそ
れぞれを別々に囲むように形成された絶縁分離用の複数
の第２のトレンチ（２１）と、 前記第２のシリコン層を貫通して前記第１の絶縁膜に達
するように形成され、 前記複数の第１のトレンチを囲む絶縁分離用の第３のト
レンチ（２３）と、 前記第２のシリコン層を貫通して前記第１の絶縁膜に達
するように形成され、前記複数の第２のトレンチを囲む
絶縁分離用の第４のトレンチ（２４）とを有し、 前記第３のトレンチと前記第１のトレンチの間における
前記第２のシリコン層は、前記電源電圧とされているこ
とを特徴とする半導体装置。 - 【請求項２】 前記複数の第１の半導体素子はそれぞれ
が隣接するように配置されいると共に、隣接し合う該第
１の半導体素子は、これらの半導体素子を囲む前記第１
のトレンチを部分的に共有しており、 前記複数の第２の半導体素子はそれぞれが隣接するよう
に配置されいると共に、隣接し合う該第２の半導体素子
は、これらの半導体素子を囲む前記第２のトレンチを部
分的に共有していることを特徴とする請求項１に記載の
半導体装置。 - 【請求項３】 前記第２のシリコン層を貫通して前記第
１の絶縁膜に達するように形成されていると共に、前記
第３、第４のトレンチの少なくとも一方を囲むように形
成された絶縁分離用の第５のトレンチ（４１、４２、４
３、５１、５２、５３）を備えていることを特徴とする
請求項１又は２に記載の半導体装置。 - 【請求項４】 前記第３のトレンチおよび前記第４のト
レンチより外側において、前記第２のシリコン層はフロ
ーティング状態とされていることを特徴とする請求項１
乃至３のいずれか１つに記載の半導体装置。 - 【請求項５】 第１のシリコン層（３）と、該第１のシ
リコン層上に配置された第１の絶縁膜（４）と、該第１
の絶縁膜上に形成された第２のシリコン層（５）とを有
してなるＳＯＩ基板（６）と、 前記第２のシリコン層に形成され、電源電圧が印加され
る複数の第１の半導体素子（１）と、 前記第２のシリコン層に形成され、接地電位が印加され
る複数の第２の半導体素子（２）と、 前記第２のシリコン層を貫通して前記第１の絶縁膜に達
するように形成され、前記複数の第１の半導体素子の全
体を囲むように形成された絶縁分離用の第１のトレンチ
（２３）と、 前記第２のシリコン層を貫通して前記第１の絶縁膜に達
するように形成され、前記複数の第２の半導体素子の全
体を囲むように形成された絶縁分離用の第２のトレンチ
（２４）とを有し、 前記第１のトレンチより内側において、前記第２のシリ
コン層は前記電源電圧とされ、前記第２のトレンチより
内側において、前記第２のシリコン層は前記接地電位と
され、前記第１のトレンチより外側かつ前記第２のトレ
ンチより外側において、前記第２のシリコン層はフロー
ティング状態にされていることを特徴とする半導体装
置。 - 【請求項６】 前記複数の第１の半導体素子は、隣接す
るもの同士で同電位とされる領域（１２）が共有されて
いることを特徴とする請求項５に記載の半導体装置。 - 【請求項７】 前記各トレンチの内壁には、酸化膜（２
２）が形成されており、該酸化膜の膜厚と、該酸化膜が
破壊される破壊電界強度と、前記電源電圧との関係が、
酸化膜厚＜電源電圧／破壊電界強度とされていることを
特徴とする請求項１乃至６のいずれか１つに記載の半導
体装置。 - 【請求項８】 前記第１の半導体素子のコンタクト部の
うち、前記第１のトレンチの内側の最も該トレンチ寄り
の部分（１１）に前記電源電圧が印加されるように、前
記複数の第１の半導体素子が配置されていることを特徴
とする請求項１乃至７のいずれか１つに記載の半導体装
置。 - 【請求項９】 前記第１の半導体素子および前記第２の
半導体素子は、ＬＤＭＯＳトランジスタ或いはＬ−ＩＧ
ＢＴトランジスタ或いはサイリスタであることを特徴す
る請求項１乃至８のいずれか１つに記載の半導体装置。 - 【請求項１０】 第１のシリコン層（３）と、該第１の
シリコン層上に配置された第１の絶縁膜（４）と、該第
１の絶縁膜上に形成された第２のシリコン層（５）とを
有してなるＳＯＩ基板（６）と、 前記第２のシリコン層に形成され、所定電位以上の電位
が印加される複数の第１の半導体素子（１）と、 前記第２のシリコン層に形成され、前記所定電位よりも
低い電位が印加される複数の第２の半導体素子（２）
と、 前記第２のシリコン層を貫通して前記第１の絶縁膜に達
するように形成され、前記複数の第１の半導体素子のそ
れぞれを別々に囲むように形成された絶縁分離用の複数
の第１のトレンチ（２０）と、 前記第２のシリコン層を貫通して前記第１の絶縁膜に達
するように形成され、前記複数の第２半導体素子のそれ
ぞれを別々に囲むように形成された絶縁分離用の複数の
第２のトレンチ（２１）と、 前記第２のシリコン層を貫通して前記第１の絶縁膜に達
するように形成され、 前記複数の第１のトレンチを囲む絶縁分離用の第３のト
レンチ（２３）と、 前記第２のシリコン層を貫通して前記第１の絶縁膜に達
するように形成され、前記複数の第２のトレンチを囲む
絶縁分離用の第４のトレンチ（２４）とを有し、 前記第３のトレンチと第１のトレンチとの間における前
記第２のシリコン層は、前記所定電位以上の電位とされ
ていることを特徴とする半導体装置。 - 【請求項１１】 第１のシリコン層（３）と、該第１の
シリコン層上に配置された第１の絶縁膜（４）と、該第
１の絶縁膜上に形成された第２のシリコン層（５）とを
有してなるＳＯＩ基板（６）と、 前記第２のシリコン層に形成され、所定電位以上の電位
が印加される複数の第１の半導体素子（１）と、 前記第２のシリコン層に形成され、前記所定電位よりも
低い電位が印加される複数の第２の半導体素子（２）
と、 前記第２のシリコン層を貫通して前記第１の絶縁膜に達
するように形成され、前記複数の第１の半導体素子の全
体を囲むように形成された絶縁分離用の第１のトレンチ
（２３）と、 前記第２のシリコン層を貫通して前記第１の絶縁膜に達
するように形成され、前記複数の第２の半導体素子の全
体を囲むように形成された絶縁分離用の第２のトレンチ
（２４）とを有し、 前記第１のトレンチより内側において、前記第２のシリ
コン層は前記所定電位以上の電位とされ、前記第２のト
レンチより内側において、前記第２のシリコン層は前記
所定電位より低い電位とされ、前記第１のトレンチより
外側かつ前記第２のトレンチより外側において、前記第
２のシリコン層はフローティング状態にされていること
を特徴とする半導体装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02541099A JP4206543B2 (ja) | 1999-02-02 | 1999-02-02 | 半導体装置 |
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|---|---|
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