JP2000183090A - チップサイズパッケージ及びその製造方法 - Google Patents
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- H01L2224/11901—Methods of manufacturing bump connectors involving a specific sequence of method steps with repetition of the same manufacturing step
- H01L2224/11902—Multiple masking steps
- H01L2224/11903—Multiple masking steps using different masks
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- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【課題】チップサイズパッケージの信頼性を確保しなが
ら、再配線層の形成工程を既存のＳｉウエーハプロセス
の工程フロー内に含めること 【解決手段】金属電極パッド２と半田バンプ１３とを接
続する配線層４をＡｌ合金で形成する。これに伴って、
Ａｌ合金から成る配線層４の機械的強度および耐湿性対
策として、この配線層４をＳｉＮなどのパッシベーショ
ン膜５で被覆する。配線層４とＡｌ電極パッド２との
間、配線層４と柱状電極１１との間にはバリア層を形成
する。これにより、信頼性を確保しながら配線層４を既
存のＳｉウエーハプロセスの工程フロー内に含めること
が可能になる
ら、再配線層の形成工程を既存のＳｉウエーハプロセス
の工程フロー内に含めること 【解決手段】金属電極パッド２と半田バンプ１３とを接
続する配線層４をＡｌ合金で形成する。これに伴って、
Ａｌ合金から成る配線層４の機械的強度および耐湿性対
策として、この配線層４をＳｉＮなどのパッシベーショ
ン膜５で被覆する。配線層４とＡｌ電極パッド２との
間、配線層４と柱状電極１１との間にはバリア層を形成
する。これにより、信頼性を確保しながら配線層４を既
存のＳｉウエーハプロセスの工程フロー内に含めること
が可能になる
Description
【０００１】
【発明の属する技術分野】本発明は、チップサイズパッ
ケージ及びその製造方法に関する。チップサイズパッケ
ージ（Chip Size Package）は、ＣＳＰとも呼ばれ、チ
ップサイズと同等か、わずかに大きいパッケージの総称
であり、高密度実装を目的としたパッケージである。
ケージ及びその製造方法に関する。チップサイズパッケ
ージ（Chip Size Package）は、ＣＳＰとも呼ばれ、チ
ップサイズと同等か、わずかに大きいパッケージの総称
であり、高密度実装を目的としたパッケージである。
【０００２】
【従来の技術】従来、この分野では、一般にＢＧＡ（Ba
ll Grid Array）と呼ばれ、面状に配列された複数のハ
ンダボールを持つ構造、ファインピッチＢＧＡと呼ば
れ、ＢＧＡのボールピッチをさらに狭ピッチにしてＰＫ
Ｇ外形がチップサイズに近くなった構造等が知られてい
る。
ll Grid Array）と呼ばれ、面状に配列された複数のハ
ンダボールを持つ構造、ファインピッチＢＧＡと呼ば
れ、ＢＧＡのボールピッチをさらに狭ピッチにしてＰＫ
Ｇ外形がチップサイズに近くなった構造等が知られてい
る。
【０００３】また、最近では、「日経マイクロデバイ
ス」１９９８年８月号 ４４頁〜７１頁に記載されたウ
エハーＣＳＰがある。このウエハーＣＳＰは、基本的に
は、チップのダイシング前に配線やアレイ状のパッドを
ウエハープロセス（前工程）で作り込むＣＳＰである。
この技術によって、ウエハープロセスとパッケージ・プ
ロセス（後工程）が一体化され、パッケージ・コストが
大幅に低減できるようになることが期待されている。
ス」１９９８年８月号 ４４頁〜７１頁に記載されたウ
エハーＣＳＰがある。このウエハーＣＳＰは、基本的に
は、チップのダイシング前に配線やアレイ状のパッドを
ウエハープロセス（前工程）で作り込むＣＳＰである。
この技術によって、ウエハープロセスとパッケージ・プ
ロセス（後工程）が一体化され、パッケージ・コストが
大幅に低減できるようになることが期待されている。
【０００４】ウエーハＣＳＰの種類には、封止樹脂型と
再配線型がある。このうち、再配線型は、図１３に示す
ように、封止樹脂を使わず、再配線を形成した構造であ
る。チップ５１の表面にＡｌ電極５２、Ｃｕから成る配
線層５３、絶縁層５４が積層され、配線層５３上にはメ
タル・ポスト５５が形成され、その上に半田バンプ５６
が形成されている。配線層５３は、半田バンプ５６をチ
ップ上に所定のアレイ状に配置するための再配線として
用いられる。
再配線型がある。このうち、再配線型は、図１３に示す
ように、封止樹脂を使わず、再配線を形成した構造であ
る。チップ５１の表面にＡｌ電極５２、Ｃｕから成る配
線層５３、絶縁層５４が積層され、配線層５３上にはメ
タル・ポスト５５が形成され、その上に半田バンプ５６
が形成されている。配線層５３は、半田バンプ５６をチ
ップ上に所定のアレイ状に配置するための再配線として
用いられる。
【０００５】以下、従来のチップサイズパッケージの製
造方法を図１４乃至図１７を参照しながら説明する。
造方法を図１４乃至図１７を参照しながら説明する。
【０００６】図１４に示すように、半導体基板６１上に
Ａｌ電極パッド６２を形成し、これを覆うようにＳｉＮ
から成るパッシベーション膜６３を形成する。Ａｌ電極
パッド６２上には、後に形成する配線層との電気的接続
をとるために開口を設ける。
Ａｌ電極パッド６２を形成し、これを覆うようにＳｉＮ
から成るパッシベーション膜６３を形成する。Ａｌ電極
パッド６２上には、後に形成する配線層との電気的接続
をとるために開口を設ける。
【０００７】そして、図１５に示すように、全面にＣｒ
から成るバリア層６４およびＣｕから成るメッキ用電極
層６５をスパッタ法により形成する。このバリア層６４
は、Ｃｕから成る配線層６７とＡｌ電極パッド６２との
間に介在して、ＣｕとＡｌが相互に侵入することを防止
している。
から成るバリア層６４およびＣｕから成るメッキ用電極
層６５をスパッタ法により形成する。このバリア層６４
は、Ｃｕから成る配線層６７とＡｌ電極パッド６２との
間に介在して、ＣｕとＡｌが相互に侵入することを防止
している。
【０００８】次に、図１６に示すように、メッキ用電極
層６５上の所定の領域にホトレジスト層６６を形成し、
電解メッキによりＣｕから成る配線層６７を形成する。
層６５上の所定の領域にホトレジスト層６６を形成し、
電解メッキによりＣｕから成る配線層６７を形成する。
【０００９】そして、図１７に示すように、配線層６７
をマスクにして、メッキ用電極層６５およびバリア層６
６をウエットエッチングにより除去する。
をマスクにして、メッキ用電極層６５およびバリア層６
６をウエットエッチングにより除去する。
【００１０】
【発明が解決しようとする課題】上記従来技術のよう
に、Ａｌ電極パッドと半田バンプとを接続する配線層の
材料として、機械的強度、耐湿性などの信頼性確保の観
点からＣｕを用いるられる。
に、Ａｌ電極パッドと半田バンプとを接続する配線層の
材料として、機械的強度、耐湿性などの信頼性確保の観
点からＣｕを用いるられる。
【００１１】しかしながら、Ｃｕはエッチングが困難で
あることから、メッキ技術による成膜が必要であり、通
常のＳｉウエーハプロセスで処理できない。本発明は、
このような課題の鑑みてなされたものであり、再配線層
の形成工程を既存のＳｉウエーハプロセスの工程フロー
内に含めて、ウエーハＣＳＰの製造工程を容易にし、か
つ簡略化することを目的としている。
あることから、メッキ技術による成膜が必要であり、通
常のＳｉウエーハプロセスで処理できない。本発明は、
このような課題の鑑みてなされたものであり、再配線層
の形成工程を既存のＳｉウエーハプロセスの工程フロー
内に含めて、ウエーハＣＳＰの製造工程を容易にし、か
つ簡略化することを目的としている。
【００１２】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明は金属電極パッドと半田バンプとを接続す
る再配線層をＡｌ合金で形成する。これに伴って、Ａｌ
合金から成る再配線層の機械的強度および耐湿性対策と
して、この配線層をＳｉＮなどのパッシベーション膜で
被覆する。再配線層とＡｌ電極パッドとの間、再配線層
と柱状電極との間にはバリア層を形成する。
めに、本発明は金属電極パッドと半田バンプとを接続す
る再配線層をＡｌ合金で形成する。これに伴って、Ａｌ
合金から成る再配線層の機械的強度および耐湿性対策と
して、この配線層をＳｉＮなどのパッシベーション膜で
被覆する。再配線層とＡｌ電極パッドとの間、再配線層
と柱状電極との間にはバリア層を形成する。
【００１３】これにより、信頼性を確保しながら再配線
層を既存のＳｉウエーハプロセスの工程フロー内に含め
ることが可能になる。
層を既存のＳｉウエーハプロセスの工程フロー内に含め
ることが可能になる。
【００１４】また、再配線層に平面でみて複数のスリッ
トを設けることにより、熱ストレスなどに対する機械的
強度を向上することができる。
トを設けることにより、熱ストレスなどに対する機械的
強度を向上することができる。
【００１５】
【発明の実施の形態】次に、本発明の第１の実施例を図
１乃至図７を参照しながら説明する。
１乃至図７を参照しながら説明する。
【００１６】まず、図１に示すように、半導体基板１上
に、Ａｌ合金層と第１のバリアメタル層から成る金属電
極パッド２を形成する。Ａｌ合金層は、例えば、スパッ
タ法により、Ａｌ−Ｓｉ合金（Ｓｉ：１％〜２％）、Ａ
ｌ−Ｓｉ−Ｃｕ合金（Ｓｉ：１％〜２％、Ｃｕ：０．１
％〜０．５％）を堆積して形成する。第１のバリアメタ
ル層としては、スパッタ法により、Ａｌ合金層の反射防
止膜としても用いられるＴｉＮ層を形成する。そして、
全面にＳｉＯ２膜／ＳｉＮ膜から成る層間絶縁膜３（膜
厚：８０００Å〜１００００Å）をＣＶＤ法により形成
する。Ａｌ電極パッド２上には、後に形成する配線層４
との電気的接続をとるために開口を設ける。
に、Ａｌ合金層と第１のバリアメタル層から成る金属電
極パッド２を形成する。Ａｌ合金層は、例えば、スパッ
タ法により、Ａｌ−Ｓｉ合金（Ｓｉ：１％〜２％）、Ａ
ｌ−Ｓｉ−Ｃｕ合金（Ｓｉ：１％〜２％、Ｃｕ：０．１
％〜０．５％）を堆積して形成する。第１のバリアメタ
ル層としては、スパッタ法により、Ａｌ合金層の反射防
止膜としても用いられるＴｉＮ層を形成する。そして、
全面にＳｉＯ２膜／ＳｉＮ膜から成る層間絶縁膜３（膜
厚：８０００Å〜１００００Å）をＣＶＤ法により形成
する。Ａｌ電極パッド２上には、後に形成する配線層４
との電気的接続をとるために開口を設ける。
【００１７】次に、図２に示すように、Ａｌ合金層と第
２のバリア層から成る配線層４を形成する。第２のバリ
ア層は、ＴｉＮから成り、後に形成する柱状端子と配線
層４との間に介在して、バリアメタルの働きをする。配
線層４は、上記開口を介して金属電極パッド２と接続さ
れる。この配線層４は、金属電極パッド２と同様のプロ
セスで形成することができる。
２のバリア層から成る配線層４を形成する。第２のバリ
ア層は、ＴｉＮから成り、後に形成する柱状端子と配線
層４との間に介在して、バリアメタルの働きをする。配
線層４は、上記開口を介して金属電極パッド２と接続さ
れる。この配線層４は、金属電極パッド２と同様のプロ
セスで形成することができる。
【００１８】そして、全面にＳｉＮから成るパッシベー
ション膜５（膜厚：８０００Å〜１００００Å）をＣＶ
Ｄ法により形成する。金属電極パッド２上のパッシベー
ション膜５には第１の開口部６をエッチングにより設け
る。
ション膜５（膜厚：８０００Å〜１００００Å）をＣＶ
Ｄ法により形成する。金属電極パッド２上のパッシベー
ション膜５には第１の開口部６をエッチングにより設け
る。
【００１９】次に、図３に示すように、全面にポリイミ
ド層７を塗布形成し、露光・現像処置により、第１の開
口部６上の前記ポリイミド層７に第２の開口部８を設け
る。ここで、後に形成する柱状端子をできるだけ長くす
るために、ポリイミド層７はできる限り厚く形成するこ
とが望まれる。そこで、ポリイミド層７は、感度の良い
ネガ系ポリイミドを用いるとよい。これにより、２０μ
〜２５μの膜厚を有するポリイミド層７を形成し、加工
することができる。
ド層７を塗布形成し、露光・現像処置により、第１の開
口部６上の前記ポリイミド層７に第２の開口部８を設け
る。ここで、後に形成する柱状端子をできるだけ長くす
るために、ポリイミド層７はできる限り厚く形成するこ
とが望まれる。そこで、ポリイミド層７は、感度の良い
ネガ系ポリイミドを用いるとよい。これにより、２０μ
〜２５μの膜厚を有するポリイミド層７を形成し、加工
することができる。
【００２０】次に、図４に示すように、Ｃｕから成るメ
ッキ用電極層９（膜厚：１０００Å〜２０００Å）をス
パッタ法により形成した後に、図５に示すように、第２
の開口部６を露出させるように、ホトレジスト層１０を
メッキ用電極層９上に形成し、電解メッキにより、第１
の開口部６および第２の開口部８にＣｕから成る柱状端
子１１（メタル・ポスト）を形成する。続いて、柱状端
子１１上に電解メッキにより、Ａｕ層／Ｎｉ層からなる
第３のバリアメタル層１２、半田バンプ１３を形成す
る。
ッキ用電極層９（膜厚：１０００Å〜２０００Å）をス
パッタ法により形成した後に、図５に示すように、第２
の開口部６を露出させるように、ホトレジスト層１０を
メッキ用電極層９上に形成し、電解メッキにより、第１
の開口部６および第２の開口部８にＣｕから成る柱状端
子１１（メタル・ポスト）を形成する。続いて、柱状端
子１１上に電解メッキにより、Ａｕ層／Ｎｉ層からなる
第３のバリアメタル層１２、半田バンプ１３を形成す
る。
【００２１】図６に示すように、ホトレジスト層１０を
除去し、さらにメッキ用電極層９の不要部分をエッチン
グ除去する。この後、半導体基板１をスクライブ工程で
チップに分割して、チップサイズパッケージを完成す
る。なお、半田バンプ１３は、電解メッキで形成せず、
半田を柱状端子１１にＳＭＴ技術を用いて機械的に固着
して形成してもよい。
除去し、さらにメッキ用電極層９の不要部分をエッチン
グ除去する。この後、半導体基板１をスクライブ工程で
チップに分割して、チップサイズパッケージを完成す
る。なお、半田バンプ１３は、電解メッキで形成せず、
半田を柱状端子１１にＳＭＴ技術を用いて機械的に固着
して形成してもよい。
【００２２】図７は、チップサイズパッケージの平面図
である。同図に示すように、半田バンプ１３と金属電極
パッド２とを接続する配線層４に複数のスリット１４
（配線層を貫通する孔）を設けることにより、熱ストレ
スなどに対する機械的強度を向上することができる。こ
れは、配線層４自体だけでなく、配線層４の下層にある
ＬＳＩの配線やデバイスへのストレスを緩和する働きを
する。このスリットは、配線層４をエッチングによりパ
ターニングするときに同時に形成する。
である。同図に示すように、半田バンプ１３と金属電極
パッド２とを接続する配線層４に複数のスリット１４
（配線層を貫通する孔）を設けることにより、熱ストレ
スなどに対する機械的強度を向上することができる。こ
れは、配線層４自体だけでなく、配線層４の下層にある
ＬＳＩの配線やデバイスへのストレスを緩和する働きを
する。このスリットは、配線層４をエッチングによりパ
ターニングするときに同時に形成する。
【００２３】次に、本発明の第２の実施例を図８乃至図
１２を参照しながら説明する。半導体基板上１１上に金
属電極層１２、層間絶縁膜１３、配線層１４を形成する
ところは第１の実施例と同様である。この実施例では、
配線層１４をＡｌ合金単層で構成したところが異なる。
図８に示すように、全面にＳｉＮから成るパッシベーシ
ョン膜１５（膜厚：８０００Å〜１００００Å）をＣＶ
Ｄ法により形成する。金属電極パッド１２上のパッシベ
ーション膜１５には第１の開口部１６をエッチングによ
り設ける。
１２を参照しながら説明する。半導体基板上１１上に金
属電極層１２、層間絶縁膜１３、配線層１４を形成する
ところは第１の実施例と同様である。この実施例では、
配線層１４をＡｌ合金単層で構成したところが異なる。
図８に示すように、全面にＳｉＮから成るパッシベーシ
ョン膜１５（膜厚：８０００Å〜１００００Å）をＣＶ
Ｄ法により形成する。金属電極パッド１２上のパッシベ
ーション膜１５には第１の開口部１６をエッチングによ
り設ける。
【００２４】次に、図９に示すように、全面にポリイミ
ド層１７を塗布形成し、露光・現像処置により、第１の
開口部１６上の前記ポリイミド層１７に第２の開口部１
８を設ける。ここで、ポリイミド層１７として、第１の
実施例と同様の理由によりネガ系ポリイミドを用いると
よい。
ド層１７を塗布形成し、露光・現像処置により、第１の
開口部１６上の前記ポリイミド層１７に第２の開口部１
８を設ける。ここで、ポリイミド層１７として、第１の
実施例と同様の理由によりネガ系ポリイミドを用いると
よい。
【００２５】次に、図１０に示すように、第２の開口部
１８上に第３の開口部１９を有するホトレジスト層２０
を形成した後に、メッキ用電極層２１をスパッタ法によ
り形成する。メッキ用電極層２１は、Ｃｕ層／Ｃｒ層の
２層構造から成り、配線層１４と後に形成する柱状端子
２３との間に介在する部分が第２のバリアメタル層２４
として働く。
１８上に第３の開口部１９を有するホトレジスト層２０
を形成した後に、メッキ用電極層２１をスパッタ法によ
り形成する。メッキ用電極層２１は、Ｃｕ層／Ｃｒ層の
２層構造から成り、配線層１４と後に形成する柱状端子
２３との間に介在する部分が第２のバリアメタル層２４
として働く。
【００２６】次に、図１１に示すように、さらにホトレ
ジスト層２２を形成し、柱状端子形成領域を画定した後
に、電解メッキにより、Ｃｕから成る柱状端子２３、Ａ
ｕ層／Ｎｉ層から成る第３のバリアメタル層２５を形成
する。ここでは、いわゆるリフトオフ法を用いている。
これは、通常のエッチングでは、上記のＣｒ層が除去困
難だからである。
ジスト層２２を形成し、柱状端子形成領域を画定した後
に、電解メッキにより、Ｃｕから成る柱状端子２３、Ａ
ｕ層／Ｎｉ層から成る第３のバリアメタル層２５を形成
する。ここでは、いわゆるリフトオフ法を用いている。
これは、通常のエッチングでは、上記のＣｒ層が除去困
難だからである。
【００２７】次に、図１２に示すように、リフトオフに
より、ホトレジスト層２０，２２を除去すると同時にメ
ッキ用電極層２１の不要部分を除去する。以下の工程
は、第１の実施例と同様のため省略する。
より、ホトレジスト層２０，２２を除去すると同時にメ
ッキ用電極層２１の不要部分を除去する。以下の工程
は、第１の実施例と同様のため省略する。
【００２８】
【発明の効果】本発明によれば、チップサイズパッケー
ジの信頼性を確保しながら、金属電極パッドとアレイ状
に配置される半田バンプとを結線する再配線層の形成工
程を既存のＳｉウエーハプロセスの工程フロー内に含め
ることが可能になり、工程の簡略化、後工程と前工程の
一体化を促進することができる。
ジの信頼性を確保しながら、金属電極パッドとアレイ状
に配置される半田バンプとを結線する再配線層の形成工
程を既存のＳｉウエーハプロセスの工程フロー内に含め
ることが可能になり、工程の簡略化、後工程と前工程の
一体化を促進することができる。
【図１】本発明の実施形態に係るチップサイズパッケー
ジ及びその製造方法を示す断面図である。
ジ及びその製造方法を示す断面図である。
【図２】本発明の実施形態に係るチップサイズパッケー
ジ及びその製造方法を示す断面図である。
ジ及びその製造方法を示す断面図である。
【図３】本発明の実施形態に係るチップサイズパッケー
ジ及びその製造方法を示す断面図である。
ジ及びその製造方法を示す断面図である。
【図４】本発明の実施形態に係るチップサイズパッケー
ジ及びその製造方法を示す断面図である。
ジ及びその製造方法を示す断面図である。
【図５】本発明の実施形態に係るチップサイズパッケー
ジ及びその製造方法を示す断面図である。
ジ及びその製造方法を示す断面図である。
【図６】本発明の実施形態に係るチップサイズパッケー
ジ及びその製造方法を示す断面図である。
ジ及びその製造方法を示す断面図である。
【図７】本発明の実施形態に係るチップサイズパッケー
ジ及びその製造方法を示す平面図である。
ジ及びその製造方法を示す平面図である。
【図８】本発明の実施形態に係るチップサイズパッケー
ジ及びその製造方法を示す断面図である。
ジ及びその製造方法を示す断面図である。
【図９】本発明の実施形態に係るチップサイズパッケー
ジ及びその製造方法を示す断面図である。
ジ及びその製造方法を示す断面図である。
【図１０】本発明の実施形態に係るチップサイズパッケ
ージ及びその製造方法を示す断面図である。
ージ及びその製造方法を示す断面図である。
【図１１】本発明の実施形態に係るチップサイズパッケ
ージ及びその製造方法を示す断面図である。
ージ及びその製造方法を示す断面図である。
【図１２】本発明の実施形態に係るチップサイズパッケ
ージ及びその製造方法を示す断面図である。
ージ及びその製造方法を示す断面図である。
【図１３】従来例に係るチップサイズパッケージの製造
方法を示す断面図である。
方法を示す断面図である。
【図１４】従来例に係るチップサイズパッケージの製造
方法を示す断面図である。
方法を示す断面図である。
【図１５】従来例に係るチップサイズパッケージの製造
方法を示す断面図である。
方法を示す断面図である。
【図１６】従来例に係るチップサイズパッケージの製造
方法を示す断面図である。
方法を示す断面図である。
【図１７】従来例に係るチップサイズパッケージの製造
方法を示す断面図である。
方法を示す断面図である。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M109 AA02 DB17 ED03 ED05 5F058 AA02 AC02 AD02 AD04 AD10 AD11 AF04 AG02 AH02 BA07 BC07 BC11 BD01 BD03 BD05 BD09 BF03 BH10 BJ02 BJ03
Claims (7)
- 【請求項１】金属電極パッドに接続され、チップ表面に
延在する配線層と、この配線層を含むチップ表面を被覆
する絶縁層と、前記配線層上の絶縁層に形成された開口
部と、この開口部に形成された柱状端子とを具備するチ
ップサイズパッケージにおいて、半導体基板上に形成さ
れたＡｌ合金層および第１のバリアメタル層から成る金
属電極パッドと、前記金属電極パッド上に開口を有する
層間絶縁膜と、Ａｌ合金層および第２のバリアメタル層
から成る配線層と、全面を被覆するように形成され前記
配線層上に第１の開口部が設けられたパッシベーション
膜と、全面を被覆するように形成され前記第１の開口部
上に第２の開口部を有するポリイミド層と前記第１およ
び第２の開口部に形成された柱状端子とを有することを
特徴とするチップサイズパッケージ。 - 【請求項２】金属電極パッドに接続され、チップ表面に
延在する配線層と、この配線層を含むチップ表面を被覆
する絶縁層と、前記配線層上の絶縁層に形成された開口
部と、この開口部に形成された柱状端子とを具備するチ
ップサイズパッケージの製造方法において、半導体基板
上にＡｌ合金層および第１のバリアメタル層から成る金
属電極パッドを形成する工程と、前記金属電極パッド上
に開口を有する層間絶縁膜を形成する工程と、Ａｌ合金
層および第２のバリアメタル層から成る配線層を形成す
る工程と、全面にパッシベーション膜を形成する工程
と、前記配線層上の前記パッシベーション膜に第１の開
口部を設ける工程と、全面にポリイミド層を形成する工
程と、前記第１の開口部上の前記ポリイミド層に第２の
開口部を設ける工程と、全面にＣｕから成るメッキ用電
極層を形成する工程と、電解メッキ法により前記第１お
よび第２の開口部に柱状端子を形成する工程とを有する
ことを特徴とするサイズパッケージの製造方法。 - 【請求項３】金属電極パッドに接続され、チップ表面に
延在する配線層と、この配線層を含むチップ表面を被覆
する絶縁層と、前記配線層上の絶縁層に形成された開口
部と、この開口部に形成された柱状端子とを具備するチ
ップサイズパッケージの製造方法において、半導体基板
上に形成されたＡｌ合金層および第１のバリアメタル層
から成る金属電極パッドと、前記金属電極パッド上に開
口を有する層間絶縁膜と、Ａｌ合金層の単層から成る配
線層と、全面を被覆するように形成され前記配線層上に
第１の開口部が設けられたパッシベーション膜と、全面
を被覆するように形成され前記第１の開口部上に第２の
開口部を有するポリイミド層と、前記第１および第２の
開口部に形成されたＣｕから成る柱状端子と、前記柱状
端子と前記配線層との間に形成された第２のバリアメタ
ル層とを有することを特徴とするチップサイズパッケー
ジ。 - 【請求項４】金属電極パッドに接続され、チップ表面に
延在する配線層と、この配線層を含むチップ表面を被覆
する絶縁層と、前記配線層上の絶縁層に形成された開口
部と、この開口部に形成された柱状端子とを具備するチ
ップサイズパッケージの製造方法において、半導体基板
上にＡｌ合金層および第１のバリアメタル層から成る金
属電極パッドを形成する工程と、前記金属電極パッド上
に開口を有する層間絶縁膜を形成する工程と、Ａｌ合金
層の単層から成る配線層を形成する工程と、全面にパッ
シベーション膜を形成する工程と、前記配線層上の前記
パッシベーション膜に第１の開口部を設ける工程と、全
面にポリイミド層を形成する工程と、前記第１の開口部
上の前記ポリイミド層に第２の開口部を設ける工程と、
前記第２の開口部上に第３の開口部を有するホトレジス
ト層を形成する工程と、全面にメッキ用電極層を形成す
る工程と、第３の開口部に開口を有するホトレジスト層
を形成する工程と、電解メッキ法により前記第１および
第２の開口部に柱状端子を形成する工程と、リフトオフ
により前記ホトレジスト層およびメッキ用電極層を除去
する工程とを有することを特徴とするサイズパッケージ
の製造方法。 - 【請求項５】前記配線層に平面でみて複数のスリットを
設けたことを特徴とする請求項１または３に記載のチッ
プサイズパッケージ。 - 【請求項６】前記ポリイミド層はネガ系ポリイミドから
成ることを特徴とする請求項２または４に記載のサイズ
パッケージの製造方法。 - 【請求項７】前記Ａｌ合金層はＡｌ―Ｓｉ合金またはＡ
ｌ−Ｓｉ−Ｃｕ合金であることを特徴とする請求項２ま
たは４に記載のチップサイズパッケージの製造方法。
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|---|---|---|---|
| JP35178398A JP3389517B2 (ja) | 1998-12-10 | 1998-12-10 | チップサイズパッケージ及びその製造方法 |
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|---|---|---|---|
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|---|---|---|---|---|
| KR102765303B1 (ko) | 2019-12-31 | 2025-02-07 | 삼성전자주식회사 | 반도체 패키지 |
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- 1998-12-10 JP JP35178398A patent/JP3389517B2/ja not_active Expired - Fee Related
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|---|---|
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