JP2000182872A

JP2000182872A - チップインダクタの製造方法およびチップインダクタ

Info

Publication number: JP2000182872A
Application number: JP10358845A
Authority: JP
Inventors: Shinichi Sato; 真一佐藤
Original assignee: TDK Corp
Current assignee: TDK Corp
Priority date: 1998-12-17
Filing date: 1998-12-17
Publication date: 2000-06-30

Abstract

(57)【要約】【課題】広範囲の基板材料を採用することができ、端
部電極の取付け強度が高く、加工作業性およびコストに
優れたチップインダクタの提供。【解決手段】チップインダクタの製造において、絶縁
基板（１）表面に形成された外部電極パターン（２ａ，
２ｂ）および螺旋状パターン（２ｃ）以外の基板表面全
面に層間絶縁層（４）を形成し、そして前記パターン
（２ａ，２ｂ，２ｃ）上に電解メッキ法により導体層
（５）を形成して、層間絶縁層（４）に囲まれた導体パ
ターンを設ける。素子形成と同時に外部電極を形成する
のでその取付け強度が高くなり、真空メッキ法を採用し
ないので、加工作業性が向上し加工コストが抑制される
と同時に、広範囲の基板材料が使用可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、携帯電話等の電子
機器に使用されるチップインダクタおよびその製造方法
に関する。

【０００２】

【従来の技術】近年、携帯電話等の電子機器の小型化、
高集積化および高周波化に伴い、小型で表面実装可能な
チップ型のインダクタンス素子、即ちチップインダクタ
に対する需要が急増している。

【０００３】そのようなチップインダクタとしては、基
板上に別体としての巻線をマウントして全体を樹脂外装
して製造されるモールドタイプのチップインダクタ、フ
ェライトまたはセラミックのグリーンシートまたはペー
ストを利用して導電体と絶縁体とを交互に積層印刷した
後に焼成して製造される積層タイプのチップインダク
タ、ならびに絶縁基板上に例えば螺旋状の導電体パター
ン（螺旋状導体パターン）を形成して製造される平面タ
イプのチップインダクタ等が挙げられるが、現時点で
は、小型化、集積化および狭公差特性等の観点から有利
な平面タイプのチップインダクタが主流となっている。

【０００４】従来、平面チップインダクタの製造におい
て、螺旋状導体パターンは、その外周端に接続する端子
電極（外部電極）と共に、導体ペーストを塗布して焼き
付ける厚膜法や蒸着およびスパッタリング等の真空メッ
キ法等を用いて基板上に成膜した後、主としてウエット
エッチングによりエッチングしてパターン形成し、その
後、前記導体パターンの内周端を、前記導体パターン上
に設けた例えば空隙、絶縁ペーストまたは絶縁樹脂等か
らなる絶縁層を貫通する孔を介して導体パターン形成面
側で、あるいは基板を貫通する孔を介して導体パターン
形成面の裏面側で外周端とは異なる端子電極に接続して
引出し電極を形成することが一般的である（例えば、特
開平第９−１２９４７１号、特開平第９−１９１１６７
号および特開平第９−１９９３６５号参照）。

【０００５】そして、例えばＶカットマシン（スリッ
タ）により断面Ｖ形の溝を形成して分割するか、ダイシ
ングソーでダイシングすることによってチップ化し、そ
の後、チップの両端面に、チップ内部に形成された電極
と接続するように端面電極を形成して外部電極を完成さ
せている。

【０００６】このとき、導体パターンの膜厚を厚くし
て、導体パターンの導体抵抗を抑え、Ｑ特性を向上させ
ることが望ましい。

【０００７】

【発明が解決しようとする課題】しかしながら、上記の
ような従来のチップインダクタの製造方法には次のよう
な問題点がある。即ち、従来の製造方法においては、イ
ンダクタンス取得範囲やＱ特性等の向上を図り螺旋状導
体ペーストの膜厚を厚くすると、成膜後のエッチング時
間が長くなるために、特にウエットエッチングにおいて
は、図７に示すように、目的とする深さ方向だけでなく
側面方向も腐食されてサイドエッチングが生じて導体パ
ターンの寸法精度が低下し、それによりインダクタンス
特性のバラツキが大きくなってしまう。これを避けるた
めに、予め基板に導体パターンと同一パターンの凹部を
設けて膜厚をかせぐことも提案されている（特許開平第
９−１２９４７１号参照）が、基板の加工は製品強度お
よび加工コストの点で問題がある。

【０００８】さらに、従来法による導体パターンの成膜
に汎用される蒸着やスパッタリング等の真空メッキ法
は、基板等の部材に強い熱ストレスを与えるので、エッ
チング時の耐腐食性と同時に耐熱ストレス性をも考慮し
て使用材料を選択する必要があり、真空メッキ法を採用
する従来の製造方法においては、使用可能な基板材料が
限られるという問題がある。

【０００９】また、従来のチップインダクタの製造方法
においては、外部電極、特に螺旋状導体パターンを有す
るインダクタの引出し電極を素子作製の前後に真空メッ
キ法等を用いて形成することが多く、基板が何度も強い
熱ストレスに晒されると同時に、素子に影響しない温度
で端子接続を行うために外部電極の強度の向上にも限界
があるという問題もある。

【００１０】そして、チップ化工程においても、素子作
製後にスリッタにより溝を形成して分割したり、ダイシ
ングソーでダイシングしてチップ化しており、予めスナ
ップの入った基板を用いたチョコレートブレーク法によ
るチップ化よりも作業性および加工コストの点で不利で
はあるが、従来の製造方法では真空メッキ法を汎用して
いるために耐ストレス性の比較的弱いスナップ入基板を
採用してチョコレートブレーク法によるチップ化を図る
ことが難しいという問題もあった。また、同様の理由か
ら、さらに耐ストレス性の脆弱なスリット入基板を採用
することは非常に困難であった。

【００１１】本発明は、上記課題を鑑みてなされたもの
であり、従来よりも広範囲の基板材料を採用することが
でき、外部電極の取付け強度が高く、加工作業性および
加工コストに優れたチップインダクタおよびその製造方
法の提供を目的とする。

【００１２】

【課題を解決するための手段】上記課題を解決するため
に、本発明のチップインダクタの製造方法は、スリット
入絶縁基板上に導電性極薄膜を形成する工程、前記導電
性極薄膜上の導体パターン形成領域にレジストを形成す
る工程、前記レジスト形成領域以外の前記導電性極薄膜
を除去する工程、前記レジストを剥離する工程、前記導
電性極薄膜からなる導体パターン形成領域以外の領域に
層間絶縁層を形成する工程、および前記層間絶縁層に囲
まれた導体パターン形成領域上に電解メッキ法により導
体層を形成する工程を少なくとも含むことを特徴とす
る。このような構成により、本発明のチップインダクタ
の製造方法は、サイドエッチングを最小限に抑えるの
で、高アスペクト比の導体パターンを有する高周波特性
に優れたチップインダクタを提供し得る。

【００１３】上記課題を解決するために、本発明のチッ
プインダクタの製造方法は、スリット入絶縁基板上に導
電性極薄膜を形成する工程、前記導電性極薄膜上の導体
パターン形成領域および外部電極形成領域にレジストを
形成する工程、前記レジスト形成領域以外の前記導電性
極薄膜を除去する工程、前記レジストを剥離する工程、
前記導電性極薄膜からなる前記導体パターン形成領域お
よび前記外部電極形成領域以外の領域に層間絶縁層を形
成する工程、および前記層間絶縁層に囲まれた前記導体
パターン形成領域および前記外部電極形成領域上に電解
メッキ法により導体層を形成する工程を少なくとも含む
ことを特徴とする。このような構成により、本発明のチ
ップインダクタの製造方法は、サイドエッチングを最小
限に抑えて高アスペクト比の導体パターンを有する高周
波特性に優れたチップインダクタを提供すると共に、素
子形成と同時に外部電極を形成して高強度の外部電極を
有するチップインダクタを提供し得る。

【００１４】好ましくは、請求項１および２において、
真空メッキ工程を含まないことを特徴とする。このよう
な構成により、使用基板の選択範囲が広がると共に、製
造コストの低減化を図ることができる。

【００１５】また、好ましくは、請求項１〜３におい
て、前記スリット入絶縁基板がさらにスナップを有して
おり、前記導体パターンは前記スリット入絶縁基板のス
リットおよびスナップにより形成されるパターン毎に互
いに独立して形成され、前記導体パターン形成後に前記
スナップ入絶縁基板のスナップを用いたチョコレートブ
レーク法によりチップ化する工程をさらに含むことを特
徴とする。このような構成により、従来よりも作業性よ
く、安価にチップインダクタを製造し得る。

【００１６】さらに、上記課題を解決するために、本発
明のチップインダクタは、請求項１〜４に記載のチップ
インダクタの製造方法により製造されたことを特徴とす
る。このような構成により、本発明のチップインダクタ
は、高アスペクト比の導体パターンを有し、高周波特性
に優れたチップインダクタとなる。

【００１７】さらに、上記課題を解決するために、本発
明のチップインダクタは、１〜１０の範囲のアスペクト
比を有する導体パターンを有することを特徴とする。こ
のような構成により、本発明のチップインダクタは、優
れた高周波特性を有する。

【００１８】好ましくは、請求項６において、前記導体
パターンが導電性極薄膜と導体層とからなることを特徴
とする。このような構成により、導体パターンを容易に
高アスペクト比とすることができる。

【００１９】また、好ましくは、請求項６および７にお
いて、少なくとも前記導体パターンと同じ厚みである層
間絶縁層と、前記導体パターンと前記層間絶縁層を被覆
する保護層とをさらに有することを特徴とする。このよ
うな構成により、導体パターンを容易且つ安価に高アス
ペクト比とすることができる。

【００２０】また、好ましくは、請求項６〜８におい
て、前記導体パターンが螺旋状導体パターンであり、さ
らに、直接基板上に外部電極、引出し電極および導体パ
ターンが形成されていることを特徴とする。このような
構成により、安価かつ容易に従来よりも外部電極の取付
け強度の向上したチップインダクタを製造することがで
きる。

【００２１】

【発明の実施の形態】以下に、本発明のチップインダク
タを、１つの実施の形態を例示して図面を参照しながら
より詳細に説明する。

【００２２】図１〜図５は、本発明によるチップインダ
クタの１実施形態の製造工程を模式的に示す図である。
なお、図２（ａ）〜図５（ｊ）は、スリット入基板のス
リットに基づき形成されるチップの１つを拡大して表し
た部分拡大図であり、それぞれ上側の図は上面図、下側
の図は図２（ａ）上側の図に示した線分Ｉ−Ｉにおける
断面図である。

【００２３】まず、本発明のチップインダクタの製造に
あたっては、図１に示すように、市販または自作のスリ
ット（１−Ａ）を設けた絶縁基板１を採用することが望
ましい。スリット入絶縁基板１を用いることで、真空メ
ッキ法を採用しないことにより広範囲の基板材料が使用
可能であるという本発明の利点が顕著に発揮される。本
発明に用いるスリット入絶縁基板１としては、特に制限
されること無く、誘電率、強度およびコスト等を勘案し
て慣用の絶縁基板の中から自由に選択し得るが、例えば
アルミナのようなセラミック基板または液晶ポリマーの
ような有機基板等を好適に使用することができる。ま
た、基板に設けるスリットの形状にも制限はなく、所望
の形状であることができる。さらに、図６（ａ）〜図７
（ｅ）に示すように、スリットと直交するスナップを設
けて、スリットとスナップの形成するパターン毎に独立
してチップを製造することもできる。その際には、絶縁
基板１に設けるスナップ１−Ａは、基板の上下面双方ま
たはどちらか一方のみに設けることも、あるいは両面に
貫通して設けることもできる。必要であれば、基板の適
当な位置にスルーホールを設けてもよい（図７（ｅ）参
照）。なお、図６および図７において、実線に囲まれた
白抜き領域としてスリットを、点線としてスナップを、
そして黒丸としてスルーホールを表している。

【００２４】図２（ａ）は、前記スリット入絶縁基板１
の表面に、銅等の導電性金属を無電解メッキ等の手法に
より塗布して導電性極薄膜２を形成した状態を示してい
る。導電性極薄膜２の厚みは、通常は０．０５〜３．０
μｍ程度、好ましくは０．１〜１．０μｍ程度とするこ
とができる。しかし、所望によっては、この導電性極薄
膜２を設けずに、前記基板１上に後述の層間絶縁層４を
直接設けて外部電極パターンおよび螺旋状パターンを形
成し、そのパターン領域上に後述の導体層５を無電解メ
ッキ法により形成させることも可能である。

【００２５】図２（ｂ）は、図２（ａ）で形成したの前
記導電性極薄膜２の外部電極パターン形成領域および螺
旋状パターン形成領域をマスクしてフォトリソグラフィ
またはレーザ等によりレジスト３を形成した状態を示し
ている。前記レジスト３の材料には、特に制限は無く、
通常用いられるレジスト材料の中から自由に選択するこ
とができる。このとき、図２（ｂ）においては、レジス
ト３を、スリット側面に沿って導電性極薄膜２を覆うよ
うに形成させているが、スリットを挟んで対向する２つ
のチップの外部電極パターンの間に橋を架けるようにス
リットを跨いで、即ちスリットに蓋をして密閉するよう
に、形成させることもできる。

【００２６】図２（ｃ）は、図２（ｂ）の前記レジスト
３に覆われた領域以外で露出した導電性極薄膜２をエッ
チング等によって除去して、外部電極パターンである２
ａおよび２ｂと、一方の外部電極２ａと接続した螺旋状
パターン２ｃを形成した状態を示している。

【００２７】図３（ｄ）は、慣用の手法に従い前記スリ
ット入絶縁基板１を剥離液に浸漬して前記レジスト３を
溶解して剥離した状態を示している。

【００２８】図３（ｅ）は、前記外部電極パターン２
ａ，２ｂおよび前記螺旋状パターン２ｃ以外の領域をマ
スクしてフォトリソグラフィ等により層間絶縁層４を形
成した状態を示している。前記層間絶縁層４の材料に
は、特に制限は無く、通常用いられる絶縁材料、例えば
ポリイミド樹脂、エポキシ樹脂等の有機絶縁材料または
ガラスペースト等の無機絶縁材料の中から自由に選択す
ることができる。この層間絶縁層４の厚みは、少なくと
も最終的に形成される螺旋状導体パターンの厚み以上で
あり、好ましくは螺旋状導体パターンの厚みと同じ厚み
である。

【００２９】図３（ｆ）は、図３（ｅ）の前記層間絶縁
層４に囲まれた外部電極パターンおよび螺旋状パターン
に銅のような導電性金属を電解メッキ等の手法により塗
布して導体層５を形成した状態を示している。この導体
層５の材料は、導電性材料であれば特に制限されるもの
ではないが通常は銅や銀等の導電性金属であり、そして
前記導電性極薄膜２と同じで材料あることも、あるいは
異なる材料であることもできる。このとき形成される螺
旋状導体パターン、即ち螺旋状パターン２ｃと導体層５
からなる螺旋状導体パターンは、アスペクト比が高いほ
ど電気特性に優れるが、コスト等も勘案して、通常は１
〜１０の範囲、好ましくは１．５〜３の範囲のアスペク
ト比である。

【００３０】図４（ｇ）は、前記基板１の上側表面全面
に上部絶縁層６を印刷した後にフォトリソグラフィまた
はレーザ等によりコンタクト７，８および９を形成した
状態を示している。上部絶縁層６を構成する絶縁材料と
しては、低誘電率で絶縁性を確保し得るものであれば特
に制限は無いが、例えば、有機材料としては液晶ポリマ
ー、ポリイミド樹脂またはエポキシ樹脂のような樹脂組
成物を、あるいは無機材料としてはガラスペースト等
を、それぞれ例示することができる。

【００３１】図４（ｈ）は、前記上部絶縁層６上に、銅
等の導電性金属を無電解メッキやフォトリソグラフィに
より、前記コンタクト７と９とを接続する引出し電極パ
ターン１０を形成させた状態を示している。この引出し
電極パターン１０は、導体ペーストをスクリーン印刷し
て形成させることもできる。前記引出し電極パターン１
０の材料は、導電性材料であれば特に制限されるもので
はないが通常は銅や銀等の導電性金属であり、そして前
記導電性極薄膜２および前記導体層５と同じで材料ある
ことも、あるいは互いに相異なる材料であることもでき
る。

【００３２】図４（ｉ）は、前記基板１上側表面上の成
膜を全て包み込む保護層１１を形成した状態を示してい
る。前記保護層１１の材料としては、低誘電率で絶縁性
を確保し得るものであれば特に制限は無いが、例えば、
有機材料としてはポリイミド樹脂やエポキシ樹脂のよう
な樹脂組成物を、あるいは無機材料としてはガラスペー
スト等を、それぞれ例示することができる。この保護層
１１は、製品を機械的に外界から保護する目的で設けら
れるものであるから、製品の使用条件によっては省略す
ることもできる。

【００３３】図５（ｊ）は、前記スリット入絶縁基板１
を、ダイシング等の当技術分野で慣用の方法によりスリ
ットに対して垂直な方向に分割することによりチップ状
として得られたチップインダクタを示している。勿論、
図６および図７に示したようにスリットとスナップを共
に設けた基板を用いた場合には、スナップを利用したチ
ョコレートブレーク法により、さらに簡単かつ容易にチ
ップインダクタを得ることができる。

【００３４】この図５（ｊ）から、本実施の形態では、
導電性極薄膜２の上に導体層５が形成されて一体となっ
て外部電極および螺旋状導体パターンを構成しているこ
とがわかる。

【００３５】本実施の形態によれば、素子形成と同時に
外部電極を形成するので、素子を損傷する恐れなく強固
な電極を簡単に製造することができる。そして、外部電
極の形成に真空メッキ法工程を含まないので、成膜膜厚
の制限も必要がなく、さらには、加工時間が短縮する
等、生産性が向上し、基板等の材料選択の幅が広がる。
従って、従来採用が難しかったスリット入基板を使用す
ることが可能となり、さらにスリットとスナップを共に
設けた基板を使用して、チョコレートブレーク工法で簡
便かつ安価にチップ化することができる。

【００３６】また、本発明によれば、前記導電性極薄膜
２の除去にウエットエッチング法を採用した場合でも、
エッチング除去すべき導電性極薄膜２の厚みが薄いため
にエッチング時間が従来よりも極めて短時間ですむの
で、図９に示すような激しいサイドエッチングが生じて
マスク１２下部の導体パターン１３のアスペクト比が低
下し且つ不均一となる恐れが無い。即ち、図１０に模式
的に示すように、本発明においては、導電性極薄膜２の
上に所望のパターンでレジスト３を形成し、そのパター
ン以外の領域の導電性極薄膜２をエッチング除去した後
にレジスト３を剥離し、次いで導電性極薄膜２を囲む層
間絶縁層４を形成し、その隙間を埋めるように導体層５
をメッキ塗布するので、本発明においては導電性極薄膜
２のみをエッチング除去することとなってエッチング時
間は従来よりも非常に短く、サイドエッチングは全く生
じないかあるいは生じたとしても極めて僅かである。そ
のために、従来の方法による導体パターンのアスペクト
比はサイドエッチングの影響により精々０．３〜０．５
程度であったにも拘らず、本発明により始めて、１〜１
０という高いアスペクト比を均一に有する導体パターン
を得ることが可能となった。

【００３７】さらに、本発明のチップインダクタに用い
る絶縁材料の一部または全て、即ち絶縁基板１、層間絶
縁層４、上部絶縁層６および保護層１１の一部または全
てとして、フェライトのような磁性体からなるかまたは
磁性体を含む材料を用いた場合には、本発明のチップイ
ンダクタの特性は、磁性体を含まない材料のみを用いた
場合と比べて、高周波特性は若干低いものの、取得イン
ダクタンス範囲が広く、直流抵抗値が低減され得るの
で、高周波領域以外の用途、例えば携帯電子機器の電源
回路に使用し得るものとなる、従って、本発明によれ
ば、チップインダクタの製造にあたって、所望の特性に
応じた使用材料を選択して製品設計を行うことにより、
非常に広範な用途に好適なチップインダクタを得ること
ができる。

【００３８】さらに、本発明に用いる基板として、図７
（ｅ）に示すようなスルーホールを設けた基板を採用し
て、図８（ａ）に示すように引出し電極を形成して前記
引出し電極パターン１０を省いたり、図８（ｂ）に示す
ように基板の表裏に異なる外部電極に接続する導体パタ
ーンを設けてその内部終端部同士を連結して、引出し電
極自体を省いたチップインダクタを得ることもできる。
なお、図８（ａ）および（ｂ）はそれぞれ上から順にチ
ップインダクタの上面図、上面図中の破断線（ＩＩ−Ｉ
Ｉ，ＩＩＩ−ＩＩＩ）における断面図および下面図であ
り、図中の符合は上述の図２〜５中の同一の符合と同じ
意味を表している。このような構造のチップインダクタ
も、本発明によりスリット入基板の利用が可能となるの
で、従来より容易かつ安価に製造することができる。

【００３９】ここまで、螺旋状の導体パターンを有する
チップインダクタを例示して本発明を説明してきたが、
本発明のチップインダクタはこれに限られるものでは無
く、全ての平面チップインダクタを包含するものであ
る。

【００４０】

【発明の効果】以上に詳述した様に、本発明のチップイ
ンダクタの製造方法およびチップインダクタにおいて
は、ウエットエッチングを行わないか、あるいはウエッ
トエッチングを行う場合でもエッチング除去すべき導体
材料が極薄膜だけであり、従来よりも短時間で済むの
で、サイドエッチングが全く生じないかまたは極めて僅
かしか生じないために、従来よりも高いアスペクト比お
よび寸法精度で導体を形成可能であり、導体が螺旋状導
体であるときには螺旋状導体パターンのラインピッチを
短縮し、最大巻数を増大させることができる。また、イ
ンダクタンス取得範囲の拡大およびＱ特性の向上を図る
ことができる。さらに、エッチング除去する導体材料の
分量が少量であるので、生産性および廃棄物による環境
問題の点で有利である。

【００４１】上記に加えて、本発明の方法は、真空メッ
キ工程を含まないので、基板等にかかる熱ストレスが少
なくなり基板のソリの発生がなく、真空メッキ工程採用
時にソリの発生を防ぐために必要とされる成膜膜厚の制
限も必要がない。また、真空中での加工がないので、使
用材料のアウトガス性に対する制限が緩和される。さら
に、真空引きや大気化が必要無いので、加工時間が短縮
する等、生産性が向上し、基板等の材料選択の幅が広が
る。

【００４２】そして、本発明においては、素子形成と同
時に外部電極を形成するので、素子を損傷することな
く、導体ペーストの印刷等の工法により強固な電極を簡
単に製造することができる。

【００４３】さらに、本発明においては、導体パターン
を成膜する工法として部材にストレスの生じない電解メ
ッキ工法を採用するので、スリットおよび所望によりス
ナップを設けた基板を使用し、チョコレートブレーク工
法で簡便かつ安価にチップ化することができる。

【００４４】以上の諸利点から、本発明によれば、製品
トータルコストを大幅に低減することが可能である。

【図面の簡単な説明】

【図１】本発明によるチップインダクタの１実施形態に
用いるスリット入絶縁基板の上面図である。

【図２】本発明によるチップインダクタの１実施形態の
製造工程の一部を模式的に示す図である。

【図３】本発明によるチップインダクタの１実施形態の
製造工程の一部を模式的に示す図である。

【図４】本発明によるチップインダクタの１実施形態の
製造工程の一部を模式的に示す図である。

【図５】本発明によるチップインダクタの１実施形態を
模式的に示す図である。

【図６】本発明に使用し得るスリット入絶縁基板を模式
的に例示する図である。

【図７】本発明に使用し得るスリット入絶縁基板を模式
的に例示する図である。

【図８】本発明によるチップインダクタの図５とは異な
る実施形態を模式的に示す図である。

【図９】従来の製造方法により生じるサイドエッチング
を模式的に示す図である。

【図１０】本発明のチップインダクタの製造方法におけ
る導体パターン形成工程を説明する図である。

【符号の説明】

１基板１−Ａスリット２導電性極薄膜２ａ外部電極パターン２ｂ外部電極パターン２ｃ螺旋状パターン３レジスト４層間絶縁層５導体層６上部絶縁層７コンタクト８コンタクト９コンタクト１０引出し電極パターン１１保護層１２マスク１３導体パターン

Claims

【特許請求の範囲】

【請求項１】スリット入絶縁基板上に導電性極薄膜を
形成する工程、前記導電性極薄膜上の導体パターン形成領域にレジスト
を形成する工程、前記レジスト形成領域以外の前記導電性極薄膜を除去す
る工程、前記レジストを剥離する工程、前記導電性極薄膜からなる前記導体パターン形成領域以
外の領域に層間絶縁層を形成する工程、および前記層間
絶縁層に囲まれた前記導体パターン形成領域上に電解メ
ッキ法により導体層を形成する工程を少なくとも含むこ
とを特徴とするチップインダクタの製造方法。
【請求項２】スリット入絶縁基板上に導電性極薄膜を
形成する工程、前記導電性極薄膜上の導体パターン形成領域および外部
電極形成領域にレジストを形成する工程、前記レジスト形成領域以外の前記導電性極薄膜を除去す
る工程、前記レジストを剥離する工程、前記導電性極薄膜からなる前記導体パターン形成領域お
よび前記外部電極形成領域以外の領域に層間絶縁層を形
成する工程、および前記層間絶縁層に囲まれた前記導体
パターン形成領域および前記外部電極形成領域上に電解
メッキ法により導体層を形成する工程を少なくとも含む
ことを特徴とするチップインダクタの製造方法。
【請求項３】真空メッキ工程を含まないことを特徴と
する請求項１または２に記載のチップインダクタの製造
方法。
【請求項４】前記スリット入絶縁基板がさらにスナッ
プを有しており、前記導体パターンは前記スリット入絶
縁基板のスリットおよびスナップにより形成されるパタ
ーン毎に互いに独立して形成され、前記導体パターン形成後に前記スナップ入絶縁基板のス
ナップを用いたチョコレートブレーク法によりチップ化
する工程をさらに含むことを特徴とする請求項１〜３の
いずれか１項に記載のチップインダクタの製造方法。
【請求項５】請求項１〜４に記載のチップインダクタ
の製造方法により製造されたことを特徴とするチップイ
ンダクタ。
【請求項６】１〜１０の範囲のアスペクト比を有する
導体パターンを有することを特徴とするチップインダク
タ。
【請求項７】前記導体パターンが導電性極薄膜と導体
層とからなることを特徴とする請求項６に記載のチップ
インダクタ。
【請求項８】少なくとも前記導体パターンと同じ厚み
である層間絶縁層と、前記導体パターンと前記層間絶縁
層を被覆する保護層とをさらに有することを特徴とする
請求項６または７に記載のチップインダクタ。
【請求項９】前記導体パターンが螺旋状導体パターン
であり、さらに、直接基板上に外部電極パターンおよび
導体パターンが形成されていることを特徴とする請求項
６〜８のいずれか１項に記載のチップインダクタ。