JP2000164730A

JP2000164730A - Ｍｏｓ型半導体集積回路

Info

Publication number: JP2000164730A
Application number: JP10335227A
Authority: JP
Inventors: Kazuhiro Kawamura; 一裕川村
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 1998-11-26
Filing date: 1998-11-26
Publication date: 2000-06-16

Abstract

(57)【要約】【課題】貫通電流の低減を図ったＭＯＳ型半導体集積回
路を提供する。【解決手段】出力段回路２０は、Ｎ３、Ｎ４、抵抗１お
よびツェナーダイオード２で構成され、Ｎ４のドレイン
は高電圧電源の高電位側３に接続し、Ｎ４のソースと抵
抗１の一方とツェナーダイオード２のアノードとを接続
し、この接続点が高電圧出力点５で、ここから高電圧出
力が出力され、Ｎ４のゲートと抵抗１の他方と、ツェナ
ーダイオード２のカソードとを接続し、このＮ４のゲー
トとＮ３のドレインと接続し、Ｎ３のソースがグランド
４に接続し、レベルシフト回路１０の出力点はＢ点であ
り、このＢ点とＰ３のゲートが接続し、Ｐ３のソースが
高電位側３に接続し、Ｐ３のドレインがＮ４のゲートと
接続する。出力段回路２０の上アームにｎチャネルＭＯ
ＳＦＥＴを用いることで、貫通電流の低減を図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、プラズマディス
プレイ、蛍光表示管などのドライバ回路に適用される比
較的耐圧の高い、レベルシフト回路と出力段回路を有す
るＭＯＳ型半導体集積回路に関する。

【０００２】

【従来の技術】図４は従来のＭＯＳ型半導体集積回路で
ある。このＭＯＳ型半導体集積回路は低電圧制御回路３
０と、レベルシフト回路１０および出力段回路５０で構
成される。低電圧制御回路３０は低圧のロジック回路で
構成され、レベルシフト回路１０および出力段回路５０
に信号を送信する。以下の説明では、ＮはｎチャネルＭ
ＯＳＦＥＴ、ＰはｐチャネルＭＯＳＦＥＴを示す。

【０００３】レベルシフト回路１０について説明する。
Ｐ１のソースと、Ｐ２のソースが高電圧電源の高電位側
３に共通に接続され、互いのゲートと互いのドレインが
接続し、Ｐ１のドレインと、Ｎ１のドレインを接続し、
Ｐ２のドレインと、Ｎ２のドレインを接続し、Ｎ１のソ
ースと、Ｎ２のソースが、グランド４と接続する。この
レベルシフト回路１０の出力点であるＢ点は、Ｐ２のド
レインと、Ｎ２のドレインの接続点である。

【０００４】出力段回路５０について説明する。出力段
回路５０はＰ４とＮ３で構成され、Ｐ４のソースと高電
圧電源の高電位側３と接続し、Ｎ３のソースとグランド
４と接続する。出力段回路５０の出力点（以下、高電圧
出力点５と称す）は、Ｐ４のドレインとＮ３のドレイン
の接続点である。この高電圧出力点５からは高電圧が出
力される。また、ＣはＰ４のドレインとゲート間に内蔵
される内蔵コンデンサである。

【０００５】前記のシフトレジスト回路１０のＢ点とＰ
４のゲートと接続し、低電圧制御回路３０の低電圧制御
信号を、Ｎ１のゲート、Ｎ２のゲートおよびＮ３のゲー
トに入力する。

【０００６】つぎに、この回路の動作を説明する。Ｎ１
とＮ２のゲートに、低電圧制御回路３０から、互いに逆
相（一方がＨレベルなら、他方はＬレベルの信号のこと
で、Ｎ１がオンのときＮ２はオフとなる）の制御信号が
入力される。この逆相の制御信号は低電圧制御回路３０
から出力される。

【０００７】Ｎ１のゲートにＬ（Ｌレベルの信号で、グ
ランド電位を示す）、Ｎ２のゲートにＨ（Ｈレベルの信
号で、５Ｖ程度の高電位を示す）が入ると、Ｎ１はオ
フ、Ｎ２はオンとなり、Ｂ点はＬになる。このため、Ｐ
１はオンとなり、Ａ点は完全なＨとなり、Ａ点と接続す
るＰ２のゲートもＨとなり、Ｐ２はオフし、Ｂ点は安定
したＬとなる。従って、Ｂ点と接続するＰ４のゲートが
Ｌとなり、Ｐ４はオンし、そのとき、低電圧制御回路３
０からの制御信号で、Ｎ３をオフにすると、高電圧出力
点５の出力電位はＨとなる。

【０００８】つぎに、Ｎ１のゲートにＨを入力してオン
させ、Ｎ２のゲートにＬを入力して、Ｎ２をオフさせる
と、Ａ点はＨからＬに引き下げられる。そうすると、Ｐ
２はオンし、Ｂ点はＬからＨへ移行し、Ｐ１はオフす
る。そうすると、Ａ点は完全なＬになり、Ｂ点はＨとな
る。そうすると、Ｐ４はオフし、その状態で、Ｎ３をオ
ンさせると、高電圧出力点５の出力電位はＬとなる。レ
ベルシフト回路のＡ点またはＢ点の電位を速く安定な値
に固定させるためには、Ｎ１、Ｎ２の通電能力を、Ｐ
１、Ｐ２の通電能力に比べて、十分大きくする必要があ
る。また、Ａ点およびＢ点の電位が完全に固定されるま
では（過渡時には）、Ｎ１とＰ１、Ｎ２とＰ２を通し
て、貫通電流が流れる。

【０００９】図５は、従来の別のＭＯＳ型半導体集積回
路である。このＭＯＳ型半導体集積回路は、レベルシフ
ト回路１０と出力段回路５０は図４と同じであるが、こ
のレベルシフト回路１０のＢ点とＰ４のゲートの間に、
インバータ回路５１を設けた点が図４と異なる。この回
路では、インバータ回路５１の挿入で、レベルシフト回
路１０の通電能力を小さくできる。しかし、このインバ
ータ回路５０の場合でも、Ｐ５とＮ５を通して、過渡時
には貫通電流が流れる。

【００１０】

【発明が解決しようとする課題】図４では、前記したよ
うに、高電圧出力点５がＨ（Ｐ４がオン、Ｎ３はオフ）
の状態からＬ（Ｐ４がオフ、Ｎ３がオン）に転移する瞬
間、もちろんＬからＨになるときにも、貫通電流が流れ
る。しかし、Ｎ３のゲート信号は、レベルシフト回路１
０を介さないので、ＨとＬの切り換え速度は、Ｎ３の方
がＰ４よりも速くなる。そのため、高電圧出力点５がＨ
からＬに移行したとき、つまりＮ３がオフからオンにな
るタイミングで、大きな貫通電流が流れる。

【００１１】Ｐ４をオフさせてからＮ３をオンさせるよ
うに、Ｎ３のオンのタイミングをずらすことで、この貫
通電流を減らすことができる。しかし、この動作タイミ
ングをずらしたとしても、他の要因で貫通電流が流れ
る。その要因について、説明する。

【００１２】高電圧出力点５がＨからＬになるとき、Ｐ
４をＮ３のオンより速くオフさせるために、Ｐ４のゲー
トをＨにしてから、Ｎ３をオンさせたとしても、高電圧
出力点５がＨからＬになる瞬間、Ｐ４のドレインとゲー
ト間の内蔵コンデンサＣの容量により、Ｐ４のゲート電
位が瞬間的にＬに引き下げられる。そうすると、Ｐ４は
オフに移行できず、瞬間的に、オン状態を維持し、Ｐ４
とＮ３が共にオンとなり、貫通電流が流れることにな
る。

【００１３】出力段回路５０の出力電流が増大する程、
Ｐ４の通電電流が大きくなる。また、大きな電流を通電
するために、Ｐ４のチップ面積が大きくなり、そのた
め、内蔵コンデンサＣの容量も大きくなる。この内蔵コ
ンデンサＣの容量が大きくなると、Ｐ４がオンからオフ
に移行する時間が長くなる。このＰ４の通電電流が大き
くなることと、移行する時間が長くなることから、貫通
電流は大きくなる。

【００１４】さらに、Ｎ３に大きな通電能力や、短い立
下がり時間（ＨからＬへの移行時間のこと）が要求され
る場合は、高電圧出力点５がＨからＬになる時間が短く
なり、そうすると、Ｎ３の通電能力の増大と、Ｐ４とＮ
４が共にオンしている時間が長くなることが相まって、
一層、大きな貫通電流が流れる。

【００１５】一方、これを改善する方策として、Ｐ４の
ゲート電位をＨに固定している、レベルシフト回路１０
のＰ２の通電能力を大きくして、Ｐ４のゲートをしっか
りとＨに固定させ、高電圧出力点５がＨからＬに移行し
たときに、Ｐ４のゲートの電位をＬに下がり難くするこ
とができる。しかし、この方策では、レベルシフト回路
１０のＰ２とＮ２とで流れる貫通電流を増大させてしま
う。

【００１６】また、図５のように、レベルシフト回路１
０を小さくして、出力段回路５０との間にＰ５とＮ５で
構成されるインバータ回路５１を入れ、このインバータ
回路５１の通電能力を大きくして、レベルシフト回路１
０の通電能力を小さくし、レベルシフト回路１０の貫通
電流を低減する方法がある。しかし、この方法では、イ
ンバータ回路５１での貫通電流が大きくなる。

【００１７】従来のＭＯＳ型半導体集積回路では、いず
れの場合でも、大きな貫通電流が流れ、消費電力が大き
くなる。この発明の目的は、前記の課題を解決して、貫
通電流を低減できるＭＯＳ型半導体集積回路を提供する
ことにある。

【００１８】

【課題を解決するための手段】前記の目的を達成するた
めに、薄いゲート酸化膜を有する第１および第２のＭＯ
Ｓトランジスタと、厚いゲート酸化膜を有し、前記第１
および第２のＭＯＳトランジスタに負荷として接続され
た第３および第４のＭＯＳトランジスタと、前記第１お
よび第２のＭＯＳトランジスタの各ゲートにそれぞれ相
補な入力信号を与える手段とを含むレベルシフト回路を
有するＭＯＳ型半導体集積回路において、薄いゲート酸
化膜を有する第５のＭＯＳトランジスタのソースと、薄
いゲート酸化膜を有する第６のＭＯＳトランジスタのド
レインとを接続し、第５のＭＯＳトランジスタのゲート
・ソース間に抵抗とツェナーダイオードとを並列に接続
し、第６のＭＯＳトランジスタを低電圧制御信号で動作
し、第５のＭＯＳトランジスタのソースと、第６のＭＯ
Ｓトランジスタのドレインとの接続点を出力とし、前記
レベルシフト回路の出力信号を受けて動作する出力段回
路を有する構成とする。

【００１９】厚いゲート酸化膜を有する第１のｐチャネ
ルＭＯＳＦＥＴのソースと、厚いゲート酸化膜を有する
第２のｐチャネルＭＯＳＦＥＴのソースとを高電圧電源
の高電位側に共通に接続し、互いのゲートを互いのドレ
インに接続し、第１のｐチャネルＭＯＳＦＥＴのドレイ
ンと、薄いゲート酸化膜を有する第１のｎチャネルＭＯ
ＳＦＥＴのドレインとを接続し、第２のｐチャネルＭＯ
ＳＦＥＴのドレインと、薄いゲート酸化膜を有する第２
のｎチャネルＭＯＳＦＥＴのドレインとを接続し、第１
のｎチャネルＭＯＳＦＥＴのソースと、第２のｎチャネ
ルＭＯＳＦＥＴのソースとを、高電圧電源のグランド電
位側に接続し、第１のｎチャネルＭＯＳＦＥＴおよび第
２のｎチャネルＭＯＳＦＥＴを低電圧制御信号で動作す
るレベルシフト回路を有するＭＯＳ型半導体集積回路に
おいて、前記レベルシフト回路の出力点と、厚いゲート
酸化膜を有し、ソースを高電圧電源の高電位側に接続し
た第３のｐチャネルＭＯＳＦＥＴのゲートとを接続し、
第３のｐチャネルＭＯＳＦＥＴのドレインと、薄いゲー
ト酸化膜を有する第４のｎチャネルＭＯＳＦＥＴのゲー
トと、薄いゲート酸化膜を有する第３のｎチャネルＭＯ
ＳＦＥＴのドレインとを接続し、第４のｎチャネルＭＯ
ＳＦＥＴのドレインを高電位側に接続し、第３のｎチャ
ネルＭＯＳＦＥＴのソースを高電圧電源のグランド電位
側に接続し、第３のｎチャネルＭＯＳＦＥＴを低電圧制
御信号で動作し、第４のｎチャネルＭＯＳＦＥＴのゲー
トと抵抗の一方と、ツェナーダイオードのカソードとを
接続し、第４のｎチャネルＭＯＳＦＥＴのソースと、抵
抗の他方、ツェナーダイオードのアノードとを接続し、
該接続点を出力とする出力段回路を有する構成とする。

【００２０】厚いゲート酸化膜を有する第１のｐチャネ
ルＭＯＳＦＥＴのソースと、厚いゲート酸化膜を有する
第２のｐチャネルＭＯＳＦＥＴのソースとを高電位側に
共通に接続し、互いのゲートを互いのドレインに接続
し、第１のｐチャネルＭＯＳＦＥＴのドレインと、薄い
ゲート酸化膜を有する第１のｎチャネルＭＯＳＦＥＴの
ドレインとを接続し、第２のｐチャネルＭＯＳＦＥＴの
ドレインと、薄いゲート酸化膜を有する第２のｎチャネ
ルＭＯＳＦＥＴのドレインとを接続し、第１のｎチャネ
ルＭＯＳＦＥＴのソースと、第２のｎチャネルＭＯＳＦ
ＥＴのソースとを、グランド電位側に接続し、第１のｎ
チャネルＭＯＳＦＥＴおよび第２のｎチャネルＭＯＳＦ
ＥＴを低電圧制御信号で動作するレベルシフト回路を有
するＭＯＳ型半導体集積回路において、前記レベルシフ
ト回路の出力点と、薄いゲート酸化膜を有する第４のｎ
チャネルＭＯＳＦＥＴのゲートと、薄いゲート酸化膜を
有する第３のｎチャネルＭＯＳＦＥＴのドレインとを接
続し、第４のｎチャネルＭＯＳＦＥＴのドレインを高電
位側に接続し、第３のｎチャネルＭＯＳＦＥＴのソース
をグランド電位側に接続し、第３のｎチャネルＭＯＳＦ
ＥＴを低電圧制御信号で動作し、第４のｎチャネルＭＯ
ＳＦＥＴのゲートと、抵抗の一方と、ツェナーダイオー
ドのカソードとをがそれぞれ接続し、第４のｎチャネル
ＭＯＳＦＥＴのソースと、抵抗の他方と、ツェナーダイ
オードのアノードとを接続し、該接続点を出力とする出
力段回路を有する構成とする。

【００２１】厚いゲート酸化膜を有する第１のｐチャネ
ルＭＯＳＦＥＴのソースと、厚いゲート酸化膜を有する
第２のｐチャネルＭＯＳＦＥＴのソースとを高電位側に
共通に接続し、互いのゲートを互いのドレインに接続
し、第１のｐチャネルＭＯＳＦＥＴのドレインと、薄い
ゲート酸化膜を有する第１のｎチャネルＭＯＳＦＥＴの
ドレインとを接続し、第２のｐチャネルＭＯＳＦＥＴの
ドレインと、薄いゲート酸化膜を有する第２のｎチャネ
ルＭＯＳＦＥＴのドレインとを接続し、第１のｎチャネ
ルＭＯＳＦＥＴのソースと、第２のｎチャネルＭＯＳＦ
ＥＴのソースとを、グランド電位側に接続し、第１のｎ
チャネルＭＯＳＦＥＴおよび第２のｎチャネルＭＯＳＦ
ＥＴを低電圧制御信号で動作するレベルシフト回路を有
するＭＯＳ型半導体集積回路において、前記レベルシフ
ト回路の出力点と、薄いゲート酸化膜を有する第４のｎ
チャネルＭＯＳＦＥＴのゲートとを接続し、第４のｎチ
ャネルＭＯＳＦＥＴのドレインを高電位側に接続し、第
４のｎチャネルＭＯＳＦＥＴのソースと第３ｎチャネル
ＭＯＳＦＥＴのドレインとを接続し、第３のｎチャネル
ＭＯＳＦＥＴのソースをグランド電位側に接続し、第３
のｎチャネルＭＯＳＦＥＴを低電圧制御信号で動作し、
第４のｎチャネルＭＯＳＦＥＴのゲートと、抵抗の一方
と、ツェナーダイオードのカソードとを接続され、第４
ｎのチャネルＭＯＳＦＥＴのソースと、抵抗の他方と、
ツェナーダイオードのアノードとを接続し、第３のＭＯ
ＳＦＥＴのソース、抵抗の他端、ツェナーダイオードの
アノードおよび第３のｎチャネルＭＯＳＦＥＴのドレイ
ンの共通の接続点を出力とする出力段回路を有する構成
とする。

【００２２】前記出力段回路と前記レベルシフト回路が
同一半導体基板に形成されるとよい。前記第４のｎチャ
ネルＭＯＳＦＥＴが、ＣＭＯＳプロセスで製作されると
コスト的に有利になる。

【００２３】

【発明の実施の形態】図１は、この発明の第１実施例の
ＭＯＳ型半導体集積回路である。以下の説明でＮはｎチ
ャネルＭＯＳＦＥＴ、ＰはｐチャネルＭＯＳＦＥＴであ
る。図１で、レベルシフト回路１０は、図４または図５
の従来のＭＯＳ型半導体集積回路のレベルシフト回路１
０と同一である。出力段回路２０は、Ｎ３、Ｎ４、抵抗
１およびツェナーダイオード２で構成される。Ｎ４のド
レインは高電圧電源の高電位側３に接続し、Ｎ４のソー
スと抵抗１の一方とツェナーダイオード２のアノードと
を接続し、この接続点が高電圧出力点５で、ここから高
電圧出力が出力される。Ｎ４の基板電位はＮ４のソース
電位と同じである。Ｎ４のゲートと抵抗１の他方と、ツ
ェナーダイオード２のカソードとを接続し、このＮ４の
ゲートとＮ３のドレインと接続し、Ｎ３のソースがグラ
ンド４に接続する。レベルシフト回路１０の出力点はＢ
点であり、このＢ点とＰ３のゲートが接続し、Ｐ３のソ
ースが高電圧電源の高電位側３に接続し、Ｐ３のドレイ
ンがＮ４のゲートと接続する。図中の６は高電圧出力端
子であり、７は高電圧電源の高電位側端子である。ま
た、Ｎ４は上アームのｎチャネルＭＯＳＦＥＴで、Ｎ３
は下アームのｎチャネルＭＯＳＦＥＴである。

【００２４】尚、この回路に用いられるＭＯＳＦＥＴに
おいて、Ｎ１、Ｎ２、Ｎ３およびＮ４のゲート酸化膜の
厚みは５００Å程度と薄く、Ｐ１、Ｐ２およびＰ３のゲ
ート酸化膜の厚みは３０００Å程度と厚く形成する。こ
れは、低電圧制御回路３０からの低電圧制御信号をゲー
トが受けるＮ１、Ｎ２、Ｎ３およびＮ４では、ゲート・
ソース間に印加される電圧は低電圧であり、ゲート酸化
膜を薄くできる。また、Ｐ１、Ｐ２、Ｐ３のゲート・ソ
ース間には高電圧が印加されるので厚い酸化膜が必要と
なる。ここで、Ｎ４のドレインが高電圧電源の高電位側
３に接続されているが、Ｎ４のゲート・ソース間に入っ
ているツェナーダイオードが電圧をクランプするので、
ゲート酸化膜は薄くても構わない。

【００２５】つぎに、この回路の動作を説明する。以下
の説明で、Ｌとは電位がＬレベルのことで、Ｈは電位が
Ｈレベルのことである。高電圧出力点５がＬにおいて、
レベルシフト回路１０の出力点であるＢ点がＬになる
と、Ｐ３はオンし、Ｐ３のドレインからＬの状態にある
高電圧出力点５に向かい電流が流れる。この電流と抵抗
１の積で電圧降下が発生し、この電圧降下がＮ４のソー
ス・ゲート間電圧として印加され、Ｎ４はオンする。そ
うすると、高電圧出力点５が電位上昇して、ある期間こ
の電圧が保持されるために、Ｎ４はオンし続ける。この
とき、Ｎ３をオフしておけば、高電圧出力点５はＨとな
る。ここで、ツェナーダイオード２のツェナー電圧を５
Ｖ程度に選定すると、Ｎ４のゲート・ソース間の電圧は
５Ｖ程度にクランプされて、Ｎ４のソース・ゲート間に
高電圧は印加されず、前記したように、Ｎ４のゲート酸
化膜は薄くてよい。

【００２６】つぎに、レベルシフト回路１０の出力点で
あるＢ点がＨになると、Ｐ３はオフする。ここでＮ３を
オンすると、高電圧出力点５の電位が、ツェナーダイオ
ード２の順方向を通してＨからＬに引下げると同時に、
抵抗１の電圧降下がＮ４のゲート・ソースを逆バイアス
する。そのため、Ｎ４はオフになり、高電圧出力点５は
Ｌに固定される。

【００２７】この回路では、高電圧出力点５がＨからＬ
になる瞬間では、同時にＮ４のゲート電位もＬになり、
高電圧出力点５がＨからＬになると同じ方向にＮ４のゲ
ート電位も転移するために、図４または図５の従来回路
のＰ４に相当するＮ４は、オンすることはない。従っ
て、Ｎ４とＮ３を通して流れる貫通電流は流れない。

【００２８】このように、貫通電流を抑えることで、発
熱の発生を小さくし、素子破壊を防止できる。また、こ
の貫通電流はスパイク状の電流となるために、大きなノ
イズを発生させ、回路を誤動作させる恐れがあるが、貫
通電流を抑えることで、ノイズの低減を図り、回路の誤
動作を防止できる。

【００２９】また、ｐチャネルＭＯＳＦＥＴに比べ、ｎ
チャネルＭＯＳＦＥＴの通電能力は、同じ大きさの占有
面積でも、大きな電流が得られる。従って、出力として
大きな電流を流す必要がある場合には、従来回路のよう
に、出力段回路にｐチャネルＭＯＳＦＥＴを使用するよ
り、この発明のように、ｎチャネルＭＯＳＦＥＴを使用
する方が、ＭＯＳＦＥＴの占有面積を小さくできる。具
体的には、１／３程度にできる。また、このＭＯＳ型半
導体集積回路を、同一半導体基板に作り込み、また、Ｃ
ＭＯＳプロセスで製作することで、低価格化を実現する
ことができる。このＣＭＯＳプロセスとは、ｎチャネル
ＭＯＳＦＥＴとｐチャネルＭＯＳＦＥＴを相補回路とし
て同一の半導体基板に作り込むプロセスのことで低コス
トプロセスである。

【００３０】図２は、この発明の第２実施例のＭＯＳ型
半導体集積回路である。図１の実施例に対して、Ｐ３の
働きを、Ｐ２にさせることで、Ｐ３を削除したものであ
る。Ｐ３を削除することで、図１の実施例とは逆にレベ
ルシフト回路のＢ点がＨになったとき、高電圧出力点５
がＨになり、Ｂ点がＬになったとき、高電圧出力５がＬ
になる。この回路構成とすることで、図１と同じ効果が
期待できて、さらに、それに加えて、ｐチャネルＭＯＳ
ＦＥＴ（Ｐ３）を１つ削除することで、ＭＯＳ型半導体
集積回路のチップサイズを小型化できる。出力電流を大
きくする場合を考えると、Ｎ４のチップサイズと共にＰ
２のチップ面積も大きくする必要がある。そのため、レ
ベルシフト回路１０のＰ２、Ｎ２を流れる貫通電流が増
加する。実用に当たっては、Ｐ３を削除することによる
占有面積の減少という面積メリットと、貫通電流が増大
するというデメリットを設計的に検討して、この回路方
式の採用を決定する必要がある。

【００３１】尚、この回路のツェナーダイオード２は、
図１と同様に、Ｎ４の薄いゲート酸化膜に過電圧が印加
されないように設けるものである。しかし、高電圧出力
点５がＬの期間（Ｎ３がオン）に、高電圧出力点５に接
続する負荷（放電管などのコンデンサ負荷）からの電流
を引き出すとき、このツェナーダイオード２の順方向を
介してＮ３の電流をシンク（グランドに流し込むこと）
する。このため、大きな出力電流を必要とする用途で
は、このシンク電流が大きくなるために、このツェナダ
イオード２に流れる電流も大きくなり、ツェナーダイオ
ード２のチップサイズを大きくしなければならない。こ
の対策をしたものが、つぎの実施例である。

【００３２】図３は、この発明の第３実施例のＭＯＳ型
半導体集積回路である。図２の実施例の図に対して、Ｎ
３のドレインを高電圧出力点５に移動したもので、動作
原理は図２の実施例と同じである。図３の実施例は図２
の実施例と同様の効果が期待できる。さらに、それに加
えて、Ｎ３のドレインを高電圧出力点５に移動すること
で、Ｎ３がオンしたとき、ツェナーダイオード２に順方
向の電流が流れない。そのため、ツェナーダイオード２
を小さくできる。

【００３３】このように、高電圧出力点５にＮ３のドレ
インを接続しておくと、図２のような、シンク電流はＮ
３のみに流れるために、ツェナーダイオード５の役割
は、Ｎ４の薄いゲート酸化膜に過電圧が印加されないた
めだけに用いられる。尚、図２および図３の場合も、図
１と同様に、ＣＭＯＳプロセスで製作することで、低価
格化を実現することができる。また、図１から図３で
は、回路を構成する素子をＭＯＳＦＥＴで説明したが、
ＭＯＳＦＥＴの代わりにＩＧＢＴなどを含むＭＯＳトラ
ンジスタとしても勿論よい。

【００３４】

【発明の効果】この発明によれば、出力段回路の上アー
ムのｎチャネルＭＯＳＦＥＴ（Ｎ４）と下アームをｎチ
ャネルＭＯＳＦＥＴ（Ｎ３）で構成し、上アームのＮ４
のゲートとソース間に抵抗およびツェナーダイオードを
接続し、レベルシフト回路と出力段回路の間にｐチャネ
ルＭＯＳＦＥＴ（Ｐ３）を介在させることで、上アーム
のＮ４のゲート電位を安定させ、上下アームに流れる貫
通電流を低減できる。

【００３５】また、前記のＰ３の働きを、レベルシフト
回路のｐチャネルＭＯＳＦＥＴ（Ｐ２）にさせること
で、Ｐ３を削除し、前記の貫通電流の低減に加えて、チ
ップサイズの縮小化を図ることができる。

【００３６】さらに、Ｎ４のドレインを出力段回路の高
電圧出力点に接続することで、前記の効果に加えて、ツ
ェナーダイオードの占有面積を小さくすることができ
る。また、このＭＯＳ型半導体集積回路を、同一の半導
体基板に作り込み、また、ＣＭＯＳプロセスで製作する
ことで、低コスト化を図ることができる。

【図面の簡単な説明】

【図１】この発明の第１実施例のＭＯＳ型半導体集積回
路図

【図２】この発明の第２実施例のＭＯＳ型半導体集積回
路図

【図３】この発明の第３実施例のＭＯＳ型半導体集積回
路図

【図４】従来のＭＯＳ型半導体集積回路図

【図５】従来の別のＭＯＳ型半導体集積回路図

【符号の説明】

１抵抗２ツェナーダイオード３高電圧電源の高電位側４グランド（アース）５高電圧出力点６高電圧出力端子７高電圧電源の高電位側端子１０レベルシフト回路２０出力段回路２１出力段回路３０低電圧制御回路５０出力段回路５１インバータ回路Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５ｎチャネルＭＯＳＦ
ＥＴＰ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５ｐチャネルＭＯＳＦ
ＥＴＣ内蔵コンデンサ

Claims

【特許請求の範囲】

【請求項１】薄いゲート酸化膜を有する第１および第２
のＭＯＳトランジスタと、厚いゲート酸化膜を有し、前
記第１および第２のＭＯＳトランジスタに負荷として接
続された第３および第４のＭＯＳトランジスタと、前記
第１および第２のＭＯＳトランジスタの各ゲートにそれ
ぞれ相補な入力信号を与える手段とを含むレベルシフト
回路を有するＭＯＳ型半導体集積回路において、薄いゲート酸化膜を有する第５のＭＯＳトランジスタの
ソースと、薄いゲート酸化膜を有する第６のＭＯＳトラ
ンジスタのドレインとを接続し、第５のＭＯＳトランジ
スタのゲート・ソース間に抵抗とツェナーダイオードと
を並列に接続し、第６のＭＯＳトランジスタを低電圧制
御信号で動作し、第５のＭＯＳトランジスタのソース
と、第６のＭＯＳトランジスタのドレインとの接続点を
出力とし、前記レベルシフト回路の出力信号を受けて動
作する出力段回路を有することを特徴とするＭＯＳ型半
導体集積回路。
【請求項２】厚いゲート酸化膜を有する第１のｐチャネ
ルＭＯＳＦＥＴのソースと、厚いゲート酸化膜を有する
第２のｐチャネルＭＯＳＦＥＴのソースとを高電圧電源
の高電位側に共通に接続し、互いのゲートを互いのドレ
インに接続し、第１のｐチャネルＭＯＳＦＥＴのドレイ
ンと、薄いゲート酸化膜を有する第１のｎチャネルＭＯ
ＳＦＥＴのドレインとを接続し、第２のｐチャネルＭＯ
ＳＦＥＴのドレインと、薄いゲート酸化膜を有する第２
のｎチャネルＭＯＳＦＥＴのドレインとを接続し、第１
のｎチャネルＭＯＳＦＥＴのソースと、第２のｎチャネ
ルＭＯＳＦＥＴのソースとを、高電圧電源のグランド電
位側に接続し、第１のｎチャネルＭＯＳＦＥＴおよび第
２のｎチャネルＭＯＳＦＥＴを、低電圧制御信号で動作
するレベルシフト回路を有するＭＯＳ型半導体集積回路
において、前記レベルシフト回路の出力点と、厚いゲート酸化膜を
有し、ソースを高電圧電源の高電位側に接続した第３の
ｐチャネルＭＯＳＦＥＴのゲートを接続し、第３のｐチ
ャネルＭＯＳＦＥＴのドレインと、薄いゲート酸化膜を
有する第４のｎチャネルＭＯＳＦＥＴのゲートと、薄い
ゲート酸化膜を有する第３のｎチャネルＭＯＳＦＥＴの
ドレインとを接続し、第４のｎチャネルＭＯＳＦＥＴの
ドレインを高電位側に接続し、第３のｎチャネルＭＯＳ
ＦＥＴのソースを高電圧電源のグランド電位側に接続
し、第３のｎチャネルＭＯＳＦＥＴを低電圧制御信号で
動作し、第４のｎチャネルＭＯＳＦＥＴのゲートと、抵
抗の一方と、ツェナーダイオードのカソードとを接続
し、第４のｎチャネルＭＯＳＦＥＴのソースと、抵抗の
他方と、ツェナーダイオードのアノードとを接続し、該
接続点を出力とする出力段回路を有することを特徴とす
るＭＯＳ型半導体集積回路。
【請求項３】厚いゲート酸化膜を有する第１のｐチャネ
ルＭＯＳＦＥＴのソースと、厚いゲート酸化膜を有する
第２のｐチャネルＭＯＳＦＥＴのソースとを高電位側に
共通に接続し、互いのゲートを互いのドレインに接続
し、第１のｐチャネルＭＯＳＦＥＴのドレインと、薄い
ゲート酸化膜を有する第１のｎチャネルＭＯＳＦＥＴの
ドレインとを接続し、第２のｐチャネルＭＯＳＦＥＴの
ドレインと、薄いゲート酸化膜を有する第２のｎチャネ
ルＭＯＳＦＥＴのドレインとを接続し、第１のｎチャネ
ルＭＯＳＦＥＴのソースと、第２のｎチャネルＭＯＳＦ
ＥＴのソースとを、グランド電位側に接続し、第１のｎ
チャネルＭＯＳＦＥＴおよび第２のｎチャネルＭＯＳＦ
ＥＴを低電圧制御信号で動作するレベルシフト回路を有
するＭＯＳ型半導体集積回路において、前記レベルシフ
ト回路の出力点と、薄いゲート酸化膜を有する第４のｎ
チャネルＭＯＳＦＥＴのゲートと、薄いゲート酸化膜を
有する第３のｎチャネルＭＯＳＦＥＴのドレインとを接
続し、第４のｎチャネルＭＯＳＦＥＴのドレインを高電
位側に接続し、第３のｎチャネルＭＯＳＦＥＴのソース
をグランド電位側に接続し、第３のｎチャネルＭＯＳＦ
ＥＴを低電圧制御信号で動作し、第４のｎチャネルＭＯ
ＳＦＥＴのゲートと、抵抗の一方と、ツェナーダイオー
ドのカソードとを接続し、第４のｎチャネルＭＯＳＦＥ
Ｔのソースと、抵抗の他方と、ツェナーダイオードのア
ノードとを接続し、該接続点を出力とする出力段回路を
有することを特徴とするＭＯＳ型半導体集積回路。
【請求項４】厚いゲート酸化膜を有する第１のｐチャネ
ルＭＯＳＦＥＴのソースと、厚いゲート酸化膜を有する
第２のｐチャネルＭＯＳＦＥＴのソースとを高電位側に
共通に接続し、互いのゲートを互いのドレインに接続
し、第１のｐチャネルＭＯＳＦＥＴのドレインと、薄い
ゲート酸化膜を有する第１のｎチャネルＭＯＳＦＥＴの
ドレインとを接続し、第２のｐチャネルＭＯＳＦＥＴの
ドレインと、薄いゲート酸化膜を有する第２のｎチャネ
ルＭＯＳＦＥＴのドレインとを接続し、第１のｎチャネ
ルＭＯＳＦＥＴのソースと、第２のｎチャネルＭＯＳＦ
ＥＴのソースとを、グランド電位側に接続し、第１のｎ
チャネルＭＯＳＦＥＴおよび第２のｎチャネルＭＯＳＦ
ＥＴを低電圧制御信号で動作するレベルシフト回路を有
するＭＯＳ型半導体集積回路において、前記レベルシフト回路の出力点と、薄いゲート酸化膜を
有する第４のｎチャネルＭＯＳＦＥＴのゲートとを接続
し、第４のｎチャネルＭＯＳＦＥＴのドレインを高電位
側に接続し、第４のｎチャネルＭＯＳＦＥＴのソース
と、第３ｎチャネルＭＯＳＦＥＴのドレインとを接続
し、第３のｎチャネルＭＯＳＦＥＴのソースをグランド
電位側に接続し、第３のｎチャネルＭＯＳＦＥＴを低電
圧制御信号で動作し、第４のｎチャネルＭＯＳＦＥＴの
ゲートと、抵抗の一方と、ツェナーダイオードのカソー
ドとを接続し、第４ｎのチャネルＭＯＳＦＥＴのソース
と、抵抗の他方と、ツェナーダイオードのアノードとを
接続し、第３のＭＯＳＦＥＴのソース、抵抗の他端、ツ
ェナーダイオードのアノードおよび第３のｎチャネルＭ
ＯＳＦＥＴのドレインの共通の接続点を出力とする出力
段回路を有することを特徴とするＭＯＳ型半導体集積回
路。
【請求項５】前記出力段回路と前記レベルシフト回路が
同一半導体基板に形成されることを特徴とする請求項１
ないし４のいずれかに記載のＭＯＳ型半導体集積回路。
【請求項６】前記第４のｎチャネルＭＯＳＦＥＴが、Ｃ
ＭＯＳプロセスで製作されることを特徴とする請求項１
ないし４のいずれかに記載のＭＯＳ型半導体集積回路。