JP2000163975A - 不揮発性記憶装置 - Google Patents

Abstract

(57)【要約】 【課題】 使い勝手を良くし、高い精度でのしきい値電
圧を制御を可能にし、実質的な動作の高速化とデータ保
持の高信頼性を実現した不揮発性記憶装置を提供する。 【解決手段】 各ビット線に設けられるセンスラッチ回
路に対応して書き込みデータをラッチするプログラムラ
ッチ回路を配置し、このプログラムラッチに保持された
データを用いて書き込みベリファイ動作を行うことによ
り、書き込み動作が終了するまで書き込みデータを保持
し続けることが可能となり、書き込を失敗したとき等に
おいて再度書き込みデータを入力する必要がないから使
い勝手を良くすることができる。各ビット線に配置され
たプログラムラッチ回路を用いてビット線のプリチャー
ジを行って書き込みベリファイ動作を行うことにより、
メモリのソース抵抗の影響込みのしきい値分布とするこ
とができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、不揮発性記憶装
置に関し、主に電気的に書き込み消去が可能にされたフ
ラッシュメモリ等における書き込み終了判定動作（書き
込みベリファイ動作）及びメモリセルのしきい値を記憶
データに対応して精度良く制御する技術と各動作のオー
バーヘッドを低減する技術に利用して有効な技術に関す
るものである。

【０００２】

【従来の技術】フラッシュＥＥＰＲＯＭ（以下、単にフ
ラッシュメモリという）のような不揮発性メモリセル
は、ソース、ドレインからなる拡散層と、かかるソー
ス，ドレインの間の半導体基板上にゲート絶縁膜を介し
てフローティングゲートとコントロールゲートとがスタ
ックド構造に構成されるのが普通であり、上記コントロ
ールゲートはワード線に接続され、ドレインはビット線
（又はデータ線）に接続される。そして、ソースはソー
ス線に共通に接続される。ソース線は、通常は回路の接
地電位ＶＳＳが与えられているが、消去・書き込み時に
そのモードに対応した電位が与えられる。

【０００３】

【発明が解決しようとする課題】図２２には、この発明
に先立って開発されたフラッシュメモリのセンスラッチ
回路ＳＡＬとメモリブロックＭの回路図が示されてい
る。メモリセルＱｍの書き込み動作は、メモリセルのし
きい値をワード線の選択レベル以下の所定の電位にする
ことで終了する。書き込み動作はまず始めに、回路ブロ
ックＤに設けられる入出力線ＩＯＴから供給された書き
込みデータがＹ選択信号ＹＧによりスイッチ制御される
ＭＯＳＦＥＴＱ７を通してセンスラッチ回路ＳＡＬの回
路ブロックＥに設けられたラッチ回路に格納する。

【０００４】上記入出力線は、非反転信号に対応した上
記入出力線ＩＯＴと、反転信号に対応した入出力線ＩＯ
Ｂの一対からなり、トルーとバーからなる相補の書き込
みデータが上記の入出力線を通してシリアルに入力さ
れ、上記Ｙ選択信号ＹＧによりスイッチ制御されるカラ
ム選択回路を通して選択ワード線に対応した各ラッチ回
路Ｅに伝えられる。センスラッチ回路ＳＡＬは、中心と
なるラッチ回路Ｅと、メモリブロックに対応して設けら
れる回路ブロックＡないしＤとからなり、同図では上記
ラッチ回路Ｅと一方のメモリブロック（上側Ｕ）に対応
した回路ブロックＡないしＤが代表として例示的に示さ
れ、他方のメモリブロック（下側Ｄ）に対応して設けら
れる回路ブロックＡないしＤはブラックボックスで表し
ている。

【０００５】上記センスラッチ回路ＳＡＬに格納された
データがハイレベルの場合は、メモリセルＱｍに上記の
ような書き込みを行い、ロウレベルの場合は書き込みを
行わないでワード線の選択レベル以上の高いしきい値電
圧の消去状態のままに維持させる。上記センスラッチ回
路ＳＡＬに格納されたデータにより、ビット線を書き込
みドレイン電圧４Ｖプリチャージする。これは、回路ブ
ロックＡの制御信号ＴＲＵによりトランスファＭＯＳＦ
ＥＴＱ３と上記ラッチ回路Ｅの電源（ＶＣＣ）ＭＯＳＦ
ＥＴＱ８をオン状態にさせて上記電源電圧ＶＣＣを書き
込みドレイン電圧４Ｖとすることにより行う。

【０００６】メモリブロックＭの選択ワード線、例えば
ＭＬ０Ｕを−１３ＶとしたあとでメモリブロックＭのメ
モリ選択ＭＯＳＦＥＴＱＤをオン状態にさせるとメモリ
セルＱｍ０のドレインとコントロールゲート間に高電圧
が印加されて、かかる高電圧が印加されている書き込み
時間の間、フローティングゲートに蓄積された電荷をド
レイン側に引き抜くという書き込みが行われる。一方、
センスラッチ回路ＳＡＬにロウレベルのデータが格納さ
れている場合には、上記トランスファＭＯＳＦＥＴＱ３
とラッチ回路の電源側ＭＯＳＦＥＴＱ８をオン状態にさ
せても上記ロウレベルのデータに対応してビット線はロ
ウレベル（ＶＳＳ）のままとなり、上記のような書き込
み動作は行われない。

【０００７】一定時間書き込みバイアス電圧を印加した
後、メモリブロックＭのメモリ選択ＭＯＳＦＥＴＱＤを
オフ状態にさせ、センスラッチ回路ＳＡＬの回路ブロッ
クＡの信号ＤＤＣＵによりビット線ディスチャージＭＯ
ＳＦＥＴＱ１０をオン状態にさせてビット線の電荷を接
地電位ＶＳＳに引き抜き、ビット線を０Ｖとして次の書
き込みベリファイ動作に移行する。

【０００８】書き込みベリファイ動作は上記の単位時間
による書き込み動作終了後、書き込みを行ったメモリセ
ルのしきい値が所望の値以下になったかどうかを検証す
る動作であり、センスラッチ回路ＳＡＬの回路ブロック
Ａに設けられたメモリ選択ＭＯＳＦＥＴＱＤをオン状態
にさせ、信号ＰＣＵを１Ｖ＋Ｖthn として、書き込むメ
モリブロック側のビット線のプリチャージを行う。ここ
で、Ｖthn はビット線プリチャージＭＯＳＦＥＴＱ２の
しきい値である。

【０００９】ラッチ回路Ｅにハイレベルのデータが格納
されていると（つまり、メモリセルに書き込みを行おう
とすると）、回路ブロックＡの制御信号ＰＣＵを上記選
択電位にしてＭＯＳＦＥＴＱ２をオン状態にさせた時、
回路ブロックＡのフィードバックＭＯＳＦＥＴＱ４がオ
ン状態であるためビット線が１Ｖにプリチャージされ
る。一方、ラッチ回路Ｅにロウレベルのデータが格納さ
れていると（つまり、メモリセルに書き込みを行わない
とすると）、上記制御信号ＰＣＵを上記選択電位にして
もフィードバックＭＯＳＦＥＴＱ４がオフ状態のままで
あるので、ビット線は１Ｖにプリチャージされない。こ
れにより選択ブロック側ビット線は書き込みデータ（セ
ンスラッチ回路に格納されたデータ）により選択的に１
Ｖにプリチャージされる。上記センスラッチ回路ＳＡＬ
を中心にして他方に設けられる図示しないし非選択側の
メモリブロックのビット線を０．５Ｖにプリチャージす
る。非選択メモリブロック側（下側）の回路ブロックＡ
の制御信号ＰＲＣＵに相当するＰＲＣＤを０．５Ｖ＋Ｖ
thn とすることにより行われる。

【００１０】この後、選択側（上側）のメモリブロック
Ｍのワード線ＷＬ０Ｕを２Ｖに立ち上げて、メモリブロ
ックＭの選択信号ＳＴＳＵとＳＴＤＵとによりメモリ選
択ＭＯＳＦＥＴＱＳとＱＤをオン状態にする。書き込み
動作終了後、メモリセルのしきい値がワード線電圧２Ｖ
よりも低くなっているとメモリセルＱｍ０はオン状態と
なり、ビット線の電荷はメモリセルＱｍ０によりＶＳＳ
側に引き抜かれて、ビット線電位が下がる。しかし、メ
モリセルＱｍ０のしきい値がまだワード線電圧２Ｖより
も高い場合はメモリセルＱｍ０はオン状態とならないた
め、ビット線の電荷は引き抜かれず、ビット線電位は低
下しない。

【００１１】この後、上記選択信号ＳＴＳＵとＳＴＤＵ
によりメモリ選択ＭＯＳＦＥＴＱＳとＱＤをオフ状態に
してから、書き込み選択側及び書き込み非選択側の回路
ブロックＡに設けられるトランスファＭＯＳＦＥＴＱ３
をオン状態にさせてビット線の電位をラッチ回路の両入
力に転送する。上記選択側のメモリブロックから読み出
された信号は、非選択側のメモリブロックのビット線プ
リチャージ電位を参照電圧としてハイレベル／ロウレベ
ルのセンス動作を行わせる。つまり、上記トランスファ
ＭＯＳＦＥＴＱ３をオフ状態にした後、回路ブロックＥ
の制御信号ＤＰＢとＤＮによりＭＯＳＦＥＴＱ８とＱ９
をオン状態として、ラッチ回路を動作状態にしてセンス
動作を行う。メモリセルのしきい値が低い（書き込みが
十分に行われた）場合は、それに対応したラッチ回路Ｅ
は最初に格納されたハイレベルのデータに対して反転さ
れたロウレベルとなる。しかし、メモリセルのしきい値
が高い（書き込みが十分に行われていない）場合は、最
初に格納されたハイレベルのデータがラッチ回路に格納
されている。もちろん、書き込み非選択のビットに接続
するセンスラッチ回路には一貫してロウレベルのが格納
されている。

【００１２】しきい値が高く、書き込みがまだ不十分の
書き込み選択ビットにさらに書き込みを行うため、上で
述べた書き込み動作を再び行う。書き込み動作でしきい
値が低くなったビットに接続されたセンスラッチ回路に
は、書き込みベリファイ動作によりハイレベルのデータ
がロウレベルのデータに反転しているので、書き込み動
作におけるビット線の書き込みドレイン電圧へのプリチ
ャージは行われない。このため、しきい値が低くなった
メモリセルへの書き込みは行われない。一方、書き込み
を行ったに関わらず、まだ不十分で書き込み後のしきい
値が高い場合は、このビットに接続されたセンスラッチ
回路ＳＡＬには、書き込みベリファイ動作後もハイレベ
ルのデータ格納されているので再び書き込み動作におい
て、ビット線は書き込みドレイン電圧にプリチャージさ
れ、書き込みバイアスをメモリセルに印加する。この様
に書き込み動作、書き込みベリファイ動作を同時に書き
込みを行うメモリ全てのしきい値が所望の値以下となる
まで繰り返し、同時に書き込みを行うメモリセルのしき
い値が所望の電圧まで下がったら書き込みを終了する。

【００１３】読み出し動作は、前記書き込みベリファイ
動作と同様に、メモリセルによりビット線の電荷をディ
スチャージすることにより行われる。ただし、読み出し
動作における選択ブロック側のビット線プリチャージは
書き込みベリファイ動作の選択プリチャージではなく、
制御信号ＲＰＣＵを１Ｖ＋Ｖthn としてビット線プリチ
ャージＭＯＳＦＥＴＱ１をオン状態として行う。また、
選択ワード線電圧、つまりメモリセルのゲートは２．５
Ｖのような電位に設定される。メモリセルにバイアスを
印加した後のセンスラッチ回路におけるセンス動作は、
書き込みベリファイ動作と同様である。書き込みが行わ
れてしきい値が低いビットはロウレベルのデータ、書き
込みが行われていない（消去された）ビットはハイレベ
ルのデータとなる。

【００１４】消去動作は選択ワード線電圧を１５Ｖとし
た後にメモリ選択ＭＯＳＦＥＴＱＤとＱＳをオンさせて
メモリのソース、ドレインを０Ｖとして行う。この消去
動作によりフローティンクゲートに電荷が注入されてメ
モリのしきい値は高くなる。

【００１５】上記のようなメモリセルの書き込みベリフ
ァイ動作では、書き込みデータをラッチするセンスラッ
チ回路に格納したデータを用いて行う。例えば５１２バ
イト同時書き込みの場合、書き込みが終了したメモリセ
ル毎に接続するセンスラッチ回路のデータがハイレベル
からロウレベルへ反転してリセットされる。このため、
５１２バイト同時書き込み終了時点では書き込みデータ
が保持されていないため、書き込みに失敗した場合など
は書き込みデータを修復することが不可能であり、再度
ホストシステム側から書き込みデータを入力しなければ
ならなく使い勝手が悪い。

【００１６】読み出し動作の際、メモリのソース線抵抗
の影響を受けて書き込みデータと異なるデータが読み出
される恐れがある。これはメモリセルが電流を流す際に
ソース線抵抗の影響を受けてメモリセルのソース側の電
位が上がり、メモリセルがオンしにくくなる。つまり、
書き込みベリファイ動作と読み出し動作とがビット線の
プリチャージ条件が異なるために、書き込みベリファイ
によって、本来のしきい値が低いメモリセルも多数のメ
モリ電流によって上記ソース側電位が上がるとしきい値
が高いと判断されてしまう現象である。また、フラッシ
ュメモリは、書き込み動作、消去動作、読み出し動作が
遅いという問題がある。

【００１７】この発明の目的は、使い勝手を良くした不
揮発性記憶装置を提供することにある。この発明の他の
目的は、高い精度でのしきい値電圧を制御を可能にした
不揮発性記憶装置を提供することにある。この発明の更
に他の目的は、実質的な動作の高速化とデータ保持の高
信頼性を実現した不揮発性記憶装置を提供することにあ
る。この発明の前記ならびにそのほかの目的と新規な特
徴は、本明細書の記述および添付図面から明らかになる
であろう。

【００１８】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、各ビット線に設けられるセ
ンスラッチ回路に対応して書き込みデータをラッチする
プログラムラッチ回路を配置し、このプログラムラッチ
に保持されたデータを用いて書き込みベリファイ動作を
行うことにより、書き込み動作が終了するまで書き込み
データを保持し続けることが可能となり、書き込を失敗
したとき等において再度書き込みデータを入力する必要
がないから使い勝手を良くすることができる。

【００１９】各ビット線に配置されたプログラムラッチ
回路を用いてビット線のプリチャージを行って書き込み
ベリファイ動作を行うことにより、センスラッチ回路に
よるビット線の選択プリチャージを行わない。つまり、
書き込み動作によりしきい値が低くなったビットのビッ
ト線もプリチャージされるから、書き込みベリファイに
おけるメモリセルのディスチャージは書き込み選択の全
メモリセルにより行われる。このため、ソース線抵抗の
影響を受けて書き込みベリファイ動作でオンしにくいメ
モリセルは書き込みが不十分とみなされて再び書き込み
が行われる。この結果、メモリのソース抵抗の影響込み
のしきい値分布とするとができる。

【００２０】上記プログラムラッチ回路を書き込み動作
時での書き込みデータの保持に用いることの他に、読み
出しデータを格納するように用いることにより、書き込
み、消去、読み出し動作の並列化が可能となり、実質的
な動作の高速化が可能になるという効果が得られる。

【００２１】

【発明の実施の形態】図１には、この発明に係るフラッ
シュメモリの一実施例のブロック図が示されている。同
図の各回路ブロックは、公知の半導体集積回路の製造技
術により、単結晶シリコンのような１個の半導体基板上
において形成される。

【００２２】この実施例では外部端子数を削減するため
にデータ端子ＤＱ０〜ＤＱ７を介して動作モードを指定
するコマンド及びＸ（行）アドレス信号も取り込まれる
ようにされる。つまり、入出力バッファＩＯＢを介して
入力された入力信号は、図示しない信号線を通してメモ
リアレイのメインデコーダＭＤＥＣとゲートデコーダＧ
ｉＤＥＣの入力部に設けられたＸアドレスラッチ回路に
取り込まれる。アドレスカウンタＡＤＣは、主としてビ
ット線救済のために用いられるものであり、冗長ヒュー
ズ回路ＲＦＤに記憶された不良アドレスとアドレスカウ
ンタＡＤＣで形成されたＹアドレスとを比較し、一致し
たなら救済回路ＲＤにより予備のビット線に切り換え
る。ＡＤＧはそのためのアドレス生成回路である。上記
アドレスカウンタＡＤＣに、外部端子から先頭アドレス
を入力するようにしてもよい。ただし、ハードディスク
メモリのようにワード線単位（セクタ）でのリード／ラ
イトのときには上記Ｙアドレスの先頭値を入力すること
は意味がない。

【００２３】上記アドレスカウンタＡＤＣで形成された
Ｙアドレス信号と、外部端子との間で入出力されるデー
タは、マルチプレクサＭＰＸにより切り換えられてそれ
ぞれに伝えられる。同図では、Ｙアドレス信号が伝えら
れる信号経路は上記Ｘアドレス信号と同様に省略され、
Ｙデコーダに伝えられて前記図２２で示したようなＹ選
択信号ＹＧが形成される。上記のような入力信号の振り
分けを含む制御動作は、制御信号入力回路ＣＩＢに供給
される制御信号ＣＳと、データ入力制御回路ＤＩＣに供
給されるクロック信号ＳＣにより行われる。上記制御信
号ＣＳには、例えばチップイネーブル信号ＣＥＢ、ライ
トイネーブル信号ＷＥＢ、出力イネーブル信号ＯＥＢ及
びコマンドイネーブル信号ＣＥＤからなる。また、リセ
ット信号ＲＥＳＢを有し、これがロウレベルのときには
何も動作しない低消費電力モードとされる。

【００２４】上記Ｘアドレスラッチに取り込まれたＸア
ドレス（セクタアドレス）信号は、Ｘデコーダとして機
能するＭＤＥＣ／ＧｉＤＥＣで解読されてメモリマット
ＭＡＴＵ１，２又はＭＡＴＤ１，２の１つのワード線Ｗ
Ｌを選択する。特に制限されないが、この実施例では、
上記２つのメモリマットＭＡＴＵ１，２とＭＡＴＤ１，
２を挟むように上記Ｙゲートを含むセンスラッチ回路Ｓ
ＡＬが中央部に共通に設けられる。メモリマットは、上
記センスラッチ回路ＳＡＬを中心にして上側メモリマッ
トＭＡＴＵ１，２Ｕと下側メモリマットＭＡＴＤ１，２
の２つに分けられる。

【００２５】Ｘデコーダとして機能するＭＤＥＣ／Ｇｉ
ＤＥＣと、これらで形成されたメインワード線選択信
号、ゲート選択信号を受けてメモリセルが接続されるワ
ード線を選択するサブデコーダＳＤＥＣは、書込み動
作、消去動作及び読み出し動作のそれぞれにおいて、後
述するような選択ＭＯＳＦＥＴのゲートに接続されるメ
インワード線と、記憶トランジスタのコントロールゲー
トに接続されるワード線の電位がそれぞれのモードに応
じて区々であることから、それぞれの動作モードに対応
した電圧の選択／非選択レベルを出力する出力回路を持
つものである。これらの動作モードに必要な電圧は、基
準電圧源ＶＲＥＦ、チャージポンプ昇圧回路、降圧回路
からなる電圧発生回路ＶＧ、電圧切り換え回路ＳＷ及び
それらを制御する電圧制御回路ＰＷＣからなる内部電圧
発生回路により形成される。

【００２６】メモリアレイマットＭＡＴＵ１，２及びＭ
ＡＴＤ１，２は、後述するようにワード線とビット線の
交点に記憶トランジスタが設けられる。特に制限されな
いが、上記ビット線は、選択ＭＯＳＦＥＴを介して複数
の記憶トランジスタのドレインに接続される。同様に、
これら１つのブロックを構成する記憶トランジスタのソ
ースは選択ＭＯＳＦＥＴを介して共通ソース線に接続さ
れる。

【００２７】メモリマットＭＡＴＵ１，２とＭＡＴＤ
１，２は、例えばそれぞれがＸ方向に約８Ｋｂ（８キロ
ビット）の記憶容量を持つようにされる。それ故、ワー
ド線の数は正確には８１９２本とされる。特に制限され
ないが、ワード線の欠陥救済を行うようにするために
は、冗長ワード線が更に加えられる。したがって、ワー
ド線の選択を行うＸアドレス信号は、Ｘ０〜Ｘ８の９ビ
ットから構成される。前記のようにデータ端子ＤＱ０〜
ＤＱ７からＸアドレス信号を入力する方式では、かかる
アドレス信号Ｘ０〜Ｘ８を取り込むために２サイクルが
費やされる。

【００２８】Ｙ方向には５１２Ｂ（バイト）の記憶容量
を持つようにされる。それ故、ビット線（又はデータ
線）の数は、正規アレイとして５１２×８＝４０９６本
が設けられ、前記のうよに冗長アレイに複数本が用意さ
れる。メモリマットＭＡＴＵ１，１とＭＡＴＤ１，２
は、それぞれが約４Ｍバイト（３２Ｍビット）の記憶容
量を持つようにされために、全体で約８Ｍ（６４Ｍビッ
ト）の記憶容量とされる。

【００２９】上記ビット線は、センスラッチ回路ＳＡＬ
に接続される。このセンスアンプは、先にも述べたよう
にビット線のハイレベルとロウレベルを読み出してセン
スするとともに、それをラッチする機能を合わせ持つよ
うにされる。このセンスラッチ回路ＳＡＬは、レジスタ
としての機能を持つようにされる。特に制限されない
が、センスアンプは、前記説明したように公知のダイナ
ミック型ＲＡＭに用いられるようなＣＭＯＳセンスアン
プと類似の回路が利用される。すなわち、センスアンプ
は、入力と出力とが交差接続された一対のＣＭＯＳイン
バータ回路と、複数からなるＣＭＯＳインバータ回路に
動作電圧と回路の接地電圧を与えるパワースイッチから
構成される。

【００３０】センスラッチ回路ＳＡＬは、ライトデータ
を保持するレジスタとしても利用される。すなわち、カ
ラムスイッチを介してデータ入出力線に接続されて、読
み出し動作のときには、カラムスイッチにより選択され
たものが、入出力線とマルチプレクサＭＰＸを介してシ
リアルに入出力バッファＩＯＢに伝えられ、上記データ
端子ＤＱ０〜ＤＱ７から出力される。書込み動作のとき
には、データ端子ＤＱ０〜ＤＱ７からシリアルに入力さ
れた書込みデータが、入出力バッファＩＯＢとマルチプ
レクサＭＰＸを通して入出力線に伝えられ、カラムスイ
ッチを通して上記ビット線に対応したセンスラッチ回路
に取り込まれるという第１段階の書き込み動作が外部か
ら行われる。そして、書き込むべき全てのデータの取り
込みが終了すると、第２段階の書き込み動作として、一
斉に対応するビット線に伝えられてメモリセルへの実際
の書き込みが行われる。

【００３１】カラムスイッチは、アドレスカウンタＡＤ
Ｃにより形成されたアドレス信号をデコードして形成さ
れた選択信号によりセンスラッチ回路ＳＡＬの入出力ノ
ードを入出力線に接続させる。冗長回路ＲＤＦ及びＲＤ
とＡＤＧは、メモリマットの正規アレイの不良ビット線
を冗長アレイに設けられた予備ビット線に切り換えるよ
うにする。上記アドレスカウンタＡＤＣは、外部端子か
ら供給されたシリアルクロック信号ＳＣを計数して、上
記Ｙアドレス信号を発生させる。上記シリアルに入力さ
れる書込みデータは、上記シリアルクロックＳＣに同期
して入力され、シリアルに出力される読み出しデータ
は、上記シリアルクロックＳＣに同期して出力される。
クロック発生回路ＳＣＬＫは、上記シリアルクロックを
含む内部の各種クロック信号を形成する。

【００３２】この実施例では、ワード線を１セクタとし
た単位での消去、書込み及び読み出しを行うようにした
場合、ＨＤＣ（ハードディスクコントローラ）のような
通常のマスストレージコントローラでの制御が容易にな
り、メモリシステムの構築が簡単となる。そして、ハー
ドディスクメモリ等のようなファイルメモリとの互換性
が採れ、それとの置き換えも容易になるものである。

【００３３】メモリセルへの後述するような書き込みベ
リファイを含む書き込み動作、読み出し動作及び消去動
作は、コマンドデコーダＣＭＤ、ＲＯＭ制御回路ＲＯＭ
Ｃ、ＲＯＭデコーダＤＥＣ及びステイト情報が格納され
たＲＯＭと、書き込みベリファイ、消去ベリファイの判
定回路ＲＥＤと、直接系制御回路ＤＣＴにより行われ
る。

【００３４】この実施例では、センスラッチ回路ＳＡＬ
と同数の書き込みデータを格納するプログラムラッチ回
路ＰＧＬを上下メモリマットＭＡＴＵ１，２及びＭＡＴ
Ｄ１，２の両側に配置し、プログラムラッチ回路ＰＧＬ
とセンスラッチ回路ＳＡＬをビット線を介して接続す
る。そして、読み出し動作時にバッファメモリとして使
用できるようにするため、センスラッチ回路ＳＡＬから
プログラムラッチ回路ＰＧＬに転送された読み出しデー
タをメインアンプＭＡに供給するような信号経路が設け
られる。この信号経路には、上記センスラッチ回路ＳＡ
Ｌに設けられるようなカラムスイッチが含まれて、メイ
ンアンプＭＡに対してシリアルなデータ転送を行うよう
にされる。

【００３５】図２には、上記プログラムラッチ回路ＰＧ
Ｌを用いた書き込み動作と書き込みベリファイ動作の一
例を説明するためのフローチャート図が示されている。
ステップ（１）では、書き込み動作はまず、書き込みコ
マンド・アドレスが入力される）。ステップ（２）で
は、書き込みデータをセンスラッチ回路に入力し、それ
をビット線を通してプログラムラッチ回路ＰＧＬにに転
送を行う。ステップ（３）では、メモリセルに書き込み
バイアスの印加を行う。ステップ（５）では、書き込み
ベリファイ動作を行う。ステップ（６）では、同時書き
込みを行った全てのメモリセルのしきい値が所望の電圧
よりも低くなったかどうか判定する。書き込み選択のメ
モリセルの一つでもしきい値が高い場合はステップ
（４）に戻り再び書き込みバイアスを印加して、ステッ
プ（５）の書き込みベリファイ動作を行う。書き込み選
択した全てのメモリセルのしきい値が所望の電圧よりも
低くなるとステップ（７）書き込みは終了する。

【００３６】図３には、図１に示したセンスラッチ回路
とプログラムラッチ回路を説明するための一実施例の構
成図が示されている。図３（Ａ）は、センスラッチ回路
ＳＡＬとプログラムラッチ回路ＰＧＬとの関係を説明す
るための構成図が示されており、センスラッチ回路ＳＡ
Ｌを挟んで上下（図では左右）にメモリブロックが配置
され、かかるメモリブロックの他端側にはプログラムラ
ッチ回路ＰＧＬが設けられる。上記センスラッチ回路Ｓ
ＡＬに書き込まれまた書き込みデータをメモリブロック
のビット線を用いてプログラムラッチ回路ＰＧＬに転送
する方式を採るため、隣接ビット線間での容量結合の影
響を受けないようにするため、奇数と偶数のビット線に
分けられ、２相のタイミング０と１でデータ転送を行う
ようにされる。

【００３７】センスラッチ回路ＳＡＬは、前記図２２で
示したような回路がそのまま用いられ、メモリブロック
のビット線の他端側に図３（Ｂ）に示したようなプログ
ラムラッチ回路ＰＧＬが設けられる。基本的には前記セ
ンスラッチ回路と同様にＰチャンネル型ＭＯＳＦＥＴＱ
１とＱ３及びＮチャンネル型ＭＯＳＦＥＴＱ２とＱ４か
らなる２つのＣＭＯＳインバータ回路の入力と出力とを
交差接続したラッチ回路が用いられ、一対の入出力ノー
ドのうちの一方がビット線の他端側に接続される。

【００３８】プログラムラッチ回路ＰＧＬは、センスラ
ッチ回路ＳＡＬのように相補の書き込みデータが入力さ
れるのではなく、上記１つのビット線を通して入力され
た信号のハイレベルとロウレベルを判定する。このため
にビット線にはまず基準電位が入力され、両入出力をＭ
ＯＳＦＥＴＱ５とＱ６を通して基準電圧を供給し、ＭＯ
ＳＦＥＴＱ５とＱ６をオフ状態にして上記基準電位を保
持させておき、その後にＭＯＳＦＥＴＱ７を通してビッ
ト線を通してセンスラッチ回路ＳＡＬから伝えられた信
号のハイレベル／ロウレベルを上記一方の入力に伝えて
増幅して保持させる。このプログラムラッチ回路ＰＧＬ
に保持されたデータは、後述するような書き込み失敗の
ときの再書き込みデータとして用いることの他、書き込
みベリファイ時のビット線プリチャージ動作にも用いら
れる。そのため、センスラッチ回路ＳＡＬと同様に保持
データに対応してビット線をプリチャージするためのＭ
ＯＳＦＥＴＱ９、Ｑ８が設けられる。プログラムラッチ
回路ＰＧＬは、上側マットＵに対応され、そのために各
信号には上側を示すＵが付されており、奇数と偶数とを
表す１と０の文字は省略されている。

【００３９】同図（Ａ）において、センスラッチ回路Ｓ
ＡＬを挟んで設けられるメモリブロックのうち、一方の
メモリブロックに対するメモリアクセスの際には、他方
のメモリブロックのビット線の寄生容量がセンスラッチ
回路の動作に必要な基準電圧を保持するために利用され
る。したがって、同図の左側（上側Ｕ）のメモリブロッ
クに対するメモリアクセスの際には、右側（下側Ｄ）の
メモリブロックは選択されない。センスラッチ回路ＳＡ
Ｌは、両メモリブロックのアクセスに対して共通に用い
られ、そのために前記図２２で説明したアッパー側の各
制御信号ＲＰＣＵ、ＥＣＵ等はダウン側の各制御信号Ｒ
ＰＣＤ、ＥＣＤ等が供給される。そして、前記のように
センスチッチ回路ＳＡＬが奇数１と偶数０とに分けられ
るので、同図の示したような各制御信号によってセンス
ラッチ回路の書き込みデータの取り込み等が行われ、同
様にプログラムラッチ回路ＰＧＬも上側Ｕと下側Ｄに対
応した各制御信号及び奇数と偶数に対応した各制御信号
が供給される。

【００４０】図４には、上記センスラッチ回路ＳＡＬへ
の書き込みとセンスラッチ回路ＳＡＬからプログラムラ
ッチ回路ＰＧＬへのデータ転送動作の一例を説明するた
めの波形図が示されている。同図にはコマンド・アドレ
ス・書き込みデータの入力と、センスラッチ回路ＳＡＬ
から上側のメモリブロックに対応したプログラムラッチ
回路ＰＧＬへのデータ転送の例が示されている。前記図
２２に示したセンスラッチ回路に対して、書き込みデー
タがシリアルに入力される。書き込みデータがハイレベ
ル "Ｈ”の場合のみビット線を書き込みドレイン電圧４
Ｖにプリチャージする。この時、プログラムラッチ回路
ＰＧＬビット線側のノードは信号ＰＬＳ０Ｕ（ＰＬＳ１
Ｕ）をハイレベル（ＶＣＣ）にし、信号ＵＰＬ０ＵをＶ
ＳＳ（０Ｖ）にすることにより直流的に０Ｖに固定して
おいて、まずフェイズ０（偶数）のデータ転送を行う。

【００４１】上記信号ＰＬＳ０Ｕを一旦０Ｖにしてから
信号ＵＰＬＯＵをＶＣＣに設定し、信号ＰＬＳ０Ｕを＋
０．７Ｖ＋Ｖthn にしてプログラムラッチ回路ＰＧＬの
ビット線側ノードと反対側ノードを０．７Ｖにプリチャ
ージする。次に信号ＰＬＳ０Ｕを０Ｖににしてから、信
号ＰＤＴＲＯＵを１．５Ｖ＋Ｖthn にしてプログラムラ
ッチ回路ＰＧＬとセンスラッチ回路ＳＡＬとをビット線
を介して接続する。センスラッチ回路ＳＡＬから転送さ
れるデータがハイレベル "Ｈ”の場合はビット線電位が
４Ｖに固定されているのでプログラムラッチ回路ＰＧＬ
のビット線側ノードは上がり、上記転送されるデータが
ロウレベル "Ｌ”の場合はビット線の電位が０Ｖである
からプログラムラッチ回路ＰＧＬのビット線側ノードは
下がる。

【００４２】信号ＰＤＴＲ０Ｕを０Ｖとしてセンスラッ
チ回路ＳＡＬとプログラムラッチ回路ＰＧＬとを切り離
した後、プログラムラッチ回路ＰＧＬ電源ＭＯＳＦＥＴ
（ＶＣＣ側とＶＳＳ側）をオン状態にしてプログラムラ
ッチ回路ＰＧＬに取り込んだデータを増幅する。この転
送動作により、センスラッチ回路ＳＡＬのハイレベルと
ロウレベルのデータはプログラムラッチ回路ＰＧＬに転
送される。フェイズ０の転送終了後同様にしてフェイズ
１（奇数）のデータ転送を行い、終了後書き込み動作
（メモリセルに書き込みバイアスを印加）を行う。

【００４３】図３及び図４において、ＰＬＰＵ／Ｄは、
プログラムラッチ回路ＰＧＬのチッチ回路のＰチャンネ
ル型ＭＯＳＦＥＴの共通ソース線の信号であり、Ｐチャ
ンネル型の電源ＭＯＳＦＥＴにより形成される。ＰＬＮ
Ｕ／Ｄは、プログラムラッチ回路ＰＧＬのチッチ回路の
Ｎチャンネル型ＭＯＳＦＥＴの共通ソース線の信号であ
り、Ｎチャンネル型の電源ＭＯＳＦＥＴにより形成され
る。ＰＤＴＲＵ／Ｄは、ビット線とプログラムラッチ回
路ＰＧＬ内のノードを接続するＭＯＳＦＥＴＱ７の制御
信号信号であり、ＰＤＰＣＵ／Ｄは、ビット線を書き込
み時の書き込み電圧及び書き込みベリファイ時のセンス
電圧１．０ＶにプリチャージするＭＯＳＦＥＴＱ８の制
御信号であり、ＰＬＳＵ／Ｄは、プログラムラッチ回路
ＰＧＬ内のノードをセット、リセットするＭＯＳＦＥＴ
Ｑ５，Ｑ６の制御信号であり、ＵＰＬＵ／Ｄは、プログ
ラムラッチ回路ＰＧＬ内のノードのセット、リセット電
圧信号である。

【００４４】前記図２２において、ＴＲＵ／Ｄは、ビッ
ト線とセンスラッチ回路ＳＡＬ内のノードを接続するＭ
ＯＳＦＥＴＱ３の制御信号であり、ＲＰＣＵ／Ｄはビッ
ト線をリファレンス電圧の０．５Ｖ及び読みだし時及び
消去ベリファイ時のセンス電圧１ＶプリチャージするＭ
ＯＳＦＥＴＱ１の制御信号であり、ＰＣＵ／Ｄはビット
線を書き込み時の書き込み電圧及び書き込みベリファイ
時のセンス電圧１．０ＶにプリチャージするＭＯＳＦＥ
ＴＱ２の制御信号であり、ＥＣＵ／Ｄは書き込み・消去
判定に使用する出力線であり、ＳＬＰはセンスラッチ回
路ＳＡＬのＰチャンネル型ＭＯＳＦＥＴの共通ソース線
であり、ＳＬＮはセンスラッチ回路ＳＡＬのＮチャンネ
ル型ＭＯＳＦＥＴの共通ソース線であり、ＤＤＣＵ／Ｄ
はビット線をグランドに接地してディスチャージするＭ
ＯＳＦＥＴＱ１０の制御信号である。なお、図面の簡素
化のために前記図２２に示したセンスラッチ回路ＳＡＬ
に用いたＭＯＳＦＥＴと、図３（Ｂ）に示したプログラ
ムラッチ回路回路ＰＧＬに用いたＭＯＳＦＥＴの回路記
号が重複しているが、それぞれは別個の回路機能を持つ
ものであると理解されたい。

【００４５】この実施例では書き込みベリファイ動作に
おいて、前記プログラムラッチ回路ＰＧＬが用いられ
る。書き込みベリファイ動作についても２相に分けて行
うとして以下に説明する。図２２において、メモリ選択
ＭＯＳＦＥＴＱＤをオン状態にさせ、図３（Ｂ）のプロ
グラムラッチ回路ＰＧＬの信号ＰＤＰＣ０Ｕを１Ｖ＋Ｖ
thn として、プログラムラッチ回路ＰＧＬ側から書き込
むメモリブロック側のビット線のプリチャージを行う。

【００４６】例えば、プログラムラッチ回路ＰＧＬにハ
イレベルが格納されている（つまり、メモリセルに書き
込みを行う）とすると、上記信号ＰＤＰＣ０Ｕの１Ｖ＋
Ｖthn とフィードバックＭＯＳＦＥＴＱ９がオン状態で
あるために、ビット線が１Ｖにプリチャージされる。一
方、プログラムラッチ回路ＰＧＬにロウレベルのデータ
が格納されている（つまり、メモリセルに書き込みを行
わない）と、上記信号ＰＤＰＣ０Ｕの１Ｖ＋Ｖthn にし
てもフィードバックＭＯＳＦＥＴＱ９がオフ状態である
ためにビット線は１Ｖにプリチャージされない。これに
より選択ブロック側ビット線は書き込みデータ（センス
ラッチ回路に最初に格納されたデータ）により選択的に
１Ｖプリチャージされる。同時に書き込み非選択側（下
側）のブロックのビット線を０．５にプリチャージす
る。これは信号ＲＰＣ０Ｄを０．５Ｖ＋Ｖthn とするこ
とにより行われる。

【００４７】この後、前記図２２により説明した書き込
みベリファイ動作と同様にワード線を２Ｖに立ち上げ
る。書き込み動作終了後、メモリセルのしきい値がワー
ド線電圧２Ｖよりも低くなっているとメモリセルはオン
してビット線の電荷はメモリセルにより接地電位ＶＳＳ
側に引き抜かれて、ビット線電位が下がる。しかし、メ
モリセルのしきい値がまだワード線電圧２Ｖよりも高い
場合はメモリセルはオンしないため、ビット線の電荷は
引き抜かれず、ビット線電位は低下しない。この後、メ
モリ選択ＭＯＳＦＥＴＱＤとＱＳをオフ上記にしてから
書き込み選択側及び書き込み非選択側のトランスファＭ
ＯＳＦＥＴＱ３をオンさせてビット線の電位をセンスラ
ッチ回路とビット線を接続しビット線電位をセンスラッ
チ回路に転送する。このトランスファＭＯＳＦＥＴＱ３
をオフさせた後センスラッチ回路の電源ＭＯＳＦＥＴＱ
８とＱ９をオン状態にしてセンス動作を行う。メモリセ
ルのしきい値が低い（書き込みが十分に行われた）場合
は、センスラッチ回路ＳＡＬの保持データがハイレベル
からロウレベルに反転する。しかし、メモリセルのしき
い値が高い（書き込みが十分に行われていない）場合
は、ハイレベルのデータのままになる。

【００４８】上記センスラッチ回路ＳＡＬセンスされた
データにより次の書き込み動作を行うかどうか（ビット
線を書き込みドレイン電圧を印加するかどうか）が決ま
る。センスラッチ回路ＳＡＬにより、ハイレベルがセン
スされるとメモリセルの書き込みはまだ不十分であるか
ら、ビット線は書き込みドレイン電圧が加わり、書き込
み動作を再び行われる。一方、ロウレベルがセンスされ
ると書き込みドレイン電圧はビット線に印加されず、こ
のビットへの書き込みは行われない。このようにして書
き込みベリファイ動作を行い、フェーズ０の書き込みベ
リファイ動作終了後、フェーズ１の書き込みベリファイ
動作を行い、書き込みが終了していない場合は、また書
き込み動作を行う。

【００４９】上記のような書き込みベリファイ動作によ
ってセンスラッチ回路ＳＡＬの保持データは、最初に入
力された書き込みデータが変化するが、プログラムラッ
チ回路ＰＧＬにはもとの書き込みデータが保存されてい
る。したがって、予め決められた回数の書き込みを行っ
ても上記未書き込みのメモリセルが有る場合には、書き
込み失敗と判定し、当該ワード線のメモリセルを消去動
作した後に上記プログラムラッチ回路ＰＧＬに保持され
たデータをセンスラッチ回路ＳＡＬに転送して再び書き
込み動作を行う。あるいは、不良メモリセルが存在する
と判定して、ワード線を冗長ワード線に切り換えて、上
記上記プログラムラッチ回路ＰＧＬに保持されたデータ
をセンスラッチ回路ＳＡＬに転送して再び書き込み動作
を行う。このような再書き込みあるいは冗長回路への書
き込みにおいて、上記プログラムラッチ回路ＰＧＬに保
存されたデータを利用して、ホストシステムから５１２
バイトのような書き込みデータを再度入力することな
く、自動的に再書き込みあるいは冗長回路への切り換え
が可能になる。

【００５０】書き込み動作に失敗したときにプログラム
ラッチ回路ＰＧＬからセンスラッチ回路ＳＡＬへのデー
タ転送を、前記図２２のセンスラッチ回路を用いて説明
する。選択側のビット線をまず、ビット線ディスチャー
ジ信号ＤＤＣＵをロウレベルにしてＭＯＳＦＥＴＱ１０
をオフ状態にしてから、図３のプログラムラッチ回路Ｐ
ＧＬの信号ＰＤＰＣＵを１Ｖ＋Ｖthn としてビット線を
１Ｖに選択プリチャージする。つまり、プログラムラッ
チ回路ＰＧＬにハイレベルが保持されている場合はビッ
ト線は１Ｖにプリチャージされるが、ロウレベルが保持
されている場合はプリチャージされないので０Ｖとな
る。

【００５１】この時非選択マット側ビット線はセンスラ
ッチ回路ＳＡＬの信号ＲＰＣＵを０．５Ｖ＋Ｖthn とし
て０．５Ｖにプリチャージする。この後、書き込み選択
側及び書き込み非選択側のトランスファＭＯＳＦＥＴＱ
３をオンさせてセンスラッチ回路ＳＡＬとビット線を接
続し、ビット線電位をセンスラッチ回路ＳＡＬに転送す
る。このトランスファＭＯＳＦＥＴＱ３をオフ状態させ
た後センスアンプ電源ＭＯＳＦＥＴをオン状態にしてセ
ンス動作を行う。前記プログラムラッチ回路ＰＧＬにハ
イレベルのデータが格納されている場合はセンスラッチ
回路ＳＡＬのデータもハイレベルとなり、プログラムラ
ッチ回路ＰＧＬにロウレベルのデータが格納されている
場合はセンスラッチ回路ＳＡＬもロウレベルになってフ
ェイズ０のプログラムラッチ回路ＰＧＬからセンスラッ
チ回路ＳＡＬへのデータの転送が終了する。同様にして
フェイズ１の転送も行う。

【００５２】上記プログラムラッチ回路ＰＧＬは、上記
のような書き込みデータの保存のみの動作を行うのでは
なく、書き込みベリファイに際してビット線の選択プリ
チャージに用いられるものである。つまり、前記図２２
のようなセンスラッチ回路ＳＡＬから選択プリチャージ
を行うものでは、書き込み回数が増加するに対応してプ
リチャージされるビット線の数が減少する。つまり、書
き込み完了とさせれたメモリセルが接続されたビット線
にはプリチャージ動作が行われない。このことは、当該
メモリセルは書き込みによってオン状態にされるからそ
れを判定する必要がなく、一見すると合理的である。

【００５３】しかしながら、実際の読み出し動作では、
５１２バイトに相当するメモリセルのうちオン状態にさ
れるメモリセルが多数存在し、それぞれがビット線をデ
ィスチャージさせる。この結果、メモリセルのソースが
結合されたソース線の無視できない寄生抵抗に上記ディ
スチャージ電流が流れ、その電圧降下によってメモリセ
ルのソース電位を上昇させる。この結果、記憶ＭＯＳＦ
ＥＴの基板効果によって実効的なしきい値電圧が上昇
し、書き込み動作によってオン状態にされる判定された
メモリセルの中にはオン状態にならないものが存在する
という誤読み出しの原因になる。

【００５４】この実施例では、上記のようにプログラム
ラッチ回路ＰＧＬにより書き込みデータが保存されてお
り、そのデータによりビット線の選択プリチャージが行
われる。したがって、書き込みベリファイの再には書き
込み完了に対応したメモリセルが接続されたビット線に
もプリチャージが行われ、その読み出しときに当該ビッ
ト線をディスチャージする電流を流しながらメモリセル
のしきい値を判定するものである。これにより、ソース
線抵抗の影響を受けて書き込みベリファイ動作でオンし
にくいメモリセルは書き込みが不十分とみなされて再び
書き込みが行われる。この結果、メモリのソース抵抗の
影響込みのしきい値分布とするとができる。

【００５５】図５には、図１に示したセンスラッチ回路
とプログラムラッチ回路を説明するための他の一実施例
の構成図が示されている。図５（Ａ）は、センスラッチ
回路ＳＡＬとプログラムラッチ回路ＰＧＬとの関係を説
明するための構成図が示されており、前記同様にセンス
ラッチ回路ＳＡＬを挟んで上下（図では左右）にメモリ
ブロックが配置され、かかるメモリブロックの他端側に
はプログラムラッチ回路ＰＧＬが設けられる。上記セン
スラッチ回路ＳＡＬに書き込まれまた書き込みデータを
メモリブロックのビット線を用いてプログラムラッチ回
路ＰＧＬに転送する方式を採るため、隣接ビット線間で
の容量結合の影響を受けないようにするため、奇数と偶
数のビット線に分けられ、２相のタイミング０と１でデ
ータ転送を行うようにされる。

【００５６】ビット線の他端側に設けられるプログラム
ラッチ回路ＰＧＬは、２つのＣＭＯＳインバータ回路の
入力と出力とを交差接続したラッチ回路が用いられる。
帰還側のＣＭＯＳインバータ回路は制御信号ＳＥＴＵに
より動作が制御される。ビット線側に接続される一方の
入力と回路の接地電位との間には、リセット用のＭＯＳ
ＦＥＴＱ６が設けられる。

【００５７】上記プログラムラッチ回路ＰＧＬは、セン
スラッチ回路ＳＡＬのように相補の書き込みデータが入
力されるとき、信号ＳＥＴＵによってＣＭＯＳインバー
タ回路の動作が停止されて、上記１つのビット線を通し
て入力された信号のハイレベルとロウレベルを取り込
み、その後に信号ＳＥＴＵによってＣＭＯＳインバータ
回路を動作状態にして取り込んだデータを保持する。こ
のプログラムラッチ回路ＰＧＬに保持されたデータは、
前記のような書き込み失敗のときの再書き込みデータと
して用いることの他、書き込みベリファイ時のビット線
プリチャージ動作にも用いられる。そのため、センスラ
ッチ回路ＳＡＬと同様に保持データに対応してビット線
をプリチャージするためのＭＯＳＦＥＴＱ９、Ｑ８が設
けられる。プログラムラッチ回路ＰＧＬは、上側マット
Ｕに対応され、そのために各信号には上側を示すＵが付
されており、奇数と偶数とを表す１と０の文字は省略さ
れている。

【００５８】図６には、センスラッチ回路ＳＡＬからプ
ログラムラッチ回路ＰＧＬへのデータ転送動作の一例を
説明するための波形図が示されている。前記図４に示し
た実施例と同様にプログラムラッチ回路ＰＧＬに格納さ
れたデータを用いて選択的にビット線を書き込みドレイ
ン電圧にプリチャージする。この時信号ＰＬＳ０Ｕを電
源電圧ＶＣＣにしてＭＯＳＦＥＴＱ６をオン状態にし
て、プログラムラッチ回路ＰＧＬのビット線側のノード
をＶＳＳ（＝０Ｖ）に固定しておく。信号ＰＬＳ０Ｕを
ＶＳＳにした後に、信号ＰＤＴＲ０ＵをＶＣＣにしてＭ
ＯＳＦＥＴＱ７をオン状態にしてビット線とプログラム
ラッチ回路ＰＧＬを接続する。

【００５９】センスラッチ回路ＳＡＬのデータがハイレ
ベル "Ｈ”の場合はビット線電位が４Ｖに固定されてい
るので、プログラムラッチ回路ＰＧＬのビット線側ノー
ドは上がり、上記データがロウレベル "Ｌ”の場合はビ
ット線の電位が０Ｖであるからプログラムラッチ回路Ｐ
ＧＬのビット線側ノードは下がる。信号ＰＤＴＲ０Ｕを
０Ｖとしてセンスラッチ回路ＳＡＬとプログラムラッチ
回路ＰＧＬを切り離した後、信号ＳＥＴ０Ｕをハイレベ
ルにしてクロックドインバータを活性化させる。プログ
ラムラッチ回路ＰＧＬのビット線側ノードがハイレベル
の場合は、このノードがハイレベルに確定し、プログラ
ムラッチ回路ＰＧＬのビット線側ノードがロウレベルの
場合はこのノードはロウレベルに確定する。これにより
センスラッチ回路ＳＡＬらプログラムラッチ回路ＰＧＬ
へのフェイズ０の書き込みデータの転送は終了し、同様
にフェイズ１の書き込みデータの転送を行う。この後、
書き込みバイアスを印加して書き込みベリファイ動作を
行う。これら動作は前記の実施例と同様に行う。

【００６０】図５と図６において、ＳＥＴＵ／Ｄはプロ
グラムラッチ回路のクロックドインバータ回路を活性化
する信号であり、ＰＬＳＵ／Ｄは、プログラムラッチ回
路ＰＧＬ内のノードをリセットするＭＯＳＦＥＴＱ６の
制御信号であり、ＰＤＴＲＵ／Ｄは、ビット線とプログ
ラムラッチ回路ＰＧＬ内のノードを接続するＭＯＳＦＥ
ＴＱ７の制御信号であり、ＰＬ０ＣＵ／Ｄはビット線を
書き込み時の書き込み電圧及び書き込みベリファイ時の
センス電圧１．０ＶにプリチャージするＭＯＳＦＥＴＱ
８の制御信号である。この実施例でも、前記同様にプロ
グラムラッチ回路ＰＧＬは、書き込み失敗のときの書き
込みデータの保持と、前記ベリファイ動作時のビット線
のプリチャージに用いられる。

【００６１】図７には、図１に示したセンスラッチ回路
とプログラムラッチ回路を説明するための他の一実施例
の構成図が示されている。図７（Ａ）は、センスラッチ
回路ＳＡＬとプログラムラッチ回路ＰＧＬとの関係を説
明するための構成図が示されており、前記同様にセンス
ラッチ回路ＳＡＬを挟んで上下（図では左右）にメモリ
ブロックが配置され、かかるメモリブロックの他端側に
はプログラムラッチ回路ＰＧＬが設けられる。上記セン
スラッチ回路ＳＡＬに書き込まれまた書き込みデータを
メモリブロックのビット線を用いてプログラムラッチ回
路ＰＧＬに転送する方式を採るため、隣接ビット線間で
の容量結合の影響を受けないようにするため、奇数と偶
数のビット線に分けられ、２相のタイミング０と１でデ
ータ転送を行うようにされる。

【００６２】ビット線の他端側に設けられるプログラム
ラッチ回路ＰＧＬは、前記図３の実施例と基本的には同
じであるが、一対の入出力ノードにビット線からの信号
に対応した相補信号を形成して伝えるよう変更されてい
る。この構成は、次の動作説明から明らかとなるであろ
う。

【００６３】図８には、上記センスラッチ回路ＳＡＬへ
の書き込みとセンスラッチ回路ＳＡＬからプログラムラ
ッチ回路ＰＧＬへのデータ転送動作の一例を説明するた
めの波形図が示されている。前記実施例と同様にセンス
ラッチ回路ＳＡＬに格納されたデータを用いて選択的に
ビット線を書き込みドレイン電圧にプリチャージする。
この時、プログラムラッチ回路ＰＧＬの信号ＰＬＳ２０
ＵをＶＣＣにしておき、プログラムラッチ回路ＰＧＬの
ビット線側のノードをＶＣＣ−Ｖthn に固定しておく。

【００６４】次に、信号ＰＬＳ０ＵをＶＣＣにしてＭＯ
ＳＦＥＴＱ１３とＱ１５をオン状態にさせる。ＭＯＳＦ
ＥＴＱ１３のオン状態により、プログラムラッチ回路Ｐ
ＧＬの他方のノードの電位は、ＭＯＳＦＥＴＱ１２によ
って低下している。センスラッチ回路ＳＡＬのデータが
ハイレベルの場合はビット線電位が４Ｖに固定されてい
るのでＭＯＳＦＥＴＱ１４がオン状態となり、プログラ
ムラッチ回路ＰＧＬのビット線側ノードは下がり、ロウ
レベルの場合はビット線の電位が０ＶであるからＭＯＳ
ＦＥＴＱ１４はオフ状態となり、上記プログラムラッチ
回路ＰＧＬのビット線側ノードは下がらない。

【００６５】この後に、プログラムラッチ回路ＰＧＬの
電源ＭＯＳＦＥＴをオン状態にして上記プログラムラッ
チ回路ＰＧＬに取り込んだデータを増幅する。これによ
りセンスラッチ回路ＳＡＬからプログラムラッチ回路Ｐ
ＧＬのフェイズ０の書き込みデータの転送は終了し、同
様にフェイズ１の書き込みデータの転送を行う。この
後、書き込みバイアスを印加して書き込みベリファイ動
作を行う。これら動作は前記実施例と同様に行われる。

【００６６】図６と図７において、ＰＬＰＵ／Ｄはプロ
グラムラッチ回路ＰＧＬのＰチャンネル型ＭＯＳＦＥＴ
の共通ソース線であり、ＰＬＮＵ／Ｄはプログラムラッ
チ回路ＰＧＬのＮチャンネル型ＭＯＳＦＥＴの共通ソー
ス線であり、電源ＭＯＳＦＥＴから電源電圧と回路の接
地電位が与えられる。ＰＬＰＣＵ／Ｄは、ビット線を書
き込み時の書き込み電圧及び書き込みベリファイ時のセ
ンス電圧１．０ＶにプリチャージするＭＯＳＦＥＴＱ１
６の制御信号であり、ＰＬＳＵ／Ｄは、プログラムラッ
チ回路ＰＧＬ内のノードをセット、リセットするＭＯＳ
ＦＥＴＱ１３とＱ１４の制御信号であり、ＰＬＳ２Ｕ／
Ｄは、プログラムラッチ回路ＰＧＬ内のノードをセッ
ト、リセットするＭＯＳＦＥＴＱ１０とＱ１１の制御信
号である。この実施例でも、前記同様にプログラムラッ
チ回路ＰＧＬは、書き込み失敗のときの書き込みデータ
の保持と、前記ベリファイ動作時のビット線のプリチャ
ージに用いられる。

【００６７】図９には、この発明に係るフラッシュメモ
リの他の一実施例のブロック図が示されている。この実
施例では、メモリマットにプログラムラッチ回路ＰＧＬ
を設けるのではなく、外部端子からプログラムラッチ回
路ＰＧＬに書き込みデータが入力される。つまり、外部
端子からシリアルに入力される書き込みデータは、一方
では上記プログラムラッチ回路ＰＧＬに供給され、他方
ではセンスラッチ回路ＳＡＬに取り込まれる。この構成
では、上記のように書き込みに失敗した場合にプログラ
ムラッチ回路ＰＧＬのデータが活用される。上記プログ
ラムラッチ回路ＰＧＬを上記書き込みデータの保持に用
いるもの他、連続して複数セクタの書き込みを行うとき
に次に書き込むセクタの入力にも用いるようにすること
ができる。読み出し動作ではセンスラッチ回路ＳＡＬに
読み出されたデータを上記プログラムラッチ回路ＰＧＬ
に取り込み、かかるプログラムラッチ回路ＰＧＬからデ
ータを出力させるときに、センスラッチ回路ＳＡＬを次
のセクタの読み出しに利用するようにもできる。

【００６８】図１０には、上記図９の実施例の書き込み
ベリファイ動作を説明するためのフローチャート図が示
されている。この実施例では、上記のように書き込みデ
ータはまず、プログラムラッチ回路ＰＧＬに格納してか
らセンスラッチ回路ＳＡＬに格納する。書き込み動作及
び書き込みベリファイ動作は前記説明したように行われ
る。書き込みベリファイが終了した後、ステップ（６）
のメモリデータの読み出しを行い、ステップ（７）にお
いてプログラムラッチ回路ＰＧＬに格納されたデータと
読み出されたメモリデータの比較を行い、全ビットが一
致したら書き込みを終了する。一致しない場合は、ステ
ップ（８）にて一括書き込みを行ったメモリを消去し、
ステップ（９）により再びプログラムラッチ回路ＰＧＬ
のデータをセンスラッチ回路ＳＡＬに転送してステップ
（３）に戻り書き込みを行う。

【００６９】プログラムラッチ回路ＰＧＬの書き込みデ
ータと書き込みベリファイ終了後のメモリ読み出しデー
タの比較はビット毎に行い、全ビットが一致すれば書き
込みが終了し、一致しない場合は、一旦消去を行ってか
ら書き込みデータをセンスラッチ回路へ転送して再び書
き込み動作を行う。

【００７０】図１１には、この発明に係るフラッシュメ
モリの他の一実施例のブロック図が示されている。この
実施例では、センスラッチ回路ＳＡＬに隣接してプログ
ラムラッチ回路ＰＧＬを設ける。つまり、センスラッチ
回路ＳＡＬとプログラムラッチ回路ＰＧＬは、ビット線
の中央寄り側で接続される。この構成では、プログラム
ラッチ回路ＰＧＬをセンスラッチ回路ＳＡＬと同じ数に
でき、プログラムラッチ回路ＰＧＬの回路規模を図１の
実施例の半分に削減させることができる。この方式の書
き込み方式、書き込みベリファイ方式、プログラムラッ
チ回路からセンスラッチ回路への書き込みデータ転送方
式は前記実施例と同様にできる。またプログラムラッチ
からセンスラッチへのデータ転送も同様にして可能とな
る。

【００７１】図１２には、上記図１１に示したセンスラ
ッチ回路とプログラムラッチ回路を説明するための一実
施例の構成図が示されている。図１２（Ａ）は、センス
ラッチ回路ＳＡＬとプログラムラッチ回路ＰＧＬとの関
係を説明するための構成図が示されており、センスラッ
チ回路ＳＡＬとプログラムラッチ回路ＰＧＬを挟んで上
下（図では左右）にメモリブロックが配置される。この
実施例でも隣接ビット線間での容量結合の影響を受けな
いようにするため、奇数と偶数のビット線に分けられ、
２相のタイミング０と１でデータ転送を行うようにされ
る。センスラッチ回路ＳＡＬは、前記図２２で示したよ
うな回路がそのまま用いられ、図１２（Ｂ）に示したよ
うなプログラムラッチ回路ＰＧＬが設けられる。基本的
には前記図３（Ｂ）と同様な回路とされる。ただし、プ
ログラムラッチ回路ＰＧＬを挟むようにメモリブロック
が構成されて、一対の入出力ノードに上記メモリブロッ
クに対応したビット線が接続される。

【００７２】図１３には、この発明の係るフラッシュメ
モリに付加される新たな機能の説明図が示されている。
フラッシュメモリは長時間放置しておいたり、ディスタ
ーブ現象によりしきい値の分布が図１３（Ａ）のように
製造時のしきい値Ｖｔｈｉ近づき読み出し不良を起こす
可能性がある。この不良を防ぐためセクタリフレッシュ
を行う。この方法のセクタリフレッシュのフローチャー
トが図１３（Ｂ）に示されている。セクタリフレッシュ
コマンド、アドレスが入力される（ステップ１）と、セ
クタ読み出しを行う（ステップ２）。次に読み出しデー
タを前記実施例で説明したようにセンスラッチ回路ＳＡ
Ｌからプログラムラッチ回路ＰＧＬへ転送する（ステッ
プ３）。この後セクタを消去（ステップ４）した後、前
記説明した方式でプログラムラッチ回路ＰＧＬからセン
スラッチ回路ＳＡＬへデータを転送（ステップ５）し
て、前記説明した書き込み動作、書き込みベリファイ動
作を行う（ステップ６）。（ステップ２）〜（ステップ
６）の動作を各セクタごとに行い、ディスターブ、リテ
ンション不良を緩和する。

【００７３】図１４には、この発明に係るフラッシュメ
モリの一実施例の動作を説明するためのフローチャート
図が示されている。この実施例では、プログラムラッチ
回路を用いて書き込み動作と消去動作の並列化が行われ
る。つまり、書き込みデータをプログラムラッチで保持
させることにより、異なる２つのセクタに対して書き込
み・消去及び、書き込み・読み出し動作の並列処理化を
可能とするものである。

【００７４】書き込み・消去動作の並列化処理は次の通
りである。コマンド・アドレスを入力し（ステップ
１）、書き込みデータをセンスラッチ回路へ入力する
（ステップ２）。この入力データをプログラムラッチ回
路へ転送（ステップ３）した後に書き込みを行うセクタ
には書き込みバイアスを、消去を行うセクタには消去バ
イアスを印可する（ステップ４）。次に書き込みベリフ
ァイ動作を行い（ステップ５）、書き込みが終了したか
否かを判定する（ステップ６）。ここで、書き込みが終
了していなければ消去ベリファイ動作（ステップ７）を
行い、消去が終了したか否かの判定を行う（ステップ
８）。消去が終了していない場合は再び、（ステップ
４）の書き込み、消去バイアスを印可する。（ステップ
６）において書き込みが終了したと判定されると、他の
セクタの消去動作のみが実行されるイレーズオンリイ
（Ｅrase only)へ分岐する。

【００７５】上記分岐先において、消去ベリファイ動作
（ステップＥ２）を行った後、消去判定（ステップＥ
３）を行う。消去判定（ステップＥ３）か通るまでこの
イレーズオンリイのループを繰り返させる。一方、（ス
テップ８）において先に消去が終了した場合は他のセク
タの書き込み動作が実行されるプログラムオンリイ（Ｐ
rogram only)へ分岐する。この分岐先においては、書き
込みベリファイ動作（ステップＰ２）を行った後、書き
込み判定（ステップＰ３）を行う。書き込み判定（ステ
ップＰ３）が通るまでこのプログラムオンリイのループ
を繰り返させる。このような動作によって書き込みと消
去とを並列処理することができる。

【００７６】図１５には、この発明に係るフラッシュメ
モリの他の一実施例の動作を説明するためのフローチャ
ート図が示されている。この実施例では、書き込み動作
と読み出し動作の並列化が行われる。コマンド・アドレ
スを入力し（ステップ１）、書き込みデータをセンスラ
ッチ回路ＳＡＬへ入力する（ステップ２）。この入力デ
ータをプログラムラッチ回路ＰＧＬへ転送（ステップ
３）した後に書き込みを行うセクタには書き込みバイア
スを印可する。次に書き込みベリファイ動作を行い（ス
テップ５）、書き込みが終了したか否かを判定する（ス
テップ６）。書き込みが終了していないと判定され、読
み出しコマンドが入力されている場合は読み出しが実行
される。読み出し動作が終了した後、再び書き込みを行
うセクタに対して書き込みバイアスを印可する（ステッ
プ４）。書き込みが終了するまで、読み出しコマンドの
入力を受け付けることを可能としておけば、書き込みを
行っているセクタ以外は、書き込み判定がＮＧであれば
データ読み出しができる。

【００７７】図１６には、この発明に係るフラッシュメ
モリの更に他の一実施例のブロック図が示されている。
この実施例では、マットを分割することによる動作の並
列化を行うようにされる。このチップ構成は各マットＭ
ＭＡＴ１〜ＭＭＡＴｉにセンスラッチ回路ＳＡＬ、メイ
ンデコーダＭＳＥＣ、ゲートデコーダＧｉＤＥＣ、サブ
デコーダＳＤＥＣが含まれている。このため図１６の実
施例では、書き込みデータを上記複数のメモリマットＭ
ＭＡＴ１〜ＭＭＡＴｉに対して共通化されたプログラム
ラッチ回路ＰＧＬで保持しておけば、センスラッチ回路
ＳＡＬ、メインデコーダＭＤＥＣ、ゲートデコーダＧｉ
ＤＥＣ、サブデコーダＳＤＥＣを分割したマットＭＭＡ
Ｔ１〜ＭＭＡＴｉ毎に独立に制御して、図１７に示した
フローチャート図のように異なる３マット間において書
き込み、消去、読み出し動作のそれぞれを完全な並列化
が可能となるものである。

【００７８】図１８には、この発明に係るフラッシュメ
モリの他の一実施例の動作を説明するためのフローチャ
ート図が示されている。この実施例では、プログラムラ
ッチ回路ＰＧＬを読み出しバッファとして用いた読み出
し動作が行われる。コマンド、読み出し１セクタ目のア
ドレス、２セクタ目のアドレスの順に入力を行う（ステ
ップ１）。チップ内部では１セクタ目の第１（１ｓｔ）
アクセス・データ転送を行い、データ読み出としての第
２（２ｎｄ）アクセスを可能な状態とする（ステップ
２）。外部にて上記第２アクセス中にチップ内部では２
セクタ目の上記第１アクセスを行い、転送／次セクタコ
マンドを待つ（ステップ３）。外部より転送／次セクタ
コマンド、アドレスの順に入力を行うことにより、内部
ではデータ転送後２セクタ目の第１アクセスを行う（ス
テップ４）。以降は（ステップ３，５）の繰り返しによ
り読み出しを行う。

【００７９】この読み出し方法を用いることによる利点
を図１９の動作タイミングを用いて説明する。プログラ
ムラッチ回路ＰＧＬを未使用の場合には２セクタ目以降
のオーバヘッド時間は「第１アクセス時間＋データ転送
時間」であった。プログラムラッチ回路ＰＧＬを用いる
ことによりオーバヘッド時間は「データ転送時間」とな
り第１アクセス時間の短縮が可能となる。

【００８０】図２０には、この発明に係るフラッシュメ
モリのメモリマットとその周辺部の一実施例の概略回路
図が示されている。メモリセルは、前記類似のコントロ
ールゲートとフローティングゲートとを備えたスタック
ドゲート構造のＭＯＳＦＥＴとされる。この実施例で
は、後述するように書き込み動作と消去動作とが共に薄
い酸化膜を通したトンネル電流を利用して行われる。

【００８１】上記メモリセルを構成する記憶ＭＯＳＦＥ
Ｔは、複数個が１ブロックとされてドレインとソースが
共通化される。上記記憶ＭＯＳＦＥＴの共通化されたド
レインは、選択ＭＯＳＦＥＴを通して主ビット線（以下
単にビット線という）ＧＢＬに接続される。上記記憶Ｍ
ＯＳＦＥＴの共通化されたソースは、選択ＭＯＳＦＥＴ
を通して回路の接地電位が与えられる。上記記憶ＭＯＳ
ＦＥＴのコントロールゲートは、ワード線ＷＬに接続さ
れる。上記選択ＭＯＳＦＥＴは、上記ワード線ＷＬと平
行に延長される選択線によって選択される。すなわち、
上記選択ＭＯＳＦＥＴは、メインデコーダＭＤＥＣによ
って選択されるメインワード線と見做される。

【００８２】上記のようにメモリセルをブロックに分け
て、それぞれに選択ＭＯＳＦＥＴを介してビット線ＧＢ
Ｌや回路の接地電位を与える構成により、非選択のメモ
リセルに対するストレスを軽減させることができる。す
なわち、ワード線ＷＬが選択され、データ線が非選択状
態にされたメモリセルや、逆にワード線ＷＬが非選択状
態にされ、主ビット線ＧＢＬが非選択状態にされること
によって、書き込み又は消去動作においてデータを保持
すべきメモリセルに上記書き込み又は消去用の電圧が印
加されることを防止するものである。この構成では、上
記ブロック内の小数のメモリセルにおいてのみ上記のよ
うなストレスがかかるものとなる。

【００８３】この実施例では、隣接するビット線ＧＢＬ
が奇数番目と偶数番目とに分けられる。そして、それぞ
れに対応してショートＭＯＳＦＥＴが設けられる。この
ショートＭＯＳＦＥＴは、奇数番目と偶数番目のビット
線ＧＢＬを交互に選択するようにし、非選択状態におか
れるビット線ＧＢＬを回路の接地電位の固定レベルにし
て、隣接ビット線ＧＢＬにおける相互のカップリングノ
イズを低減するものである。このようなビット線ＧＢＬ
の構成に対応して、ビット線ＧＢＬに現れた読み出し信
号を増幅するセンスラッチ回路ＳＡＬに対して、データ
選択回路ＹＧも奇数と偶数とに分けられて選択される。
このデータ選択回路ＹＧは、トランスファＭＯＳＦＥＴ
により実現される。ビット線ＧＢＬの他端側には前記の
ようなプログラムラッチ回路ＰＧＬがセンスラッチ回路
ＳＡＬに対応して設けられる。

【００８４】

【表１】

【００８５】上記メインデコーダＭＤＥＣによって選択
されるブロック内のメモリセルは、サブデコーダＳＤＥ
Ｃによって１つが選択される。サブデコーダＳＤＥＣ
は、上記ブロック内の１つのワード線ＷＬを選択する。
このような１つのワード線の選択信号は、ゲートデコー
ダＧｉＤＥＣによって形成される。すなわち、サブデコ
ーダＳＤＥＣは、上記ゲートデコーダＧｉＤＥＣによっ
て形成されたワード線の選択信号と、メインデコーダＭ
ＤＥＣによって形成された動作モードに応じて形成され
た選択／非選択レベルとを受けて、上記ブロック内のワ
ード線の選択／非選択の駆動信号を形成する。

【００８６】読み出し、書き込み及び消去と書き込みベ
リファイの各動作モードにおける記憶ＭＯＳＦＥＴのゲ
ート電圧（ワード線ＷＬ）Ｖｇ、ドレイン電圧Ｖｄ及び
ソース電圧Ｖｓは、上記表１のような電圧が与えられ
る。上記のようなゲート電圧Ｖｇとドレイン電圧Ｖｄ及
びそれぞれ電圧Ｖｓとの相対的な電位関係により、薄い
ゲート絶縁膜を介してトンネル電流を発生させ、フロー
ティングゲートに対する電荷の注入又は放出を行わせる
ことによって、そのしきい値電圧を変化させて書き込み
動作と消去動作が行われる。表１において、非選択にお
いて、スラッシュ／により分けられて２つの電圧又は状
態は、選択ブロック／非選択ブロックに対応している。

【００８７】図２１には、この発明に係るフラッシュメ
モリを用いたメモリ装置の一実施例のブロック図が示さ
れている。この実施例のメモリ装置は、そのデータ記憶
部に前記実施例のようなフラッシュメモリが用いられ
る。このフラッシュメモリのデータ書込みと読み出し
は、専用ＬＳＩによって構成されたＥＣＣ回路によりデ
ータの誤り・検出が行われる。

【００８８】ＥＥＰＲＯＭ等によりセクタ管理テーブル
が構成される。このセクタ管理テーブルは、特に制限さ
れないが、１つのワード線単位での書込み、読み出し及
び消去を行うようにし、それを１つのセクタとして扱う
ようにするものである。このセクタ単位のでのデータの
書き換えにより、書き換え回数（書込み回数又は消去回
数）を計数しておき、それが許容値を越えるとそのセク
タへのアクセスを禁止して信頼性を高くするものであ
る。

【００８９】フラッシュメモリに対する書込み動作は、
読み出し時間に比べて長い時間を必要とする。それ故、
ホストシステム等からの書込み動作は、上記フラッシュ
メモリに対して直接行うのではなく、ライトバッファに
対して書込みデータの入力が行われる。特に制限されな
いが、ライトバッファは、上記１セクタ分の記憶容量を
持つ、１セクタ分の記憶データを取り込む。ライトバッ
ファに取り込まれた書込みデータは、フラッシュメモリ
のセンスアンプに対してバイト単位で順次に書き込まれ
る。上記１セクタ分のデータをセンスアンプに書込む
と、前記のような書込み動作が開始される。

【００９０】読み出し動作は、前記のようにフラッシメ
モリに対して先頭アドレスを供給すると、１セクタ分の
データが内部のアドレス発生回路（アドレスカウンタ）
により形成されたアドレスの順序により１バイト単位で
シリアルに出力される。

【００９１】上記のような書込み動作や、読み出し動作
及びセクタ管理テーブルの制御は、ワンチップマイコン
（１チップのマイクロコンピュータ）により行われる。
この実施例のメモリ装置は、従来のハードメモリ装置や
フロッピーディスクメモリ装置と互換性を持つようにさ
れ、標準バスインターフェイス部を介して標準バスに接
続される。この標準バスには、図示しないが、ホストシ
ステムを構成する中央処理装置ＣＰＵ、メインメモリ、
キャッシュメモリ（第１キャッシュメモリ、第２キャッ
シュメモリ）等が接続される。

【００９２】上記の実施例から得られる作用効果は、次
の通りである。 （１） 複数のワード線及び複数のビット線と、上記複
数のワード線と複数のビット線との交点に浮遊ゲートに
蓄積された電荷量に対応した２値の記憶情報を持つ複数
の記憶素子を有し、電気的に上記記憶情報の書き込み動
作及び消去動作を行う不揮発性記憶装置において、上記
ワード線の選択動作によって上記ビット線に読み出され
た複数の記憶素子からの読み出し信号をセンスして保持
するとともに、カラムスイッチを通して入力された書き
込みデータを保持してそれに対応した書き込み電圧を上
記ビット線に伝えるセンスラッチ回路と、上記センスラ
ッチ回路に対応し、上記書き込みデータを保持するプロ
グラムラッチ回路を設けることより、書き込み失敗時の
プログラムラッチ回路の書き込みデータを利用した再書
き込みが可能となり、再度コマンドや書き込みデータを
入力する必要がないから使い勝手を良くすることができ
るという効果が得られる。

【００９３】（２） 上記書き込み動作は、上記センス
ラッチ回路及びプログラムラッチ回路に書き込みデータ
を格納した後、上記センスラッチ回路に格納された書き
込みデータに対応した電位を上記ビット線に供給して単
位時間でのメモリセルへの書き込み動作を実施した後に
メモリセルからの読み出し動作を行って、上記センスラ
ッチ回路が反転したことを持って当該メモリセルへの書
き込みを完了するという書き込みベリファイ動作を繰り
返し、全センスラッチ回路が上記書き込み完了と見做さ
れる状態をもって完了とされ、上記一定数の上記書き込
み回数により上記全センスラッチ回路が上記書き込み完
了と見做される状態にならないときに書き込み失敗と判
定して上記メモリセルの消去動作の後に上記プログムラ
ッチに記憶されたデータを用いて再度書き込み動作を行
うようにすることにより、信頼性の高い書き込み動作を
実現できるという効果が得られる。

【００９４】（３） 上記書き込み動作は、上記センス
ラッチ回路及びプログラムラッチ回路に書き込みデータ
を格納した後、上記センスラッチ回路に格納された書き
込みデータに対応した電位を上記ビット線に供給して単
位時間でのメモリセルへの書き込み動作を実施した後に
メモリセルからの読み出し動作を行って、上記センスラ
ッチ回路が反転したことを持って当該メモリセルへの書
き込みを完了するという書き込みベリファイ動作を繰り
返し、全センスラッチ回路が上記書き込み完了と見做さ
れる状態をもって完了とされ、上記一定数の上記書き込
み回数により上記全センスラッチ回路が上記書き込み完
了と見做される状態にならないときに書き込み失敗と判
定して書き込み完了とするものであり、上記一定数の上
記書き込み回数により上記全センスラッチ回路が上記書
き込み完了と見做される状態にならないときに書き込み
失敗と判定し、ワード線を予備のワード線に切り換えて
上記プログムラッチに記憶されたデータを用いて再度書
き込み動作を行うことにより欠陥セルの救済を行うよう
にすることができるという効果が得られる。

【００９５】（４） 上記プログラムラッチ回路をビッ
ト線を介して上記センスラッチ回路と選択的に接続させ
ることにより、上記使い勝手の改善や高信頼性の書き込
みや欠陥セルの救済を行いつつ、プログラムラッチ回路
を合理的にレイアウトすることができるという効果が得
られる。

【００９６】（５） 上記単位時間での書き込み動作
後、メモリセルへの書き込み動作が終了したか否かを検
証する書き込みベリファイ動作を行う際に、上記プログ
ラムラッチ回路に転送された書き込みデータを用いて、
このデータの値に対応して該ビット線をそれぞれ選択的
にプリチャージすることにより、上記使い勝手の改善や
高信頼性の書き込みや欠陥セルの救済を行いつつ、メモ
リセルのソース抵抗の影響込みのしきい値分布にするこ
とができるという効果が得られる。

【００９７】（６） 上記センスラッチ回路とプログラ
ムラッチ回路とを、２つのメモリマットに挟まれるよう
に配置し、上記２つのメモリマットにおけるビット線の
一端側に接続させることにより、上記使い勝手の改善や
高信頼性の書き込みや欠陥セルの救済を行いつつ、プロ
グラムラッチ回路を回路規模を削減することができると
いう効果が得られる。

【００９８】（７） 上記センスラッチ回路を一対のビ
ット線に選択的に接続させるようにし、一方のビット線
に接続されるメモリセルに書き込み動作を行うと同時に
他方のビット線に接続されるメモリセルを消去させこと
により、実質的な動作の高速化を図ることができるとい
う効果が得られる。

【００９９】（８） 上記メモリセルへの書き込みと消
去動作とそのベリファイ動作とは、偶数番のビット線と
奇数番のビット線とをそれぞれの単位として行うことに
より、ビット線を通したデータの転送を安定的に行うよ
うにすることができるという効果が得られる。

【０１００】（９） 上記プログラムラッチ回路には、
読み出し動作によってセンスラッチ回路に読み出された
データが転送され、かかるメモリセルの記憶情報を消去
した後、上記プログラムラッチ回路に保持されたデータ
を用いて上記消去されたメモリセルにもとのデータを再
度書き込むようにしてなる動作モードを設けることよ
り、長時間に渡って安定したデータ保持状態を確保する
ことができるという効果が得られる。

【０１０１】（１０） メモリセル群とそのメモリセル
に接続するビット線、センスラッチ回路、ワード線とこ
のワード線をデコードする回路が独立し制御可能な複数
のブロックに分割し、上記複数のブロックに対して共通
にプログラムラッチ回路を設け、かかるプログラムラッ
チ回路を使用して個々のブロックに対して書き込み動作
と消去動作と読み出し動作を同時に並列化して動作可能
とすることより連続した複数セタクにわたる種類の動作
の高速化を図ることができるという効果が得られる。

【０１０２】（１１） 読み出し動作において、上記セ
ンスラッチ回路に読み出されたデータを上記プログラム
ラッチ回路へ転送し、該プログラムラッチ回路から該読
み出しデータを出力している間に、ワード線を切り換え
て他のメモリセルに記憶されたデータを上記センスラッ
チ回路に読み出しを行うようにすることにより、複数ワ
ード線分の読み出し動作の高速化を図ることができると
いう効果が得られる。

【０１０３】（１２） 読み出し動作において、１のブ
ロックのメモリセルから上記センスラッチ回路に読み出
されたデータを上記プログラムラッチ回路へ転送し、該
プログラムラッチ回路から該読み出しデータを出力して
いる間に、他のブロックのメモリセルに記憶されたデー
タを上記センスラッチ回路に読み出しを行うようにする
ことにより、複数ワード線分の読み出し動作の高速化を
図ることができるという効果が得られる。

【０１０４】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、メモ
リセルの書き込み動作は、トンネル電流を利用するもの
の他、記憶ＭＯＳＦＥＴのドレイン近傍のホットエレク
トロンを利用するものであってもよい。消去状態でのし
きい値をワード線の選択電位より低くし、書き込みによ
りしきい値を上記ワード線の選択電位よりも高くするも
のであってもよい。これに対応して、ワード線やビット
線の選択電位が上記しきい値の変化に対応てし設定され
るものである。

【０１０５】メモリマットの構成は、前記実施例の他に
種々の実施形態を採ることができる。例えば、ビット線
及びそれに接続されるセンスラッチ回路やプログラムラ
ッチ回路を奇数と偶数に分け、前記のような動作やデー
タ転送を行うもの他、ワード線の選択により選択された
メモリセルの読み出しを全ビット同時に行うようにする
ものであってもよい。この発明は、フラッシュメモリの
ように電気的に書き込みと消去が可能にされた不揮発性
記憶装置に広く利用できる。

【０１０６】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、複数のワード線及び複数の
ビット線と、上記複数のワード線と複数のビット線との
交点に浮遊ゲートに蓄積された電荷量に対応した２値の
記憶情報を持つ複数の記憶素子を有し、電気的に上記記
憶情報の書き込み動作及び消去動作を行う不揮発性記憶
装置において、上記ワード線の選択動作によって上記ビ
ット線に読み出された複数の記憶素子からの読み出し信
号をセンスして保持するとともに、カラムスイッチを通
して入力された書き込みデータを保持してそれに対応し
た書き込み電圧を上記ビット線に伝えるセンスラッチ回
路と、上記センスラッチ回路に対応し、上記書き込みデ
ータを保持するプログラムラッチ回路を設けることよ
り、書き込み失敗時のプログラムラッチ回路の書き込み
データを利用した再書き込みが可能となり、再度コマン
ドや書き込みデータを入力する必要がないから使い勝手
を良くすることができる。

【図面の簡単な説明】

【図１】この発明に係るフラッシュメモリの一実施例を
示すブロック図である。

【図２】図１のプログラムラッチ回路を用いた書き込み
動作と書き込みベリファイ動作の一例を説明するための
フローチャート図である。

【図３】図１に示したセンスラッチ回路とプログラムラ
ッチ回路を説明するための一実施例を示す構成図であ
る。

【図４】図１のセンスラッチ回路への書き込みとセンス
ラッチ回路からプログラムラッチ回路へのデータ転送動
作の一例を説明するための波形図である。

【図５】図１に示したセンスラッチ回路とプログラムラ
ッチ回路を説明するための他の一実施例を示す構成図で
ある。

【図６】図５のセンスラッチ回路からプログラムラッチ
回路へのデータ転送動作の一例を説明するための波形図
である。

【図７】図１に示したセンスラッチ回路とプログラムラ
ッチ回路を説明するための他の一実施例を示す構成図で
ある。

【図８】図７のセンスラッチ回路からプログラムラッチ
回路へのデータ転送動作の一例を説明するための波形図
である。

【図９】この発明に係るフラッシュメモリの他の一実施
例を示すブロック図である。

【図１０】図９の実施例の書き込みベリファイ動作を説
明するためのフローチャート図である。

【図１１】この発明に係るフラッシュメモリの他の一実
施例を示すブロック図である。

【図１２】図１１に示したセンスラッチ回路とプログラ
ムラッチ回路を説明するための一実施例を示す構成図で
ある。

【図１３】この発明の係るフラッシュメモリに付加され
る新たな機能の説明図である。

【図１４】この発明に係るフラッシュメモリの一実施例
の動作を説明するためのフローチャート図である。

【図１５】この発明に係るフラッシュメモリの他の一実
施例の動作を説明するためのフローチャート図である。

【図１６】この発明に係るフラッシュメモリの更に他の
一実施例を示すブロック図である。

【図１７】図１６のフラッシュメモリの動作の一例を説
明するためのフローチャート図である。

【図１８】この発明に係るフラッシュメモリの他の一実
施例の動作を説明するためのフローチャート図である。

【図１９】図１８の動作を説明するためのタイミング図
である。

【図２０】この発明に係るフラッシュメモリのメモリマ
ットとその周辺部の一実施例を示す概略回路図である。

【図２１】この発明に係る不揮発性記憶装置を用いたメ
モリ装置の一実施例を示すブロック図である。

【図２２】この発明に先立って開発されたフラッシュメ
モリのセンスラッチ回路とメモリブロックの回路図であ
る。

【符号の説明】

ＡＤＣ…アドレスカウンタ、ＩＯＢ…入出力バッファ、
ＭＤＥＣ…メインデコーダ、ＳＤＥＣ…サブデコーダ、
ＧｉＤＥＣ…ゲートデコーダ、ＲＦＤ…冗長ヒューズ回
路、ＲＤ…救済回路、ＡＤＧ…アドレス生成回路、ＣＩ
Ｂ…制御信号入力回路、ＤＩＣ…データ入力制御回路、
Ｒ／Ｂ…レディイ／ビジイ出力回路、ＳＣＬＫ…クロッ
ク発生回路、ＴＳＴ…テスト回路、ＭＡ…メインアン
プ、ＭＰＸ…マルチプレクサ、ＭＡＴＵ１〜ＭＡＴＤ２
…メモリマット、ＳＡＬ…センスラッチ回路、ＰＧＬ…
プログラムラッチ回路、ＲＥＦ…基準電圧源、ＶＧ…電
圧発生回路、ＳＷ…電圧切り換え回路、ＰＷＣ…電圧制
御回路、ＣＭＤ…コマンドデコーダ、ＲＯＭＣ…ＲＯＭ
制御回路、ＲＯＭ…リード・オンリー・メモリ、ＲＥＤ
…判定回路、ＤＣＴ…直接系制御回路、Ｑ１〜Ｑ２７…
ＭＯＳＦＥＴ、ＭＭＴ１〜ＭＭＴｉ…メモリマット。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 佐藤 弘 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 櫻井 良多郎 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 (72)発明者 野田 敏史 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 佐伯 俊一 千葉県茂原市早野3681番地 日立デバイス エンジニアリング株式会社内 (72)発明者 加藤 章 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業本部内 (72)発明者 三輪 仁 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 大嶋 一義 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5B025 AA01 AC01 AD04

Claims (12)

【特許請求の範囲】
1. 【請求項１】 複数のワード線及び複数のビット線と、
   上記複数のワード線と複数のビット線との交点に浮遊ゲ
   ートに蓄積された電荷量に対応した２値の記憶情報を持
   つ複数の記憶素子を有し、電気的に上記記憶情報の書き
   込み動作及び消去動作を行う不揮発性記憶装置であっ
   て、 上記ワード線の選択動作によって上記ビット線に読み出
   された複数の記憶素子からの読み出し信号をセンスして
   保持するとともに、カラムスイッチを通して入力された
   書き込みデータを保持してそれに対応した書き込み電圧
   を上記ビット線に伝えるセンスラッチ回路と、 上記センスラッチ回路に対応し、上記書き込みデータを
   保持するプログラムラッチ回路とを備えてなることを特
   徴とする不揮発性記憶装置。
2. 【請求項２】 請求項１において、 上記書き込み動作は、上記センスラッチ回路及びプログ
   ラムラッチ回路に書き込みデータを格納した後、上記セ
   ンスラッチ回路に格納された書き込みデータに対応した
   電位を上記ビット線に供給して単位時間でのメモリセル
   への書き込み動作を実施した後にメモリセルからの読み
   出し動作を行って、上記センスラッチ回路が反転したこ
   とを持って当該メモリセルへの書き込みを完了するとい
   う書き込みベリファイ動作を繰り返し、全センスラッチ
   回路が上記書き込み完了と見做される状態をもって書き
   込み完了とするものであり、 上記一定数の上記書き込み回数により上記全センスラッ
   チ回路が上記書き込み完了と見做される状態にならない
   ときに書き込み失敗と判定し、 上記メモリセルの消去動作の後に上記プログムラッチに
   記憶されたデータを用いて再度書き込み動作を行うこと
   を特徴とする不揮発性記憶装置。
3. 【請求項３】 請求項１において、 上記書き込み動作は、上記センスラッチ回路及びプログ
   ラムラッチ回路に書き込みデータを格納した後、上記セ
   ンスラッチ回路に格納された書き込みデータに対応した
   電位を上記ビット線に供給して単位時間でのメモリセル
   への書き込み動作を実施した後にメモリセルからの読み
   出し動作を行って、上記センスラッチ回路が反転したこ
   とを持って当該メモリセルへの書き込みを完了するとい
   う書き込みベリファイ動作を繰り返し、全センスラッチ
   回路が上記書き込み完了と見做される状態をもって書き
   込み完了とするものであり、 上記一定数の上記書き込み回数により上記全センスラッ
   チ回路が上記書き込み完了と見做される状態にならない
   ときに書き込み失敗と判定し、 ワード線を予備のワード線に切り換えて上記プログムラ
   ッチに記憶されたデータを用いて再度書き込み動作を行
   うことを特徴とする不揮発性記憶装置。
4. 【請求項４】 請求項１ないし請求項３のいずれかにお
   いて、 上記プログラムラッチ回路は、ビット線を介して上記セ
   ンスラッチ回路と選択的に接続されるものであることを
   特徴とする不揮発性記憶装置。
5. 【請求項５】 請求項４において、 上記単位時間での書き込み動作後、メモリセルへの書き
   込み動作が終了したか否かを検証する書き込みベリファ
   イ動作を行う際に、上記プログラムラッチ回路に転送さ
   れた書き込みデータを用いて、このデータの値に対応し
   て該ビット線をそれぞれ選択的にプリチャージすること
   を特徴とする不揮発性記憶装置。
6. 【請求項６】 請求項１ないし請求項３のいずれかにお
   いて、 上記センスラッチ回路とプログラムラッチ回路とは、２
   つのメモリマットに挟まれるように配置され、上記２つ
   のメモリマットにおけるビット線の一端側に接続される
   ことを特徴とする不揮発性記憶装置。
7. 【請求項７】 請求項４又は請求項６において、 上記センスラッチ回路は、一対のビット線に選択的に接
   続されるものであり、一方のビット線に接続されるメモ
   リセルに書き込み動作を行うと同時に他方のビット線に
   接続されるメモリセルを消去する動作を有することを特
   徴とする不揮発性記憶装置。
8. 【請求項８】 請求項７において、 上記メモリセルへの書き込みと消去動作とそのベリファ
   イ動作とは、偶数番のビット線と奇数番のビット線とを
   それぞれの単位として行うことを特徴とする不揮発性記
   憶装置。
9. 【請求項９】 請求項１において、 所定の動作モードにされたとき、上記プログラムラッチ
   回路には、読み出し動作によってセンスラッチ回路に読
   み出されたデータが転送され、かかるメモリセルの記憶
   情報を消去した後、上記プログラムラッチ回路に保持さ
   れたデータを用いて上記消去されたメモリセルにもとの
   データを再度書き込むようにしてなることを特徴とする
   不揮発性記憶装置。
10. 【請求項１０】 請求項１において、 メモリセル群とそのメモリセルに接続するビット線、セ
    ンスラッチ回路、ワード線とこのワード線をデコードす
    る回路が独立し制御可能な複数のブロックに分割し、上
    記複数のブロックに対して共通に上記プログラムラッチ
    回路を設け、かかるプログラムラッチ回路を使用して個
    々のブロックに対して書き込み動作と消去動作と読み出
    し動作を同時に並列化して動作可能とすることを特徴と
    する不揮発性記憶装置。
11. 【請求項１１】 請求項１において、 読み出し動作において、上記センスラッチ回路に読み出
    されたデータを上記プログラムラッチ回路へ転送し、該
    プログラムラッチ回路から該読み出しデータを出力して
    いる間に、ワード線を切り換えて他のメモリセルに記憶
    されたデータを上記センスラッチ回路に読み出しを行う
    ようにしてなることを特徴とする不揮発性記憶装置。
12. 【請求項１２】 請求項１０において、 読み出し動作において、１のブロックのメモリセルから
    上記センスラッチ回路に読み出されたデータを上記プロ
    グラムラッチ回路へ転送し、該プログラムラッチ回路か
    ら該読み出しデータを出力している間に、他のブロック
    のメモリセルに記憶されたデータを上記センスラッチ回
    路に読み出しを行うようにしてなることを特徴とする不
    揮発性記憶装置。