JP2000156408A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 113
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 59
- 239000004020 conductor Substances 0.000 claims abstract description 26
- 230000000149 penetrating effect Effects 0.000 claims abstract description 6
- 229910052710 silicon Inorganic materials 0.000 claims description 12
- 239000010703 silicon Substances 0.000 claims description 12
- 238000002955 isolation Methods 0.000 claims description 5
- 238000010438 heat treatment Methods 0.000 claims description 4
- 238000004151 rapid thermal annealing Methods 0.000 claims description 3
- 238000000034 method Methods 0.000 claims 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 6
- 229920005591 polysilicon Polymers 0.000 abstract description 6
- 230000007257 malfunction Effects 0.000 abstract description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 238000010586 diagram Methods 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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Abstract
(57)【要約】
【課題】 裏面電極を外部端子に接続できないパッケー
ジにおいても、半導体支持基板の電位を固定し半導体素
子の誤動作を防止できるＳＯＩ構造を有する半導体装置
及びその製造方法を提供する。 【解決手段】 絶縁酸化膜２及びＳＯＩ層３を貫通して
半導体支持基板１に達する開孔５を形成し、開孔５をＰ
型ポリシリコンで埋め込んで導電体層７を形成する。Ｓ
ＯＩ層３上の絶縁層酸化膜８に開孔９を形成し、開孔９
を電極１０で埋めて導電体層７に電気的に接続させる。
この構成により、表面に形成された電極１０により半導
体支持基板１の電位を固定することがでる。
ジにおいても、半導体支持基板の電位を固定し半導体素
子の誤動作を防止できるＳＯＩ構造を有する半導体装置
及びその製造方法を提供する。 【解決手段】 絶縁酸化膜２及びＳＯＩ層３を貫通して
半導体支持基板１に達する開孔５を形成し、開孔５をＰ
型ポリシリコンで埋め込んで導電体層７を形成する。Ｓ
ＯＩ層３上の絶縁層酸化膜８に開孔９を形成し、開孔９
を電極１０で埋めて導電体層７に電気的に接続させる。
この構成により、表面に形成された電極１０により半導
体支持基板１の電位を固定することがでる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に係り、
特にＳＯＩ（Silicon On Insulator）構造を有する半導
体装置及びその製造方法に関する。
特にＳＯＩ（Silicon On Insulator）構造を有する半導
体装置及びその製造方法に関する。
【０００２】
【従来の技術】一般に、ＳＯＩ構造を有する半導体装置
では、半導体素子を形成するための半導体層とこれを支
持するための半導体支持基板との間に絶縁層を設けた層
構成を有する。このようなＳＯＩ構造では、半導体支持
基板を電気的にオープンにして使用するか、半導体支持
基板の裏面に電極を形成して電位を固定して使用してい
る。半導体支持基板の電位を固定しない場合、入力信号
等により半導体支持基板電位が変動し、絶縁層を介して
半導体素子を誤動作させる場合があるからである。この
ように半導体基板の電位を固定する点は、たとえば特開
平５−１４４９３０号公報や特開平９−２８３６４０号
公報に記載されている。
では、半導体素子を形成するための半導体層とこれを支
持するための半導体支持基板との間に絶縁層を設けた層
構成を有する。このようなＳＯＩ構造では、半導体支持
基板を電気的にオープンにして使用するか、半導体支持
基板の裏面に電極を形成して電位を固定して使用してい
る。半導体支持基板の電位を固定しない場合、入力信号
等により半導体支持基板電位が変動し、絶縁層を介して
半導体素子を誤動作させる場合があるからである。この
ように半導体基板の電位を固定する点は、たとえば特開
平５−１４４９３０号公報や特開平９−２８３６４０号
公報に記載されている。
【０００３】
【発明が解決しようとする課題】しかしながら、半導体
支持基板の裏面電極を外部端子に接続出来ないようなパ
ッケージ、例えば、Tape Carrier Package（テープ・キ
ャリア・パッケージ）の場合には、半導体支持基板の裏
面に電極を形成して電位を固定する構造の半導体装置を
搭載することができない。
支持基板の裏面電極を外部端子に接続出来ないようなパ
ッケージ、例えば、Tape Carrier Package（テープ・キ
ャリア・パッケージ）の場合には、半導体支持基板の裏
面に電極を形成して電位を固定する構造の半導体装置を
搭載することができない。
【０００４】本発明の目的は、裏面電極を外部端子に接
続できないパッケージにおいても、半導体支持基板の電
位を固定し半導体素子の誤動作を防止できるＳＯＩ構造
を有する半導体装置及びその製造方法を提供することに
ある。
続できないパッケージにおいても、半導体支持基板の電
位を固定し半導体素子の誤動作を防止できるＳＯＩ構造
を有する半導体装置及びその製造方法を提供することに
ある。
【０００５】
【課題を解決するための手段】上記目的を達成するため
に、本発明による半導体装置は、半導体支持基板電位を
固定する電極を半導体素子が形成されるＳＯＩ層側に形
成したことを特徴とする。
に、本発明による半導体装置は、半導体支持基板電位を
固定する電極を半導体素子が形成されるＳＯＩ層側に形
成したことを特徴とする。
【０００６】すなわち、本発明による半導体装置は、一
導電型の半導体支持基板上に第１絶縁層を介して半導体
層が形成されたＳＯＩ構造を有する半導体装置であっ
て、半導体層及び第１絶縁層を貫通して半導体支持基板
と接続した導電体層と、半導体層上に形成された第２絶
縁層と、第２絶縁層を貫通して導電体層と接続した半導
体支持基板の電位を固定するための基板電位固定用電極
と、からなることを特徴とする。
導電型の半導体支持基板上に第１絶縁層を介して半導体
層が形成されたＳＯＩ構造を有する半導体装置であっ
て、半導体層及び第１絶縁層を貫通して半導体支持基板
と接続した導電体層と、半導体層上に形成された第２絶
縁層と、第２絶縁層を貫通して導電体層と接続した半導
体支持基板の電位を固定するための基板電位固定用電極
と、からなることを特徴とする。
【０００７】また本発明による半導体装置の製造方法
は、半導体層及び第１絶縁層を貫通して半導体支持基板
に達する第１開孔及び第２開孔を形成し、第１開孔に素
子分離用の第２絶縁層を埋め込み、第２開孔に導電体層
を埋め込み、半導体層上に第３絶縁層を形成し、第３絶
縁層を貫通して導電体層に達する第３開孔を形成し、第
３開孔に導電体層と接触する基板電位固定用電極を形成
する、ことを特徴とする。
は、半導体層及び第１絶縁層を貫通して半導体支持基板
に達する第１開孔及び第２開孔を形成し、第１開孔に素
子分離用の第２絶縁層を埋め込み、第２開孔に導電体層
を埋め込み、半導体層上に第３絶縁層を形成し、第３絶
縁層を貫通して導電体層に達する第３開孔を形成し、第
３開孔に導電体層と接触する基板電位固定用電極を形成
する、ことを特徴とする。
【０００８】さらに、本発明による半導体装置の製造方
法は、半導体層及び第１絶縁層を貫通して半導体支持基
板に達する溝を形成し、溝の側壁に第２絶縁層を形成
し、溝の底面の第２絶縁層を除去した後で溝に導電体層
を埋め込み、半導体層上に第３絶縁層を形成し、第３絶
縁層を貫通して導電体層に達する開孔を形成し、開孔に
導電体層と接触する基板電位固定用電極を形成する、こ
とを特徴とする。更に、導電体層を形成した後、１０５
０℃以上の熱処理を行うことを特徴とする。
法は、半導体層及び第１絶縁層を貫通して半導体支持基
板に達する溝を形成し、溝の側壁に第２絶縁層を形成
し、溝の底面の第２絶縁層を除去した後で溝に導電体層
を埋め込み、半導体層上に第３絶縁層を形成し、第３絶
縁層を貫通して導電体層に達する開孔を形成し、開孔に
導電体層と接触する基板電位固定用電極を形成する、こ
とを特徴とする。更に、導電体層を形成した後、１０５
０℃以上の熱処理を行うことを特徴とする。
【０００９】
【発明の実施の形態】図１は本発明の第１実施形態によ
るＳＯＩ構造を有する半導体装置の断面構成図である。
図１において、Ｐ型シリコンの半導体支持基板１上に第
１絶縁酸化膜２が形成され、更に第１絶縁酸化膜２上に
Ｐ型シリコンのＳＯＩ層３が設けられ、このＳＯＩ層３
に半導体素子が形成される。
るＳＯＩ構造を有する半導体装置の断面構成図である。
図１において、Ｐ型シリコンの半導体支持基板１上に第
１絶縁酸化膜２が形成され、更に第１絶縁酸化膜２上に
Ｐ型シリコンのＳＯＩ層３が設けられ、このＳＯＩ層３
に半導体素子が形成される。
【００１０】続いて、ＳＯＩ層３及び第１絶縁酸化膜２
を貫通して半導体支持基板１の表面に達する開孔４を所
定の位置に形成する。開孔４の側面及び底面を第２絶縁
酸化膜６で埋めることで素子分離領域が形成され、ＳＯ
Ｉ層３に形成された半導体素子が電気的に分離される。
同様に、ＳＯＩ層３及び第１絶縁酸化膜２を貫通して半
導体支持基板１の表面に達する開孔５を所定の位置に形
成する。開孔５の側面及び底面をＰ型ポリシリコンで埋
めることで、半導体支持基板１に電位を与えるための導
電体層７を形成する。開孔４及び５を同時に形成して、
それぞれ第２絶縁層６及び導電体層７の材料を埋め込ん
でも良い。
を貫通して半導体支持基板１の表面に達する開孔４を所
定の位置に形成する。開孔４の側面及び底面を第２絶縁
酸化膜６で埋めることで素子分離領域が形成され、ＳＯ
Ｉ層３に形成された半導体素子が電気的に分離される。
同様に、ＳＯＩ層３及び第１絶縁酸化膜２を貫通して半
導体支持基板１の表面に達する開孔５を所定の位置に形
成する。開孔５の側面及び底面をＰ型ポリシリコンで埋
めることで、半導体支持基板１に電位を与えるための導
電体層７を形成する。開孔４及び５を同時に形成して、
それぞれ第２絶縁層６及び導電体層７の材料を埋め込ん
でも良い。
【００１１】つぎにＳＯＩ層３上に第３絶縁酸化膜８を
形成し、第３絶縁酸化膜８に導電体層７に達する開孔９
を形成する。続いて、第３絶縁酸化膜８上に配線用のア
ルミニウム電極１０を形成し、同時に開孔９を電極１０
で埋め込んで導電体層７と電気的に接続する。このよう
な構成により、半導体支持基板１の電位を表面に形成さ
れる電極１０により固定することができる。
形成し、第３絶縁酸化膜８に導電体層７に達する開孔９
を形成する。続いて、第３絶縁酸化膜８上に配線用のア
ルミニウム電極１０を形成し、同時に開孔９を電極１０
で埋め込んで導電体層７と電気的に接続する。このよう
な構成により、半導体支持基板１の電位を表面に形成さ
れる電極１０により固定することができる。
【００１２】また、半導体素子分離用の絶縁層６と半導
体支持基板１に電位を与えるための導電体層７を一つの
トレンチ内に構成することもできる。この構成について
図２を参照しながら詳細に説明する。
体支持基板１に電位を与えるための導電体層７を一つの
トレンチ内に構成することもできる。この構成について
図２を参照しながら詳細に説明する。
【００１３】図２は、本発明の第２実施形態によるＳＯ
Ｉ構造を有する半導体装置の断面構成図である。第１実
施形態の場合と同様に、Ｐ型シリコンの半導体支持基板
１上に第１絶縁酸化膜２が形成され、更に第１絶縁酸化
膜２上にＰ型シリコンのＳＯＩ層３が設けられ、このＳ
ＯＩ層３に半導体素子が形成される。
Ｉ構造を有する半導体装置の断面構成図である。第１実
施形態の場合と同様に、Ｐ型シリコンの半導体支持基板
１上に第１絶縁酸化膜２が形成され、更に第１絶縁酸化
膜２上にＰ型シリコンのＳＯＩ層３が設けられ、このＳ
ＯＩ層３に半導体素子が形成される。
【００１４】続いて、ＳＯＩ層３の表面から半導体支持
基板１に達する開孔１１が形成される。開孔１１の側壁
に絶縁酸化膜１２を形成した後、開孔１１の底面の絶縁
酸化膜だけを除去して半導体支持基板１の表面を露出さ
せる。
基板１に達する開孔１１が形成される。開孔１１の側壁
に絶縁酸化膜１２を形成した後、開孔１１の底面の絶縁
酸化膜だけを除去して半導体支持基板１の表面を露出さ
せる。
【００１５】続いて、底面に半導体支持基板１の表面が
露出した開孔１１内にＰ型ポリシリコン膜を成長させる
ことで、周囲を絶縁層酸化膜１２で囲まれ、底面で半導
体支持基板１と電気的に接続した導電体層１３が形成さ
れる。
露出した開孔１１内にＰ型ポリシリコン膜を成長させる
ことで、周囲を絶縁層酸化膜１２で囲まれ、底面で半導
体支持基板１と電気的に接続した導電体層１３が形成さ
れる。
【００１６】つぎにＳＯＩ層３上に第３絶縁酸化膜８を
形成し、第３絶縁酸化膜８に導電体層１３に達する開孔
９を形成する。続いて、第３絶縁酸化膜８上に配線用の
電極１０を形成し、同時に開孔９を電極１０の金属で埋
め込んで導電体層１３と電気的に接続する。
形成し、第３絶縁酸化膜８に導電体層１３に達する開孔
９を形成する。続いて、第３絶縁酸化膜８上に配線用の
電極１０を形成し、同時に開孔９を電極１０の金属で埋
め込んで導電体層１３と電気的に接続する。
【００１７】このような構成により、開孔１１は、ＳＯ
Ｉ層３に形成される半導体素子の分離を行なうと同時
に、半導体支持基板１と電極１０とを電気的に導通させ
ることができる。従って、表面に形成する電極１０によ
り、Ｐ型シリコンの半導体支持基板１の電位を固定する
ことが可能となる。しかも、素子分離と基板電位固定電
極とが１つのトレンチ内に形成されるために、装置表面
を有効利用することができる。
Ｉ層３に形成される半導体素子の分離を行なうと同時
に、半導体支持基板１と電極１０とを電気的に導通させ
ることができる。従って、表面に形成する電極１０によ
り、Ｐ型シリコンの半導体支持基板１の電位を固定する
ことが可能となる。しかも、素子分離と基板電位固定電
極とが１つのトレンチ内に形成されるために、装置表面
を有効利用することができる。
【００１８】なお、開孔５あるいは１１にＰ型ポリシリ
コンを埋め込んで導電体層７あるいは１３を形成する際
に、Ｐ型シリコンの半導体支持基板１とＰ型ポリシリコ
ンの間に自然酸化膜が介在して電極１０とＰ型シリコン
の半導体支持基板１との間の抵抗成分が大きくなる場合
がある。この問題を解決するには、Ｐ型ポリシリコンを
開孔５、１１に埋め込んで導電体層７，１３を形成した
後、ＲＴＡ（Rapid Thermal Annealing：急速熱アニー
ル）による１０５０℃以上の熱処理を行う。これによっ
て自然酸化膜が破壊され、電極１０とＰ型シリコンの半
導体支持基板１との間の抵抗成分を下げることができ
る。
コンを埋め込んで導電体層７あるいは１３を形成する際
に、Ｐ型シリコンの半導体支持基板１とＰ型ポリシリコ
ンの間に自然酸化膜が介在して電極１０とＰ型シリコン
の半導体支持基板１との間の抵抗成分が大きくなる場合
がある。この問題を解決するには、Ｐ型ポリシリコンを
開孔５、１１に埋め込んで導電体層７，１３を形成した
後、ＲＴＡ（Rapid Thermal Annealing：急速熱アニー
ル）による１０５０℃以上の熱処理を行う。これによっ
て自然酸化膜が破壊され、電極１０とＰ型シリコンの半
導体支持基板１との間の抵抗成分を下げることができ
る。
【００１９】
【発明の効果】以上説明したように、本発明によれば、
半導体素子を作り込むためのＳＯＩ層側の表面に半導体
支持基板の電位を固定するための電極を形成することが
できる。このために、たとえばテープ・キャリア・パッ
ケージのように半導体支持基板の裏面に電極を形成して
電位を固定する構造の半導体装置を搭載することができ
ないパッケージに搭載される場合でも、半導体支持基板
の電位を固定することができ、半導体素子の動作の安定
性を向上させることができる。
半導体素子を作り込むためのＳＯＩ層側の表面に半導体
支持基板の電位を固定するための電極を形成することが
できる。このために、たとえばテープ・キャリア・パッ
ケージのように半導体支持基板の裏面に電極を形成して
電位を固定する構造の半導体装置を搭載することができ
ないパッケージに搭載される場合でも、半導体支持基板
の電位を固定することができ、半導体素子の動作の安定
性を向上させることができる。
【図１】本発明の第１実施形態によるＳＯＩ構造を有す
る半導体装置の断面構成図である。
る半導体装置の断面構成図である。
【図２】本発明の第２実施形態によるＳＯＩ構造を有す
る半導体装置の断面構成図である。
る半導体装置の断面構成図である。
１ 半導体支持基板 ２ 第１絶縁酸化膜 ３ ＳＯＩ層 ４ 開孔 ５ 開孔 ６ 第２絶縁酸化膜 ７ 導電体層 ８ 第３絶縁酸化膜 ９ 開孔 １０ 電極 １１ 開孔 １２ 第４絶縁酸化膜 １３ 導電体層
Claims (9)
- 【請求項１】 一導電型の半導体支持基板上に第１絶縁
層を介して半導体層が形成されたＳＯＩ（Silicon On I
nsulator）構造を有する半導体装置において、 前記半導体層及び前記第１絶縁層を貫通して前記半導体
支持基板と接続した導電体層と、 前記半導体層上に形成された第２絶縁層と、 前記第２絶縁層を貫通して前記導電体層と接続した前記
半導体支持基板の電位を固定するための基板電位固定用
電極と、 からなることを特徴とする半導体装置。 - 【請求項２】 前記導電体層は、前記半導体層に形成さ
れる半導体素子を電気的に分離する素子分離領域内に形
成されたことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記半導体層及び前記第１絶縁層を貫通
した第２絶縁体層によって周囲を囲まれており、前記導
電体層の底面が前記半導体支持基板と接触していること
を特徴とする請求項１記載の半導体装置。 - 【請求項４】 前記導電体層は、前記半導体支持基板と
同一導電型の多結晶半導体からなることを特徴とする請
求項１ないし請求項３のいずれかに記載の半導体装置。 - 【請求項５】 前記導電体層を形成した後で１０５０℃
以上の熱処理を行うことにより、前記導電体層及び前記
半導体支持基板の間の電気的抵抗を低減させたことを特
徴とする請求項１ないし４のいずれかに記載の半導体装
置。 - 【請求項６】 一導電型の半導体支持基板上に第１絶縁
層を介して半導体層が形成されたＳＯＩ（Silicon On I
nsulator）構造を有する半導体装置の製造方法におい
て、 前記半導体層及び前記第１絶縁層を貫通して前記半導体
支持基板に達する第１開孔及び第２開孔を形成し、 前記第１開孔に素子分離用の第２絶縁層を埋め込み、 前記第２開孔に導電体層を埋め込み、 前記半導体層上に第３絶縁層を形成し、 前記第３絶縁層を貫通して前記導電体層に達する第３開
孔を形成し、 前記第３開孔に前記導電体層と接触する基板電位固定用
電極を形成する、 ことを特徴とする半導体装置の製造方法。 - 【請求項７】 一導電型の半導体支持基板上に第１絶縁
層を介して半導体層が形成されたＳＯＩ（Silicon On I
nsulator）構造を有する半導体装置の製造方法におい
て、 前記半導体層及び前記第１絶縁層を貫通して前記半導体
支持基板に達する溝を形成し、 前記溝の側壁に第２絶縁層を形成し、 前記溝の底面の前記第２絶縁層を除去した後、前記溝に
導電体層を埋め込み、 前記半導体層上に第３絶縁層を形成し、 前記第３絶縁層を貫通して前記導電体層に達する開孔を
形成し、 前記開孔に前記導電体層と接触する基板電位固定用電極
を形成する、 ことを特徴とする半導体装置の製造方法。 - 【請求項８】 前記導電体層は、前記半導体支持基板と
同じ導電型の多結晶半導体であることを特徴とする請求
項６又は７記載の半導体装置の製造方法。 - 【請求項９】 前記導電体層を埋め込んだ後、急速熱ア
ニールによる１０５０℃以上の熱処理を行うことを特徴
とする請求項６ないし８のいずれかに記載の半導体装置
の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10330301A JP2000156408A (ja) | 1998-11-20 | 1998-11-20 | 半導体装置及びその製造方法 |
| US09/444,374 US6429486B1 (en) | 1998-11-20 | 1999-11-22 | Semiconductor support substrate potential fixing structure for SOI semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10330301A JP2000156408A (ja) | 1998-11-20 | 1998-11-20 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000156408A true JP2000156408A (ja) | 2000-06-06 |
Family
ID=18231123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10330301A Pending JP2000156408A (ja) | 1998-11-20 | 1998-11-20 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6429486B1 (ja) |
| JP (1) | JP2000156408A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6566713B2 (en) | 2000-09-27 | 2003-05-20 | Kabushiki Kaisha Toshiba | Semiconductor device and manufacturing method thereof |
| US6661076B2 (en) | 2000-11-29 | 2003-12-09 | Nec Electronics Corporation | Semiconductor device |
| KR100471153B1 (ko) * | 2002-11-27 | 2005-03-10 | 삼성전기주식회사 | Ｓｏｉ웨이퍼를 이용한 mems 디바이스의 제조 및 접지 방법 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6531753B1 (en) * | 2001-06-18 | 2003-03-11 | Advanced Micro Devices, Inc. | Embedded conductor for SOI devices using a buried conductive layer/conductive plug combination |
| KR20040038507A (ko) | 2002-11-01 | 2004-05-08 | 한국전자통신연구원 | 실리콘온인슐레이터 기판을 이용한 열 방출 구조를 가진반도체 장치 및 그의 제조방법 |
| JP4432470B2 (ja) * | 2003-11-25 | 2010-03-17 | 株式会社デンソー | 半導体装置 |
| CN113192969B (zh) * | 2021-03-17 | 2023-07-25 | 广东省大湾区集成电路与系统应用研究院 | 一种多层绝缘体上硅锗衬底及其制备方法、应用 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2954263B2 (ja) | 1990-03-22 | 1999-09-27 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| JP3108447B2 (ja) | 1991-03-08 | 2000-11-13 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JPH04343265A (ja) | 1991-05-20 | 1992-11-30 | Fujitsu Ltd | 半導体装置 |
| JPH0529603A (ja) | 1991-07-19 | 1993-02-05 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP3148766B2 (ja) | 1991-11-19 | 2001-03-26 | 株式会社デンソー | 半導体装置 |
| JP3272142B2 (ja) | 1994-03-31 | 2002-04-08 | 株式会社東芝 | 気水分離器および気水分離装置 |
| JP2877069B2 (ja) | 1996-04-08 | 1999-03-31 | 日本電気株式会社 | スタティック型半導体メモリ装置 |
| KR100253699B1 (ko) * | 1996-06-29 | 2000-05-01 | 김영환 | Soi소자 및 그 제조방법 |
| US6133610A (en) * | 1998-01-20 | 2000-10-17 | International Business Machines Corporation | Silicon-on-insulator chip having an isolation barrier for reliability and process of manufacture |
| JPH11354631A (ja) | 1998-06-11 | 1999-12-24 | Nec Kansai Ltd | 半導体装置 |
-
1998
- 1998-11-20 JP JP10330301A patent/JP2000156408A/ja active Pending
-
1999
- 1999-11-22 US US09/444,374 patent/US6429486B1/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| US6429486B1 (en) | 2002-08-06 |
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