JPS6321341B2 - - Google Patents
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- Publication number
- JPS6321341B2 JPS6321341B2 JP53007279A JP727978A JPS6321341B2 JP S6321341 B2 JPS6321341 B2 JP S6321341B2 JP 53007279 A JP53007279 A JP 53007279A JP 727978 A JP727978 A JP 727978A JP S6321341 B2 JPS6321341 B2 JP S6321341B2
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- JP
- Japan
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- gate
- mos
- diffusion layer
- dummy
- aluminum
- Prior art date
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- Expired
Links
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
この発明はMOSLSI等のMOS半導体装置にお
けるダミーMOS素子に関する。
けるダミーMOS素子に関する。
MOSLSIにおいて、MOS素子のVth（しきい値）
を知るために同じ半導体基板上に形成したその
MOS素子と同一構造のダミーMOS素子を使用す
ることが知られている。従来のダミーMOS素子
は第１図に示すように例えばｐ型シリコン基板１
上にフイルド酸化膜２により囲まれたゲート酸化
膜３を形成し、この上にポリシリコンゲート４を
形成するがこのゲートは基板とは電気的に絶縁し
ていた。さらに上記ゲートの上をパシベイシヨン
膜５で保護し、ゲートの一部にアルミニウム電極
６を接続していた。上記パシベイシヨン膜として
耐湿性が大で、基板表面の段差をカバレージし、
しかもクラツクの入りにくいプラズマナイトライ
ド膜（Ｐ−Si3N4）が多く使われるが、プラズマ
放電中でデポジシヨンするとき電子の一部がダミ
ーMOS素子の一つにチヤージアツプし、いわゆ
るBT（バイアス・テンパラチヤ）処理効果が生
じVthが変動する。すなわち、バイアスをかける
と（＋）の場合電子がシリコン・SiO2界面に移
動しVthが小さくなり、（−）の場合は上方へ移動
してVthが大きくなる。なお、400―500℃、10―
60分で熱処理を施せばBT効果はなくなるがポリ
シリコンの高抵抗性が低くなる。LSIの回路を構
成するMOSのゲートは必ず拡散層を通して基板
に接続しているので、このような問題はなく、従
つて従来のダミーMOSでは回路内部のMOSの
Vthを推定できなくなるという欠点があつた。
を知るために同じ半導体基板上に形成したその
MOS素子と同一構造のダミーMOS素子を使用す
ることが知られている。従来のダミーMOS素子
は第１図に示すように例えばｐ型シリコン基板１
上にフイルド酸化膜２により囲まれたゲート酸化
膜３を形成し、この上にポリシリコンゲート４を
形成するがこのゲートは基板とは電気的に絶縁し
ていた。さらに上記ゲートの上をパシベイシヨン
膜５で保護し、ゲートの一部にアルミニウム電極
６を接続していた。上記パシベイシヨン膜として
耐湿性が大で、基板表面の段差をカバレージし、
しかもクラツクの入りにくいプラズマナイトライ
ド膜（Ｐ−Si3N4）が多く使われるが、プラズマ
放電中でデポジシヨンするとき電子の一部がダミ
ーMOS素子の一つにチヤージアツプし、いわゆ
るBT（バイアス・テンパラチヤ）処理効果が生
じVthが変動する。すなわち、バイアスをかける
と（＋）の場合電子がシリコン・SiO2界面に移
動しVthが小さくなり、（−）の場合は上方へ移動
してVthが大きくなる。なお、400―500℃、10―
60分で熱処理を施せばBT効果はなくなるがポリ
シリコンの高抵抗性が低くなる。LSIの回路を構
成するMOSのゲートは必ず拡散層を通して基板
に接続しているので、このような問題はなく、従
つて従来のダミーMOSでは回路内部のMOSの
Vthを推定できなくなるという欠点があつた。
この発明は上記した従来技術の欠点を取除くべ
くなされたものであり、その目的はMOSLSIに
おけるMOS素子のVthを正確に知ることで不良解
析を容易ならしめることにある。
くなされたものであり、その目的はMOSLSIに
おけるMOS素子のVthを正確に知ることで不良解
析を容易ならしめることにある。
上記目的を達成するため、この発明はダミー
MOS素子において、半導体基板の一部に拡散層
によるpn接合を形成し、この拡散層にゲートを
接続すること、すなわち、MOS半導体基板上に
ゲート絶縁膜が形成され、前記ゲート絶縁膜上に
ゲート及びプラズマナイトライド膜が形成された
ダミーMOS半導体素子を有する半導体装置にお
いて、前記MOS半導体基板内に前記MOS半導体
基板と異なる導電型の拡散層が形成され、前記ゲ
ートと前記拡散層との間を導電性配線手段により
接続したダミーMOS半導体素子を有することを
特徴とする半導体装置を要旨とする。
MOS素子において、半導体基板の一部に拡散層
によるpn接合を形成し、この拡散層にゲートを
接続すること、すなわち、MOS半導体基板上に
ゲート絶縁膜が形成され、前記ゲート絶縁膜上に
ゲート及びプラズマナイトライド膜が形成された
ダミーMOS半導体素子を有する半導体装置にお
いて、前記MOS半導体基板内に前記MOS半導体
基板と異なる導電型の拡散層が形成され、前記ゲ
ートと前記拡散層との間を導電性配線手段により
接続したダミーMOS半導体素子を有することを
特徴とする半導体装置を要旨とする。
以下実施例にそつて本発明を説明する。
第２図は本発明によるダミーMOS素子の原理
的構造を示すもので、第１図で示した従来例のも
のとの共通構成部分は同一指示番号で示す。すな
わち、ｐ型シリコン基板１の一部にn+型拡散層
７を形成し、ダミーMOS素子のゲートのアルミ
ニウム電極をこの拡散層７にオーミツク接続す
る。このような構造において、プラズマ・ナイト
ライド膜５のデポジシヨン時にゲートにとびこむ
電子は拡散層（クランプダイオードとなる）を介
して基板に流れることにより前記したようなBT
効果はおこらず、したがつてダミーMOS素子の
Vthは変動することがなく、前記発明の目的が達
成できる。
的構造を示すもので、第１図で示した従来例のも
のとの共通構成部分は同一指示番号で示す。すな
わち、ｐ型シリコン基板１の一部にn+型拡散層
７を形成し、ダミーMOS素子のゲートのアルミ
ニウム電極をこの拡散層７にオーミツク接続す
る。このような構造において、プラズマ・ナイト
ライド膜５のデポジシヨン時にゲートにとびこむ
電子は拡散層（クランプダイオードとなる）を介
して基板に流れることにより前記したようなBT
効果はおこらず、したがつてダミーMOS素子の
Vthは変動することがなく、前記発明の目的が達
成できる。
現在、メモリ、MC関係の半導体製品において
生産性のよいプラスチツクパツケージ化のためパ
シベイシヨン膜としてプラズマナイトライド膜を
使用しており、これらの製品の総てに本発明は適
用できる。この発明により、ダミーMOSを使用
したPQC管理や、Vth、耐圧、汚染による不良の
解析が完全に行えるようになつた。
生産性のよいプラスチツクパツケージ化のためパ
シベイシヨン膜としてプラズマナイトライド膜を
使用しており、これらの製品の総てに本発明は適
用できる。この発明により、ダミーMOSを使用
したPQC管理や、Vth、耐圧、汚染による不良の
解析が完全に行えるようになつた。
本発明は前記実施例に限定されず、これ以外に
下記のような種々の変形例を有する。
下記のような種々の変形例を有する。
ダミーMOS素子の構造において、クランプダ
イオード（n+型拡散層）７に接続するアルミニ
ウム配線６の幅を細く規定する。すなわち第３図
ａに示すように、ゲートをクランプした場合、ゲ
ートを（−）にするとpn接合が順方向となり、
（−）電位が印加できないため不良解析などに不
都合である。そこでアルミニウムの幅を細くする
ことにより、大きい電流で熔断させるが、同図ｂ
に示すようにパシベイシヨン膜に穴８をあけてお
き、必要によりプローブ等により切断できるよう
にする。
イオード（n+型拡散層）７に接続するアルミニ
ウム配線６の幅を細く規定する。すなわち第３図
ａに示すように、ゲートをクランプした場合、ゲ
ートを（−）にするとpn接合が順方向となり、
（−）電位が印加できないため不良解析などに不
都合である。そこでアルミニウムの幅を細くする
ことにより、大きい電流で熔断させるが、同図ｂ
に示すようにパシベイシヨン膜に穴８をあけてお
き、必要によりプローブ等により切断できるよう
にする。
第４図に示すようにクランプダイオードへの接
続にアルミニウムを用いないでポリシリコン９を
用いる。前記第３図の構造ではアルミニウムを熔
断した際に、アルミニウムが周囲に飛び散り汚染
の原因となる可能性がある。又、ポリシリコンは
アルミニウムに比して抵抗が大きいため、同じ電
流で熔断する場合熱発生が大きく熔断し易いとい
う利点がある。
続にアルミニウムを用いないでポリシリコン９を
用いる。前記第３図の構造ではアルミニウムを熔
断した際に、アルミニウムが周囲に飛び散り汚染
の原因となる可能性がある。又、ポリシリコンは
アルミニウムに比して抵抗が大きいため、同じ電
流で熔断する場合熱発生が大きく熔断し易いとい
う利点がある。
第１図は従来のダミーMOS素子の例を示す断
面図、同図ａはその等価回路図である。第２図は
本発明によるダミー素子の実施例を示す断面図、
同図ａはその等価回路図である。第３図ａは本発
明の他の実施例を示す平面図、同図ｂはその一部
断面図、第４図は本発明のさらに他の実施例を示
す平面図である。 １…ｐ型シリコン基板、２…フイルド酸化膜、
３…ゲート酸化膜、４…ゲートポリシリコン層、
５…パシベイシヨン膜、６…アルミニウム電極、
７…拡散層（クランプダイオード）、８…穴、９
…ポリシリコン電極。
面図、同図ａはその等価回路図である。第２図は
本発明によるダミー素子の実施例を示す断面図、
同図ａはその等価回路図である。第３図ａは本発
明の他の実施例を示す平面図、同図ｂはその一部
断面図、第４図は本発明のさらに他の実施例を示
す平面図である。 １…ｐ型シリコン基板、２…フイルド酸化膜、
３…ゲート酸化膜、４…ゲートポリシリコン層、
５…パシベイシヨン膜、６…アルミニウム電極、
７…拡散層（クランプダイオード）、８…穴、９
…ポリシリコン電極。
Claims (1)
- 【特許請求の範囲】 １ MOS半導体基板上にゲート絶縁膜が形成さ
れ、前記ゲート絶縁膜上にゲート及びプラズマナ
イトライド膜が形成されたダミーMOS半導体素
子を有する半導体装置において、前記MOS半導
体基板内に前記MOS半導体基板と異なる導電型
の拡散層が形成され、前記ゲートと前記拡散層と
の間を導電性配線手段により接続したダミー
MOS半導体素子を有することを特徴とする半導
体装置。 ２ 前記導電性配線手段の少なくとも一部はアル
ミニウム配線又はポリシリコン配線であることを
特徴とする特許請求の範囲第１項記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP727978A JPS54101294A (en) | 1978-01-27 | 1978-01-27 | Dummy mos semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP727978A JPS54101294A (en) | 1978-01-27 | 1978-01-27 | Dummy mos semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54101294A JPS54101294A (en) | 1979-08-09 |
| JPS6321341B2 true JPS6321341B2 (ja) | 1988-05-06 |
Family
ID=11661580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP727978A Granted JPS54101294A (en) | 1978-01-27 | 1978-01-27 | Dummy mos semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54101294A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02141025U (ja) * | 1989-04-25 | 1990-11-27 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60177640A (ja) * | 1984-02-24 | 1985-09-11 | Hitachi Ltd | 半導体集積回路装置 |
| JPH05275692A (ja) * | 1992-03-25 | 1993-10-22 | Sony Corp | 半導体装置およびその製造方法 |
| JP2006024601A (ja) * | 2004-07-06 | 2006-01-26 | Seiko Instruments Inc | 電界効果型ｍｏｓトランジスタ |
-
1978
- 1978-01-27 JP JP727978A patent/JPS54101294A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02141025U (ja) * | 1989-04-25 | 1990-11-27 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS54101294A (en) | 1979-08-09 |
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