JP2000114133A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000000034 method Methods 0.000 claims abstract description 35
- 238000011161 development Methods 0.000 claims abstract description 12
- 239000010410 layer Substances 0.000 claims description 72
- 238000005530 etching Methods 0.000 claims description 22
- 239000002344 surface layer Substances 0.000 claims description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 claims description 4
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 4
- 229910052731 fluorine Inorganic materials 0.000 claims description 4
- 239000011737 fluorine Substances 0.000 claims description 4
- 239000007864 aqueous solution Substances 0.000 claims 1
- 239000000758 substrate Substances 0.000 abstract description 21
- 230000008569 process Effects 0.000 abstract description 15
- 238000003475 lamination Methods 0.000 abstract description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 2
- 229910052814 silicon oxide Inorganic materials 0.000 abstract 2
- 238000006884 silylation reaction Methods 0.000 description 18
- 238000002955 isolation Methods 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 230000018109 developmental process Effects 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 229910004298 SiO 2 Inorganic materials 0.000 description 5
- 238000004380 ashing Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000003795 chemical substances by application Substances 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- KZFNONVXCZVHRD-UHFFFAOYSA-N dimethylamino(dimethyl)silicon Chemical compound CN(C)[Si](C)C KZFNONVXCZVHRD-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- 102100033007 Carbonic anhydrase 14 Human genes 0.000 description 1
- 101150042515 DA26 gene Proteins 0.000 description 1
- 101000867862 Homo sapiens Carbonic anhydrase 14 Proteins 0.000 description 1
- 229920001665 Poly-4-vinylphenol Polymers 0.000 description 1
- 230000009471 action Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000004132 cross linking Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000007688 edging Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 239000012808 vapor phase Substances 0.000 description 1
Landscapes
- Photosensitive Polymer And Photoresist Processing (AREA)
- Drying Of Semiconductors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】
【課題】 シリル化プロセスを用いて微細なパターンの
形成を可能とし、しかもシリル化部表面に形成されるＳ
ｉＯx 層の除去を支障なく行うことのできる、半導体装
置の製造方法が提供が望まれている。 【解決手段】 下地基板２０上の被パターニング層２３
上にレジスト層２４を形成し、次にレジスト層２４の所
定箇所を露光し、次いでこの露光工程後のレジスト層２
４における未露光部分をシリル化する。続いて、露光し
た箇所のレジスト層２４をドライ現像によって除去し、
シリル化された部分に対応した積層パターン３０を得
る。次いで、積層パターン３０からその表層部に形成さ
れたＳｉＯx層２９を除去してレジストパターン３２を
形成する。その後、レジストパターン３２をマスクにし
て被パターニング層２３をエッチングする。
形成を可能とし、しかもシリル化部表面に形成されるＳ
ｉＯx 層の除去を支障なく行うことのできる、半導体装
置の製造方法が提供が望まれている。 【解決手段】 下地基板２０上の被パターニング層２３
上にレジスト層２４を形成し、次にレジスト層２４の所
定箇所を露光し、次いでこの露光工程後のレジスト層２
４における未露光部分をシリル化する。続いて、露光し
た箇所のレジスト層２４をドライ現像によって除去し、
シリル化された部分に対応した積層パターン３０を得
る。次いで、積層パターン３０からその表層部に形成さ
れたＳｉＯx層２９を除去してレジストパターン３２を
形成する。その後、レジストパターン３２をマスクにし
て被パターニング層２３をエッチングする。
Description
【０００１】
【発明の属する技術分野】本発明は、シリル化プロセス
を利用してエッチングを行う工程を有した、半導体装置
の製造方法に関する。
を利用してエッチングを行う工程を有した、半導体装置
の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路等の半導体装置の製造で
は、例えば基板に設計回路を転写する場合、光によるリ
ソグラフィ技術が用いられる。リソグラフィ技術に用い
られる露光光源としては、主に水銀ランプのｇ線（波
長：４６３ｎｍ）、ｉ線（波長：３６５ｎｍ）、ＫｒＦ
エキシマ・レーザ（波長：２４８ｎｍ）があり、将来的
にはＡｒＦエキシマ・レーザ（波長：１９３ｎｍ）やＸ
線が用いられるといわれている。
は、例えば基板に設計回路を転写する場合、光によるリ
ソグラフィ技術が用いられる。リソグラフィ技術に用い
られる露光光源としては、主に水銀ランプのｇ線（波
長：４６３ｎｍ）、ｉ線（波長：３６５ｎｍ）、ＫｒＦ
エキシマ・レーザ（波長：２４８ｎｍ）があり、将来的
にはＡｒＦエキシマ・レーザ（波長：１９３ｎｍ）やＸ
線が用いられるといわれている。
【０００３】このようなリソグラフィ技術では、その露
光転写可能なパターンの最小寸法は露光波長程度となっ
ている。また、露光転写を行うには、基板表層部におけ
る段差や露光装置のレンズの収差等に対応するためデフ
ォーカス裕度が必要であるが、パターンが露光波長程度
にまで微細化すると、パターン形成に対し許容できるデ
フォーカス量、つまり焦点深度が急激に減少してしま
う。さらに、パターンが微細化すると、パターン光学像
のコントラストが低下し、露光量（下地基板からの反射
光も含む実効的な露光量）変動に対するマージン、つま
り露光裕度が低下する。したがって、半導体集積回路等
の微細化が進むにつれ、より短い波長の露光源が用いら
れるようになってきているのである。
光転写可能なパターンの最小寸法は露光波長程度となっ
ている。また、露光転写を行うには、基板表層部におけ
る段差や露光装置のレンズの収差等に対応するためデフ
ォーカス裕度が必要であるが、パターンが露光波長程度
にまで微細化すると、パターン形成に対し許容できるデ
フォーカス量、つまり焦点深度が急激に減少してしま
う。さらに、パターンが微細化すると、パターン光学像
のコントラストが低下し、露光量（下地基板からの反射
光も含む実効的な露光量）変動に対するマージン、つま
り露光裕度が低下する。したがって、半導体集積回路等
の微細化が進むにつれ、より短い波長の露光源が用いら
れるようになってきているのである。
【０００４】ところが、より短い波長の露光光源を用い
るべく、新たに露光波長の短い露光装置を導入するに
は、多大な設備投資が必要となる。また、それ以上に、
ＡｒＦエキシマ・レーザ以降の短波長領域では、露光光
源、露光装置に用いる硝材、レジスト等の装置や材料が
現在開発段階にあり、今のところ生産に耐え得る性能を
持つものが提供されていない。
るべく、新たに露光波長の短い露光装置を導入するに
は、多大な設備投資が必要となる。また、それ以上に、
ＡｒＦエキシマ・レーザ以降の短波長領域では、露光光
源、露光装置に用いる硝材、レジスト等の装置や材料が
現在開発段階にあり、今のところ生産に耐え得る性能を
持つものが提供されていない。
【０００５】そこで、現行の露光装置をそのまま用い、
何らかの方法で焦点深度を確保しつつ、露光波長以下の
パターンを形成する必要に迫られていた。このような要
求に応える技術の一つとして、レジスト表層部のみを解
像させるシリル化プロセスがある。以下に、このシリル
化プロセスとして、ポジ型のシリル化プロセスの一例を
説明する。
何らかの方法で焦点深度を確保しつつ、露光波長以下の
パターンを形成する必要に迫られていた。このような要
求に応える技術の一つとして、レジスト表層部のみを解
像させるシリル化プロセスがある。以下に、このシリル
化プロセスとして、ポジ型のシリル化プロセスの一例を
説明する。
【０００６】このポジ型のシリル化プロセスでは、ま
ず、図３（ａ）に示すように下地基板１上に被パターニ
ング層２を形成して、さらにこの被パターニング層２上
にシリル化プロセス用のレジストを塗布してレジスト層
３を形成する。次に、図３（ｂ）に示すようにマスク４
を介して露光を行うことにより、所望するパターン、こ
の例では回路パターンをレジスト層３上に露光転写す
る。すると、レジスト層３の露光された部分では、その
レジスト中の分子が架橋反応を起こして露光部５が形成
される。
ず、図３（ａ）に示すように下地基板１上に被パターニ
ング層２を形成して、さらにこの被パターニング層２上
にシリル化プロセス用のレジストを塗布してレジスト層
３を形成する。次に、図３（ｂ）に示すようにマスク４
を介して露光を行うことにより、所望するパターン、こ
の例では回路パターンをレジスト層３上に露光転写す
る。すると、レジスト層３の露光された部分では、その
レジスト中の分子が架橋反応を起こして露光部５が形成
される。
【０００７】次いで、図３（ｃ）に示すように下地基板
１の表層部、すなわちレジスト層３をシリル化剤蒸気６
に晒す。すると、架橋していない部分、すなわち未露光
部の表層部が選択的にシリル化され、これにより露光部
５以外の箇所にシリル化部７が形成される。
１の表層部、すなわちレジスト層３をシリル化剤蒸気６
に晒す。すると、架橋していない部分、すなわち未露光
部の表層部が選択的にシリル化され、これにより露光部
５以外の箇所にシリル化部７が形成される。
【０００８】次いで、Ｏ2 プラズマで異方性にエッチン
グ、すなわちドライ現像を行う。このようにしてドライ
現像を行うと、シリル化部７では、図３（ｄ）に示すよ
うにその表面でシリコンと酸素が反応することによりＳ
ｉＯx 層８が形成され、これがマスクとして機能する。
したがって、シリル化部７が形成された箇所ではエッチ
ング（ドライ現像）が進行せず、露光部５のみが選択的
に除去され、これによりＳｉＯx 層８およびシリル化部
７とこれの直下に位置するレジストからなる積層パター
ン９が形成される。
グ、すなわちドライ現像を行う。このようにしてドライ
現像を行うと、シリル化部７では、図３（ｄ）に示すよ
うにその表面でシリコンと酸素が反応することによりＳ
ｉＯx 層８が形成され、これがマスクとして機能する。
したがって、シリル化部７が形成された箇所ではエッチ
ング（ドライ現像）が進行せず、露光部５のみが選択的
に除去され、これによりＳｉＯx 層８およびシリル化部
７とこれの直下に位置するレジストからなる積層パター
ン９が形成される。
【０００９】次いで、この積層パターン９をマスクにし
て図３（ｅ）に示すように被パターニング層２をエッチ
ングし、さらにフッ素系プラズマでＳｉＯx 層８を除去
し、その後Ｏ2 プラズマでバルクのレジストをアッシン
グ除去することにより、図３（ｆ）に示すように所望す
るパターン１０を得る。
て図３（ｅ）に示すように被パターニング層２をエッチ
ングし、さらにフッ素系プラズマでＳｉＯx 層８を除去
し、その後Ｏ2 プラズマでバルクのレジストをアッシン
グ除去することにより、図３（ｆ）に示すように所望す
るパターン１０を得る。
【００１０】このシリル化プロセスを用いたパターニン
グ方法によれば、レジスト層３の表層部のみを解像する
ので、微細なパターンの形成が可能になる。また、光吸
収率の高いレジストを用いることができるので、下地基
板１からの反射光を抑えることができ、したがって定在
波効果を低減することができ、これにより高いパターン
寸法精度を得ることができる。
グ方法によれば、レジスト層３の表層部のみを解像する
ので、微細なパターンの形成が可能になる。また、光吸
収率の高いレジストを用いることができるので、下地基
板１からの反射光を抑えることができ、したがって定在
波効果を低減することができ、これにより高いパターン
寸法精度を得ることができる。
【００１１】
【発明が解決しようとする課題】ところで、このような
シリル化プロセスで形成した積層パターン９をマスクに
して下地基板１をエッチングした後に、図４（ａ）に示
すようにこの下地基板１上にＳｉＯ2 等からなる要素、
例えばＳｉＯ2 からなるゲート酸化膜１１や埋め込み酸
化膜からなる素子分離領域１２などが露出してしまうこ
とがある。
シリル化プロセスで形成した積層パターン９をマスクに
して下地基板１をエッチングした後に、図４（ａ）に示
すようにこの下地基板１上にＳｉＯ2 等からなる要素、
例えばＳｉＯ2 からなるゲート酸化膜１１や埋め込み酸
化膜からなる素子分離領域１２などが露出してしまうこ
とがある。
【００１２】すると、これらゲート酸化膜１１や素子分
離領域１２などのＳｉＯ2 等からなる要素は、シリル化
部７表面のＳｉＯx 層８との間でエッチングの選択比が
とれないため、このＳｉＯx 層８を例えばフッ素系プラ
ズマでアッシングして除去した際、図４（ｂ）に示すよ
うに前記のゲート酸化膜１１や素子分離領域１２もアッ
シングされ、ゲート酸化膜１１ではその側部にまで「食
い込み」が生じ、また素子分離領域１２ではその上部に
「浸食」が起こるなど、部分的に削られ除去されてしま
う。そして、このようにしてゲート酸化膜１１や素子分
離領域１２も部分的に除去されてしまうと、得られる半
導体装置ではデバイス特性の劣化が生じてしまう。
離領域１２などのＳｉＯ2 等からなる要素は、シリル化
部７表面のＳｉＯx 層８との間でエッチングの選択比が
とれないため、このＳｉＯx 層８を例えばフッ素系プラ
ズマでアッシングして除去した際、図４（ｂ）に示すよ
うに前記のゲート酸化膜１１や素子分離領域１２もアッ
シングされ、ゲート酸化膜１１ではその側部にまで「食
い込み」が生じ、また素子分離領域１２ではその上部に
「浸食」が起こるなど、部分的に削られ除去されてしま
う。そして、このようにしてゲート酸化膜１１や素子分
離領域１２も部分的に除去されてしまうと、得られる半
導体装置ではデバイス特性の劣化が生じてしまう。
【００１３】本発明は前記事情に鑑みてなされたもの
で、その目的とするところは、シリル化プロセスを用い
て微細なパターンの形成を可能とし、しかもシリル化部
表面に形成されるＳｉＯx 層の除去を支障なく行うこと
のできる、半導体装置の製造方法を提供することにあ
る。
で、その目的とするところは、シリル化プロセスを用い
て微細なパターンの形成を可能とし、しかもシリル化部
表面に形成されるＳｉＯx 層の除去を支障なく行うこと
のできる、半導体装置の製造方法を提供することにあ
る。
【００１４】
【課題を解決するための手段】本発明の半導体装置の製
造方法では、下地基板上の被パターニング層上にレジス
ト層を形成し、次に前記レジスト層の所定箇所を露光
し、続いてこの露光工程後のレジスト層における未露光
部分をシリル化し、次いで前記露光した箇所のレジスト
層をドライ現像で除去してシリル化された部分に対応し
た積層パターンを形成し、次いで前記積層パターンから
その表層部に形成されたＳｉＯx 層を除去してレジスト
パターンを形成し、その後前記レジストパターンをマス
クにして前記被パターニング層をエッチングすることを
前記課題の解決手段とした。
造方法では、下地基板上の被パターニング層上にレジス
ト層を形成し、次に前記レジスト層の所定箇所を露光
し、続いてこの露光工程後のレジスト層における未露光
部分をシリル化し、次いで前記露光した箇所のレジスト
層をドライ現像で除去してシリル化された部分に対応し
た積層パターンを形成し、次いで前記積層パターンから
その表層部に形成されたＳｉＯx 層を除去してレジスト
パターンを形成し、その後前記レジストパターンをマス
クにして前記被パターニング層をエッチングすることを
前記課題の解決手段とした。
【００１５】この製造方法によれば、被パターニング層
をエッチングする前に積層パターンからＳｉＯx 層を除
去しているので、エッチング後のレジストパターンの剥
離については、Ｏ2 プラズマによるアッシングやレジス
ト剥離液等による通常の方法を用いることが可能とな
る。したがって、例えＳｉＯx 層との間で選択比のとれ
ない要素がエッチング後の下地基板上に露出しても、Ｓ
ｉＯx 層はすでに除去されていることから、前述したよ
うに何等支障なくレジストパターンの剥離が行える。
をエッチングする前に積層パターンからＳｉＯx 層を除
去しているので、エッチング後のレジストパターンの剥
離については、Ｏ2 プラズマによるアッシングやレジス
ト剥離液等による通常の方法を用いることが可能とな
る。したがって、例えＳｉＯx 層との間で選択比のとれ
ない要素がエッチング後の下地基板上に露出しても、Ｓ
ｉＯx 層はすでに除去されていることから、前述したよ
うに何等支障なくレジストパターンの剥離が行える。
【００１６】
【発明の実施の形態】本発明は、特に微細集積化が進行
した集積半導体回路等の半導体装置の製造に好適に採用
される方法であり、シリル化プロセスで形成したレジス
トからなるパターンをマスクにして被パターニング層を
エッチングするに先立ち、該レジストからなるパターン
の表層部に形成されるＳｉＯx 層を除去するようにした
方法である。
した集積半導体回路等の半導体装置の製造に好適に採用
される方法であり、シリル化プロセスで形成したレジス
トからなるパターンをマスクにして被パターニング層を
エッチングするに先立ち、該レジストからなるパターン
の表層部に形成されるＳｉＯx 層を除去するようにした
方法である。
【００１７】以下、本発明の半導体装置の製造方法をそ
の実施形態例によって詳しく説明する。 （実施形態例１）本例は、本発明をゲートパターンの形
成に適用した場合の一例である。まず、図１（ａ）に示
すように下地基板となるシリコン基板２０に、公知の素
子分離技術によってＳｉＯ2 からなる素子分離領域２１
を形成し、さらに厚さ２ｎｍ程度のゲート酸化膜２２を
形成した。次に、ＣＶＤ法によってポリシリコンを堆積
し、厚さ１５０ｎｍ程度のポリシリコン層（被パターニ
ング層）２３を形成した。続いて、シリル化プロセス用
のポリビニルフェノールを主成分とするレジストを回転
塗布法によって７００ｎｍ程度の厚さ塗布し、レジスト
層２４を得た。
の実施形態例によって詳しく説明する。 （実施形態例１）本例は、本発明をゲートパターンの形
成に適用した場合の一例である。まず、図１（ａ）に示
すように下地基板となるシリコン基板２０に、公知の素
子分離技術によってＳｉＯ2 からなる素子分離領域２１
を形成し、さらに厚さ２ｎｍ程度のゲート酸化膜２２を
形成した。次に、ＣＶＤ法によってポリシリコンを堆積
し、厚さ１５０ｎｍ程度のポリシリコン層（被パターニ
ング層）２３を形成した。続いて、シリル化プロセス用
のポリビニルフェノールを主成分とするレジストを回転
塗布法によって７００ｎｍ程度の厚さ塗布し、レジスト
層２４を得た。
【００１８】次いで、シリコン基板２０を１００℃で６
０秒間プリベークし、続いて図示しない露光装置によ
り、図１（ｂ）に示すように設計ゲート長が１３０ｎｍ
のゲートパターンを有するマスクＭを介して前記レジス
ト層２４を露光し、該レジスト層２４上にゲートパター
ンを転写した。ここで、露光光源としてはＡｒＦエキシ
マレーザを用い、露光装置としては露光波長が１９３ｎ
ｍの縮小率１／４投影露光装置を用いた。このようにし
て露光・転写を行ったところ、レジスト層２４の露光さ
れた部分は光架橋を起こし、露光部２５となった。
０秒間プリベークし、続いて図示しない露光装置によ
り、図１（ｂ）に示すように設計ゲート長が１３０ｎｍ
のゲートパターンを有するマスクＭを介して前記レジス
ト層２４を露光し、該レジスト層２４上にゲートパター
ンを転写した。ここで、露光光源としてはＡｒＦエキシ
マレーザを用い、露光装置としては露光波長が１９３ｎ
ｍの縮小率１／４投影露光装置を用いた。このようにし
て露光・転写を行ったところ、レジスト層２４の露光さ
れた部分は光架橋を起こし、露光部２５となった。
【００１９】次いで、図１（ｃ）に示すように、７０℃
の温度下で１０Ｔｏｒｒの蒸気圧に調整したシリル化剤
蒸気２６中に、シリコン基板２０の表層部、すなわちレ
ジスト層２４を８０秒間さらす。すると、レジスト層２
４表面の光架橋を起こしておらずしたがって露光部２５
でない部分、つまり目的とするゲートパターンに対応す
る部分がシリル化してシリル化部２７となった。なお、
本例においては、シリル化剤としてジメチルシリルジメ
チルアミン（dimethylsilyldimethylamine：ＤＭＳＤＭ
Ａ）を用いた。
の温度下で１０Ｔｏｒｒの蒸気圧に調整したシリル化剤
蒸気２６中に、シリコン基板２０の表層部、すなわちレ
ジスト層２４を８０秒間さらす。すると、レジスト層２
４表面の光架橋を起こしておらずしたがって露光部２５
でない部分、つまり目的とするゲートパターンに対応す
る部分がシリル化してシリル化部２７となった。なお、
本例においては、シリル化剤としてジメチルシリルジメ
チルアミン（dimethylsilyldimethylamine：ＤＭＳＤＭ
Ａ）を用いた。
【００２０】次いで、ＴＣＰプラズマ・エッチング装置
を用いて、図１（ｄ）に示すように１０℃の温度下で５
ｍＴｏｒｒのＯ2 −ＳＯ2 プラズマ２８によってレジス
ト層２４を異方性エッチング、すなわちドライ現像を行
った。エッチング条件については、Ｏ2 の流量を１６０
ｓｃｃｍ、ＳＯ2 の流量を３０ｓｃｃｍ、ＴＣＰパワー
を５００Ｗ、バイアスパワーを１００Ｗとした。
を用いて、図１（ｄ）に示すように１０℃の温度下で５
ｍＴｏｒｒのＯ2 −ＳＯ2 プラズマ２８によってレジス
ト層２４を異方性エッチング、すなわちドライ現像を行
った。エッチング条件については、Ｏ2 の流量を１６０
ｓｃｃｍ、ＳＯ2 の流量を３０ｓｃｃｍ、ＴＣＰパワー
を５００Ｗ、バイアスパワーを１００Ｗとした。
【００２１】このようにしてドライ現像を行うと、シリ
ル化部２７では、図１（ｄ）に示したようにその表面で
シリコンと酸素が反応することにより、厚さ３０ｎｍ程
度のＳｉＯx 層２９が形成される。そして、このＳｉＯ
x 層２９がマスクとして機能することにより、シリル化
部２７が形成された箇所ではエッチング（ドライ現像）
が進行せず、露光部２５のみが選択的に除去され、これ
によりＳｉＯx 層２９およびシリル化部２７とこれの直
下に位置するレジストからなる積層パターン３０が、ゲ
ート長が１３０ｎｍとなるパターンに形成される。
ル化部２７では、図１（ｄ）に示したようにその表面で
シリコンと酸素が反応することにより、厚さ３０ｎｍ程
度のＳｉＯx 層２９が形成される。そして、このＳｉＯ
x 層２９がマスクとして機能することにより、シリル化
部２７が形成された箇所ではエッチング（ドライ現像）
が進行せず、露光部２５のみが選択的に除去され、これ
によりＳｉＯx 層２９およびシリル化部２７とこれの直
下に位置するレジストからなる積層パターン３０が、ゲ
ート長が１３０ｎｍとなるパターンに形成される。
【００２２】このようにして積層パターン３０を形成し
たら、これの形成に用いた前記ＴＣＰプラズマ・エッチ
ング装置をそのまま続けて用い、図２（ａ）に示すよう
にＣ2 Ｆ6 プラズマ３１を用いて積層パターン３０表層
部のＳｉＯx 層２９をエッチングし、これを完全に除去
してレジストパターン３２を形成した。エッチング条件
については、Ｃ2 Ｆ6 の流量を１０ｓｃｃｍ、ＴＣＰパ
ワーを１５０Ｗ、バイアスパワーを５Ｗとした。
たら、これの形成に用いた前記ＴＣＰプラズマ・エッチ
ング装置をそのまま続けて用い、図２（ａ）に示すよう
にＣ2 Ｆ6 プラズマ３１を用いて積層パターン３０表層
部のＳｉＯx 層２９をエッチングし、これを完全に除去
してレジストパターン３２を形成した。エッチング条件
については、Ｃ2 Ｆ6 の流量を１０ｓｃｃｍ、ＴＣＰパ
ワーを１５０Ｗ、バイアスパワーを５Ｗとした。
【００２３】次いで、ＥＣＲプラズマ・エッチング装置
を用い、図２（ｂ）に示すようにレジストパターン３２
をマスクにして第１段としてＣｌ2 −Ｏ2 プラズマを用
いてポリシリコン層（被パターニング層）２３をエッチ
ングし、さらに第２段としてＨＢｒ−Ｏ2 プラズマを用
いてゲート酸化膜２２をエッチングした。エッチング条
件については、基板温度を２０℃、圧力を０．５Ｐａ、
Ｃｌ2 の流量を１５ｓｃｃｍ、Ｏ2 の流量を５ｓｃｃ
ｍ、ＨＢｒの流量９５ｓｃｃｍ、ＢｉａｓｅｄＲＦパワ
ーを２５Ｗとした。
を用い、図２（ｂ）に示すようにレジストパターン３２
をマスクにして第１段としてＣｌ2 −Ｏ2 プラズマを用
いてポリシリコン層（被パターニング層）２３をエッチ
ングし、さらに第２段としてＨＢｒ−Ｏ2 プラズマを用
いてゲート酸化膜２２をエッチングした。エッチング条
件については、基板温度を２０℃、圧力を０．５Ｐａ、
Ｃｌ2 の流量を１５ｓｃｃｍ、Ｏ2 の流量を５ｓｃｃ
ｍ、ＨＢｒの流量９５ｓｃｃｍ、ＢｉａｓｅｄＲＦパワ
ーを２５Ｗとした。
【００２４】その後、Ｏ2 プラズマでレジストパターン
３２をアッシングし、さらにＨ2 ＳＯ4 ／Ｈ2 Ｏ2 溶液
で後処理することにより、図２（ｃ）に示すようにゲー
ト長さ１３０ｎｍのポリシリコンからなるゲートパター
ン３３とゲート酸化膜２２ａとを得た。このとき、Ｏ2
プラズマによるアッシングやＨ2 ＳＯ4 ／Ｈ2 Ｏ2 溶液
での後処理は、ゲート酸化膜２２ａおよび素子分離領域
２１を形成するＳｉＯ2 に対してはこれを浸食するよう
な作用がほとんど無いので、ゲート酸化膜２２ａおよび
素子分離領域２１については、ほとんど損傷することな
く良好な状態に保持することができた。
３２をアッシングし、さらにＨ2 ＳＯ4 ／Ｈ2 Ｏ2 溶液
で後処理することにより、図２（ｃ）に示すようにゲー
ト長さ１３０ｎｍのポリシリコンからなるゲートパター
ン３３とゲート酸化膜２２ａとを得た。このとき、Ｏ2
プラズマによるアッシングやＨ2 ＳＯ4 ／Ｈ2 Ｏ2 溶液
での後処理は、ゲート酸化膜２２ａおよび素子分離領域
２１を形成するＳｉＯ2 に対してはこれを浸食するよう
な作用がほとんど無いので、ゲート酸化膜２２ａおよび
素子分離領域２１については、ほとんど損傷することな
く良好な状態に保持することができた。
【００２５】（実施形態例２）本例も前記（実施形態例
１）と同様に、本発明をゲートパターンの形成に適用し
た場合の例である。まず、（実施形態例１）と同様にし
て、図１（ｄ）に示した積層パターンを作製した。次
に、ＥＣＲプラズマ・エッチング装置を用い、図２
（ａ）に示したようにＣ2 Ｆ6 プラズマ３１を用いて積
層パターン３０表層部のＳｉＯx 層２９をエッチング
し、これを完全に除去してレジストパターン３２を形成
した。エッチング条件については、Ｃ2 Ｆ6 の流量を１
０ｓｃｃｍ、バイアスパワーを５Ｗとした。
１）と同様に、本発明をゲートパターンの形成に適用し
た場合の例である。まず、（実施形態例１）と同様にし
て、図１（ｄ）に示した積層パターンを作製した。次
に、ＥＣＲプラズマ・エッチング装置を用い、図２
（ａ）に示したようにＣ2 Ｆ6 プラズマ３１を用いて積
層パターン３０表層部のＳｉＯx 層２９をエッチング
し、これを完全に除去してレジストパターン３２を形成
した。エッチング条件については、Ｃ2 Ｆ6 の流量を１
０ｓｃｃｍ、バイアスパワーを５Ｗとした。
【００２６】次いで、ＥＣＲプラズマ・エッチング装置
を用い、（実施形態例１）と同様にして、図２（ｂ）に
示したようにレジストパターン３２をマスクにして第１
段としてＣｌ2 −Ｏ2 プラズマを用いてポリシリコン層
（被パターニング層）２３をエッチングし、さらに第２
段としてＨＢｒ−Ｏ2 プラズマを用いてゲート酸化膜２
２をエッチングした。エッチング条件は（実施形態例
１）と同様とした。
を用い、（実施形態例１）と同様にして、図２（ｂ）に
示したようにレジストパターン３２をマスクにして第１
段としてＣｌ2 −Ｏ2 プラズマを用いてポリシリコン層
（被パターニング層）２３をエッチングし、さらに第２
段としてＨＢｒ−Ｏ2 プラズマを用いてゲート酸化膜２
２をエッチングした。エッチング条件は（実施形態例
１）と同様とした。
【００２７】その後、Ｏ2 プラズマでレジストパターン
３２をアッシングし、さらにＨ2 ＳＯ4 ／Ｈ2 Ｏ2 溶液
で後処理することにより、図２（ｃ）に示したようにゲ
ート長さ１３０ｎｍのポリシリコンからなるゲートパタ
ーン３３とゲート酸化膜２２ａとを得た。この例におい
ても、ゲート酸化膜２２ａおよび素子分離領域２１につ
いては、ほとんど損傷することなく良好な状態に保持す
ることができた。
３２をアッシングし、さらにＨ2 ＳＯ4 ／Ｈ2 Ｏ2 溶液
で後処理することにより、図２（ｃ）に示したようにゲ
ート長さ１３０ｎｍのポリシリコンからなるゲートパタ
ーン３３とゲート酸化膜２２ａとを得た。この例におい
ても、ゲート酸化膜２２ａおよび素子分離領域２１につ
いては、ほとんど損傷することなく良好な状態に保持す
ることができた。
【００２８】（実施形態例３）本例も前記（実施形態例
１）と同様に、本発明をゲートパターンの形成に適用し
た場合の例である。まず、（実施形態例１）と同様にし
て、図１（ｄ）に示した積層パターンを作製した。次
に、スピン・プロセッサーを用いてシリコン基板２０を
０．５％のフッ酸溶液中に１０分間浸漬処理し、積層パ
ターン３０表層部のＳｉＯx 層２９をエッチングしてこ
れを完全に除去し、レジストパターン３２を形成した。
１）と同様に、本発明をゲートパターンの形成に適用し
た場合の例である。まず、（実施形態例１）と同様にし
て、図１（ｄ）に示した積層パターンを作製した。次
に、スピン・プロセッサーを用いてシリコン基板２０を
０．５％のフッ酸溶液中に１０分間浸漬処理し、積層パ
ターン３０表層部のＳｉＯx 層２９をエッチングしてこ
れを完全に除去し、レジストパターン３２を形成した。
【００２９】以下、（実施形態例１）と同様にしてポリ
シリコン層２３をエッチングし、ゲートパターン３３と
ゲート酸化膜２２ａとを得た。この例においても、ゲー
ト酸化膜２２ａおよび素子分離領域２１については、ほ
とんど損傷することなく良好な状態に保持することがで
きた。
シリコン層２３をエッチングし、ゲートパターン３３と
ゲート酸化膜２２ａとを得た。この例においても、ゲー
ト酸化膜２２ａおよび素子分離領域２１については、ほ
とんど損傷することなく良好な状態に保持することがで
きた。
【００３０】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、被パターニング層をエッチングする前に
積層パターンからＳｉＯx 層を除去する方法であるか
ら、エッチング後のレジストパターンの剥離に、Ｏ2 プ
ラズマによるアッシングやレジスト剥離液等による通常
の方法を用いることができる。したがって、例えＳｉＯ
x層との間で選択比のとれない要素がエッチング後の下
地基板上に露出しても、ＳｉＯx 層はすでに除去されて
いることから、前述したように何等支障なくレジストパ
ターンの剥離を行うことができる。
の製造方法は、被パターニング層をエッチングする前に
積層パターンからＳｉＯx 層を除去する方法であるか
ら、エッチング後のレジストパターンの剥離に、Ｏ2 プ
ラズマによるアッシングやレジスト剥離液等による通常
の方法を用いることができる。したがって、例えＳｉＯ
x層との間で選択比のとれない要素がエッチング後の下
地基板上に露出しても、ＳｉＯx 層はすでに除去されて
いることから、前述したように何等支障なくレジストパ
ターンの剥離を行うことができる。
【００３１】よって、本発明によれば、下地基板上の各
要素に損傷を与えることなく、シリル化プロセスによっ
て微細なパターンが形成でき、したがって微細集積化が
進行した集積半導体回路の製造にも対応することができ
る。また、ＳｉＯx 層を除去するのに気相エッチング法
を用いる場合に、ドライ現像装置、あるいは被パターニ
ング層をエッチングする装置をそのまま利用することが
でき、したがってコスト低減や汚染抑制を図ることがで
きる。
要素に損傷を与えることなく、シリル化プロセスによっ
て微細なパターンが形成でき、したがって微細集積化が
進行した集積半導体回路の製造にも対応することができ
る。また、ＳｉＯx 層を除去するのに気相エッチング法
を用いる場合に、ドライ現像装置、あるいは被パターニ
ング層をエッチングする装置をそのまま利用することが
でき、したがってコスト低減や汚染抑制を図ることがで
きる。
【図１】（ａ）〜（ｄ）は、本発明の半導体装置の製造
方法の一実施形態例を工程順に説明するための要部側断
面図である。
方法の一実施形態例を工程順に説明するための要部側断
面図である。
【図２】（ａ）〜（ｃ）は、本発明の半導体装置の製造
方法の一実施形態例を説明するための図であり、図１
（ｄ）に示した工程に続く工程を順に説明するための要
部側断面図である。
方法の一実施形態例を説明するための図であり、図１
（ｄ）に示した工程に続く工程を順に説明するための要
部側断面図である。
【図３】（ａ）〜（ｆ）は、従来の半導体装置の製造方
法の一例を工程順に説明するための要部側断面図であ
る。
法の一例を工程順に説明するための要部側断面図であ
る。
【図４】図３に示した従来の半導体装置の製造方法の一
例の、課題を説明するための要部側断面図である。
例の、課題を説明するための要部側断面図である。
２０…シリコン基板（下地基板）、２３…ポリシリコン
層（被パターニング層）、２４…レジスト層、２５…露
光部、２６…シリル化剤蒸気、２７…シリル化部、２９
…ＳｉＯx 層、３０…積層パターン、３２…レジストパ
ターン、３３…ゲートパターン
層（被パターニング層）、２４…レジスト層、２５…露
光部、２６…シリル化剤蒸気、２７…シリル化部、２９
…ＳｉＯx 層、３０…積層パターン、３２…レジストパ
ターン、３３…ゲートパターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/302 Ｈ Ｆターム(参考） 2H096 AA25 BA11 CA02 CA14 DA01 EA05 GA39 5F004 BA14 BA20 BB04 CA04 DA00 DA02 DA04 DA26 DB02 DB03 DB26 EA04 EA26 5F046 AA05 BA04 CA04 JA04 LB01 MA12
Claims (4)
- 【請求項１】 下地基板上の被パターニング層上にレジ
スト層を形成する工程と、 前記レジスト層の所定箇所を露光する工程と、 この露光工程後のレジスト層における未露光部分をシリ
ル化する工程と、 前記露光した箇所のレジスト層をドライ現像によって除
去し、シリル化された部分に対応した積層パターンを得
る工程と、 前記積層パターンからその表層部に形成されたＳｉＯx
層を除去してレジストパターンを形成する工程と、 前記レジストパターンをマスクにして前記被パターニン
グ層をエッチングする工程と、を備えてなることを特徴
とする半導体装置の製造方法。 - 【請求項２】 前記ＳｉＯx 層を除去してレジストパタ
ーンを形成する工程を、前記ドライ現像を行う工程に引
き続いてこのドライ現像を行う装置により、フッ素系ガ
スのプラズマでＳｉＯx 層を除去することによって行う
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記ＳｉＯx 層を除去してレジストパタ
ーンを形成する工程を、被パターニング層をエッチング
する工程に先立ち、この被パターニング層をエッチング
装置により、フッ素系ガスのプラズマでＳｉＯx 層を除
去することによって行うことを特徴とする請求項１記載
の半導体装置の製造方法。 - 【請求項４】 前記ＳｉＯx 層を除去してレジストパタ
ーンを形成する工程を、フッ酸水溶液でＳｉＯx 層を除
去することによって行うことを特徴とする請求項１記載
の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10276984A JP2000114133A (ja) | 1998-09-30 | 1998-09-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10276984A JP2000114133A (ja) | 1998-09-30 | 1998-09-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000114133A true JP2000114133A (ja) | 2000-04-21 |
Family
ID=17577157
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10276984A Pending JP2000114133A (ja) | 1998-09-30 | 1998-09-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000114133A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114628620A (zh) * | 2022-03-15 | 2022-06-14 | 安徽熙泰智能科技有限公司 | 一种用于药液耐受性差的膜层的图形化方法 |
| CN114628618A (zh) * | 2022-03-15 | 2022-06-14 | 安徽熙泰智能科技有限公司 | 一种硅基微显示器件的制备方法 |
-
1998
- 1998-09-30 JP JP10276984A patent/JP2000114133A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN114628620A (zh) * | 2022-03-15 | 2022-06-14 | 安徽熙泰智能科技有限公司 | 一种用于药液耐受性差的膜层的图形化方法 |
| CN114628618A (zh) * | 2022-03-15 | 2022-06-14 | 安徽熙泰智能科技有限公司 | 一种硅基微显示器件的制备方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |