JP2000012867A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Landscapes
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 SOI基板の半導体層の膜厚ばらつきによって
チャネル長が制限されず、チャネル長を短くすることが
できる半導体装置及びその製造方法を提供する。 【解決手段】 SOI基板の半導体層３の表面に露出する
ように半導体層３内にｎ＋型ドレイン領域４が形成さ
れ、ｎ＋型ドレイン領域４との間で所定の耐圧を保持で
きる最短の距離だけ離間し、かつ、半導体層３の表面に
露出するように半導体層３内にｐ型ウェル領域５が形成
されている。また、ｐ型ウェル領域５に内包され、半導
体層３の表面に露出するように半導体層３内にｎ＋型ソ
ース領域６が形成されており、半導体層３表面におけ
る、ｎ＋型ドレイン領域４とｎ＋型ソース領域６との間
に介在するｐ型ウェル領域５上には、薄い膜厚のゲート
酸化膜７を介して絶縁ゲート８が形成されている。ここ
で、ｐ型ウェル領域５のジャンクションを、半導体層３
の表面近傍においてｎ＋型ソース領域６側に近づけて、
チャネル長を短くしている。
チャネル長が制限されず、チャネル長を短くすることが
できる半導体装置及びその製造方法を提供する。 【解決手段】 SOI基板の半導体層３の表面に露出する
ように半導体層３内にｎ＋型ドレイン領域４が形成さ
れ、ｎ＋型ドレイン領域４との間で所定の耐圧を保持で
きる最短の距離だけ離間し、かつ、半導体層３の表面に
露出するように半導体層３内にｐ型ウェル領域５が形成
されている。また、ｐ型ウェル領域５に内包され、半導
体層３の表面に露出するように半導体層３内にｎ＋型ソ
ース領域６が形成されており、半導体層３表面におけ
る、ｎ＋型ドレイン領域４とｎ＋型ソース領域６との間
に介在するｐ型ウェル領域５上には、薄い膜厚のゲート
酸化膜７を介して絶縁ゲート８が形成されている。ここ
で、ｐ型ウェル領域５のジャンクションを、半導体層３
の表面近傍においてｎ＋型ソース領域６側に近づけて、
チャネル長を短くしている。
Description
【０００１】
【発明の属する技術分野】本発明は、SOI構造型の半導
体装置及びその製造方法に関するものである。
体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】近年、低消費電力化，高速スイッチング
といった高性能化，または集積化のための素子分離容易
といった利点から、SOI（Silicon On Insulator）技
術を用いたSOIパワー半導体素子を使用することが注目
されている。
といった高性能化，または集積化のための素子分離容易
といった利点から、SOI（Silicon On Insulator）技
術を用いたSOIパワー半導体素子を使用することが注目
されている。
【０００３】この種のパワー半導体素子の一つとして、
横型二重拡散MOS電界効果トランジスタ、いわゆるLDMOS
FET（Lateral Double Diffused MOSFET）がある。
横型二重拡散MOS電界効果トランジスタ、いわゆるLDMOS
FET（Lateral Double Diffused MOSFET）がある。
【０００４】パワー半導体素子の特性の内、導通時損失
に関係するオン抵抗は特に重要であり、オン抵抗を小さ
くすればするほど導通時損失を小さくすることができ
る。
に関係するオン抵抗は特に重要であり、オン抵抗を小さ
くすればするほど導通時損失を小さくすることができ
る。
【０００５】図３は、従来例に係るSOI構造型のLDMOSFE
Tのオン抵抗（Ron）の抵抗成分を示す概略断面図であ
り、SOI構造型のLDMOSFETのオン抵抗（Ron）は、ドリフ
ト抵抗（Rd）とチャネル抵抗（Rch）との直列合成抵抗
で形成される。
Tのオン抵抗（Ron）の抵抗成分を示す概略断面図であ
り、SOI構造型のLDMOSFETのオン抵抗（Ron）は、ドリフ
ト抵抗（Rd）とチャネル抵抗（Rch）との直列合成抵抗
で形成される。
【０００６】ここで、ドリフト抵抗（Rd）を小さくする
ためには、ｐ型ウェル領域の端からドレイン領域の端ま
での距離、即ちドリフト距離（Ld）を短くすること、ま
たはその領域の濃度を高くする方法が有効である。
ためには、ｐ型ウェル領域の端からドレイン領域の端ま
での距離、即ちドリフト距離（Ld）を短くすること、ま
たはその領域の濃度を高くする方法が有効である。
【０００７】また、チャネル抵抗（Rch）を小さくする
ためには、ソース領域の端からウェル領域の端までの距
離、即ちチャネル長（Lch）を短くする方法が有効であ
る。このチャネル長は、一般的に自己整合型プロセスに
よってウェル領域の拡散長とソース領域の拡散長との差
によって決定される。
ためには、ソース領域の端からウェル領域の端までの距
離、即ちチャネル長（Lch）を短くする方法が有効であ
る。このチャネル長は、一般的に自己整合型プロセスに
よってウェル領域の拡散長とソース領域の拡散長との差
によって決定される。
【０００８】図４は、従来例に係るSOI構造型のLDMOSFE
Tの製造工程を示す概略断面図である。先ず、単結晶シ
リコン等の半導体支持基板１上にシリコン酸化膜等の絶
縁層２を介して単結晶シリコン等のｎ型の半導体層３が
形成されたSOI基板を用意する。
Tの製造工程を示す概略断面図である。先ず、単結晶シ
リコン等の半導体支持基板１上にシリコン酸化膜等の絶
縁層２を介して単結晶シリコン等のｎ型の半導体層３が
形成されたSOI基板を用意する。
【０００９】続いて、SOI基板における活性層３上に50n
m程度の薄い膜厚のゲート酸化膜７を形成する（図４
（ａ））。このゲート酸化膜７は、高温酸素雰囲気中で
熱酸化を行うことにより形成することができる。
m程度の薄い膜厚のゲート酸化膜７を形成する（図４
（ａ））。このゲート酸化膜７は、高温酸素雰囲気中で
熱酸化を行うことにより形成することができる。
【００１０】次に、減圧CVD法等を用いてゲート酸化膜
７上に600nm程度の膜厚のｎ型にドープされたポリシリ
コン層を形成し、フォトリソグラフィ技術及びエッチン
グ技術により所定形状にパターニングしてポリシリコン
層から成る絶縁ゲート８を形成する（図４（ｂ））。
７上に600nm程度の膜厚のｎ型にドープされたポリシリ
コン層を形成し、フォトリソグラフィ技術及びエッチン
グ技術により所定形状にパターニングしてポリシリコン
層から成る絶縁ゲート８を形成する（図４（ｂ））。
【００１１】次に、SOI基板の絶縁ゲート８形成面側
に、フォトレジスト１１を塗布し、露光，現像を行うこ
とにより所定形状にパターニングする。そして、パター
ニングされたフォトレジスト１１及び絶縁ゲート８をマ
スクとしてボロン（Ｂ）等のｐ型不純物のイオン注入を
行い（図４（ｃ））、アニール処理を行うことにより、
ｐ型ウェル領域５を形成し、プラズマアッシング等によ
りフォトレジスト１１を除去する（図４（ｄ））。
に、フォトレジスト１１を塗布し、露光，現像を行うこ
とにより所定形状にパターニングする。そして、パター
ニングされたフォトレジスト１１及び絶縁ゲート８をマ
スクとしてボロン（Ｂ）等のｐ型不純物のイオン注入を
行い（図４（ｃ））、アニール処理を行うことにより、
ｐ型ウェル領域５を形成し、プラズマアッシング等によ
りフォトレジスト１１を除去する（図４（ｄ））。
【００１２】次に、所定形状にパターニングされたフォ
トレジスト１２及び絶縁ゲート８をマスクとしてリン
（Ｐ）等のｎ型不純物のイオン注入を行い（図４
（ｅ））、アニール処理を行うことによりｎ＋型ドレイ
ン領域４及びｎ＋型ソース領域６を形成する。ここで、
ｐ型ウェル領域５は、半導体層３表面において、ｎ＋型
ドレイン領域４を囲むように位置するとともに、ｎ＋型
ソース領域６を内包するように形成されている。
トレジスト１２及び絶縁ゲート８をマスクとしてリン
（Ｐ）等のｎ型不純物のイオン注入を行い（図４
（ｅ））、アニール処理を行うことによりｎ＋型ドレイ
ン領域４及びｎ＋型ソース領域６を形成する。ここで、
ｐ型ウェル領域５は、半導体層３表面において、ｎ＋型
ドレイン領域４を囲むように位置するとともに、ｎ＋型
ソース領域６を内包するように形成されている。
【００１３】そして、ｎ＋型ドレイン領域４と電気的に
接続されるようにアルミニウム（Ａｌ）等から成るドレ
イン電極９が形成され、ｐ型ウェル領域５及びｎ＋型ソ
ース領域６と電気的に接続されるようにＡｌ等から成る
ソース電極１０が形成され、絶縁ゲート８と電気的に接
続されるようにＡｌ等から成るゲート電極（図示せず）
が形成されている（図４（ｆ））。
接続されるようにアルミニウム（Ａｌ）等から成るドレ
イン電極９が形成され、ｐ型ウェル領域５及びｎ＋型ソ
ース領域６と電気的に接続されるようにＡｌ等から成る
ソース電極１０が形成され、絶縁ゲート８と電気的に接
続されるようにＡｌ等から成るゲート電極（図示せず）
が形成されている（図４（ｆ））。
【００１４】上述のような工程を経ると、ｐ型ウェル領
域５とｎ＋型ソース領域６とが同一の窓から拡散される
ため、それぞれの拡散長差によって自己整合的にチャネ
ル長（Lch）が決定される。
域５とｎ＋型ソース領域６とが同一の窓から拡散される
ため、それぞれの拡散長差によって自己整合的にチャネ
ル長（Lch）が決定される。
【００１５】そこで、チャネル抵抗（Rch）を小さくす
るためには、ｎ＋型ソース領域６の拡散長を長く、若し
くはｐ型ウェル領域５の拡散長を短くすることでチャネ
ル長（Lch）を短くすればよい。
るためには、ｎ＋型ソース領域６の拡散長を長く、若し
くはｐ型ウェル領域５の拡散長を短くすることでチャネ
ル長（Lch）を短くすればよい。
【００１６】
【発明が解決しようとする課題】ところが、上述の場
合、SOI基板のｎ型の半導体層３の膜厚ばらつきによっ
てチャネル長（Lch）が制限されるという問題があっ
た。
合、SOI基板のｎ型の半導体層３の膜厚ばらつきによっ
てチャネル長（Lch）が制限されるという問題があっ
た。
【００１７】更に詳細に説明すると、先ず、ｐ型ウェル
領域５の拡散長は半導体層３の膜厚よりも長くなければ
ならない。例えば、図５に示すように、ｐ型ウェル領域
５の拡散長が短く、ｐ型ウェル領域５と絶縁層２との間
に半導体層３が残ると、ｐ型ウェル領域５のジャンクシ
ョン面積が増大し、結果的にドレイン・ソース間容量の
増大を招くことになる。
領域５の拡散長は半導体層３の膜厚よりも長くなければ
ならない。例えば、図５に示すように、ｐ型ウェル領域
５の拡散長が短く、ｐ型ウェル領域５と絶縁層２との間
に半導体層３が残ると、ｐ型ウェル領域５のジャンクシ
ョン面積が増大し、結果的にドレイン・ソース間容量の
増大を招くことになる。
【００１８】また、ｎ＋型ソース領域６の拡散長は半導
体層３の膜厚よりも短くなければならない。例えば、図
６に示すように、ｎ＋型ソース領域６の拡散長が長く、
絶縁層２に到達することでｐ型ウェル領域５のコンタク
ト部（ｐ型ウェル領域５の絶縁層２との接触部分）から
の経路を塞いでしまうと、ｐ型ウェル領域５が浮遊状態
となり、耐圧劣化を招くことになる。
体層３の膜厚よりも短くなければならない。例えば、図
６に示すように、ｎ＋型ソース領域６の拡散長が長く、
絶縁層２に到達することでｐ型ウェル領域５のコンタク
ト部（ｐ型ウェル領域５の絶縁層２との接触部分）から
の経路を塞いでしまうと、ｐ型ウェル領域５が浮遊状態
となり、耐圧劣化を招くことになる。
【００１９】しかし、SOI基板の半導体層３の膜厚には
ばらつきがあり、その場合、ｐ型ウェル領域５の拡散長
は半導体層３の膜厚が厚いときにその厚み以上に長くな
ければならず、また、ｎ型ソース領域６の拡散長は、半
導体層３の膜厚が薄いときにはその厚みより短くなけれ
ばならない。仮に、図７に示すように、半導体層３の膜
厚が、厚みの平均値に対して±1μmばらつくと、ｎ＋型
ソース領域６の拡散長Xnは、Xn＜平均値−1μmにする必
要があり、ｐ型ウェル領域５の拡散長Xpは、Xp＞平均値
＋1μmにする必要がある。従って、チャネル長Lchは、
横方向の拡散長によって決定されるので、Lch＞（Xp−X
n）×0.8＝1.6μmとなり、チャネル長Lchは、1.6μmよ
り短くならない。
ばらつきがあり、その場合、ｐ型ウェル領域５の拡散長
は半導体層３の膜厚が厚いときにその厚み以上に長くな
ければならず、また、ｎ型ソース領域６の拡散長は、半
導体層３の膜厚が薄いときにはその厚みより短くなけれ
ばならない。仮に、図７に示すように、半導体層３の膜
厚が、厚みの平均値に対して±1μmばらつくと、ｎ＋型
ソース領域６の拡散長Xnは、Xn＜平均値−1μmにする必
要があり、ｐ型ウェル領域５の拡散長Xpは、Xp＞平均値
＋1μmにする必要がある。従って、チャネル長Lchは、
横方向の拡散長によって決定されるので、Lch＞（Xp−X
n）×0.8＝1.6μmとなり、チャネル長Lchは、1.6μmよ
り短くならない。
【００２０】本発明は、上記の点に鑑みて成されたもの
であり、その目的とするところは、SOI基板の半導体層
の膜厚ばらつきによってチャネル長が制限されず、チャ
ネル長を短くすることができる半導体装置及びその製造
方法を提供することにある。
であり、その目的とするところは、SOI基板の半導体層
の膜厚ばらつきによってチャネル長が制限されず、チャ
ネル長を短くすることができる半導体装置及びその製造
方法を提供することにある。
【００２１】
【課題を解決するための手段】請求項１記載の発明は、
半導体支持基板と該半導体支持基板上に絶縁層を介して
形成された第一導電型半導体層とから成るSOI基板と、
該第一導電型半導体層の表面に露出するように前記第一
導電型半導体層内に形成された高濃度第一導電型ドレイ
ン領域と、前記高濃度第一導電型ドレイン領域と離間し
て囲むとともに、前記第一導電型半導体層の表面に露出
するように前記第一導電型半導体層内に形成された第二
導電型ウェル領域と、該第二導電型ウェル領域に内包さ
れ、前記第一導電型半導体層の表面に露出するように前
記第一導電型半導体層内に形成された高濃度第一導電型
ソース領域と、前記第一導電型半導体層表面における前
記高濃度第一導電型ドレイン領域と前記高濃度第一導電
型ソース領域との間に介在する前記第二導電型ウェル領
域上にゲート酸化膜を介して形成された絶縁ゲートとを
有して成る半導体装置において、前記第二導電型ウェル
領域外周部の前記第一導電型半導体層表面近傍を、前記
高濃度第一導電型ソース領域に近づけたことを特徴とす
るものである。
半導体支持基板と該半導体支持基板上に絶縁層を介して
形成された第一導電型半導体層とから成るSOI基板と、
該第一導電型半導体層の表面に露出するように前記第一
導電型半導体層内に形成された高濃度第一導電型ドレイ
ン領域と、前記高濃度第一導電型ドレイン領域と離間し
て囲むとともに、前記第一導電型半導体層の表面に露出
するように前記第一導電型半導体層内に形成された第二
導電型ウェル領域と、該第二導電型ウェル領域に内包さ
れ、前記第一導電型半導体層の表面に露出するように前
記第一導電型半導体層内に形成された高濃度第一導電型
ソース領域と、前記第一導電型半導体層表面における前
記高濃度第一導電型ドレイン領域と前記高濃度第一導電
型ソース領域との間に介在する前記第二導電型ウェル領
域上にゲート酸化膜を介して形成された絶縁ゲートとを
有して成る半導体装置において、前記第二導電型ウェル
領域外周部の前記第一導電型半導体層表面近傍を、前記
高濃度第一導電型ソース領域に近づけたことを特徴とす
るものである。
【００２２】請求項２記載の発明は、請求項１記載の半
導体装置の製造方法であって、第二導電型ウェル領域形
成のためのイオン注入の不純物の濃度ピークが前記第一
導電型半導体層表面より深い部分に位置するようにし、
アニール処理を行うことにより、前記第二導電型ウェル
領域外周部の前記第一導電型半導体層表面近傍を、前記
高濃度第一導電型ソース領域に近づけたことを特徴とす
るものである。
導体装置の製造方法であって、第二導電型ウェル領域形
成のためのイオン注入の不純物の濃度ピークが前記第一
導電型半導体層表面より深い部分に位置するようにし、
アニール処理を行うことにより、前記第二導電型ウェル
領域外周部の前記第一導電型半導体層表面近傍を、前記
高濃度第一導電型ソース領域に近づけたことを特徴とす
るものである。
【００２３】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて図面に基づき説明する。なお、本実施の形態におい
ては、第一導電型をｎ型、第二導電型をｐ型として説明
するが、第一導電型がｐ型、第二導電型がｎ型の場合に
も適用できる。
いて図面に基づき説明する。なお、本実施の形態におい
ては、第一導電型をｎ型、第二導電型をｐ型として説明
するが、第一導電型がｐ型、第二導電型がｎ型の場合に
も適用できる。
【００２４】図１は、本発明に係るSOI構造型のLDMOSFE
Tの一実施の形態を示す概略断面図である。このSOI構造
型のLDMOSFETは、半導体支持基板１の一主表面上にシリ
コン酸化膜等の絶縁層２を介して第一導電型半導体層で
あるｎ型の半導体層３が形成されてSOI基板を構成して
いる。
Tの一実施の形態を示す概略断面図である。このSOI構造
型のLDMOSFETは、半導体支持基板１の一主表面上にシリ
コン酸化膜等の絶縁層２を介して第一導電型半導体層で
あるｎ型の半導体層３が形成されてSOI基板を構成して
いる。
【００２５】なお、SOI基板の形成方法としては、絶縁
層上に気相，液相，固相の各相で単結晶シリコンを成長
させるSOI成長法や、基板を張り合わせる張り合わせSOI
法や、単結晶シリコン中に酸素をイオン注入して内部に
絶縁層を形成するSIMOX(Separation by Implanted O
xygen)法等がある。
層上に気相，液相，固相の各相で単結晶シリコンを成長
させるSOI成長法や、基板を張り合わせる張り合わせSOI
法や、単結晶シリコン中に酸素をイオン注入して内部に
絶縁層を形成するSIMOX(Separation by Implanted O
xygen)法等がある。
【００２６】また、半導体層３の表面に露出するように
半導体層３内に高濃度第一導電型ドレイン領域であるｎ
＋型ドレイン領域４が形成され、ｎ＋型ドレイン領域４
との間で所定の耐圧を保持できる最短の距離だけ離間
し、かつ、半導体層３の表面に露出するように半導体層
３内に第二導電型ウェル領域であるｐ型ウェル領域５が
形成されている。また、ｐ型ウェル領域５に内包され、
半導体層３の表面に露出するように半導体層３内に高濃
度第一導電型ソース領域であるｎ＋型ソース領域６が形
成されており、半導体層３表面における、ｎ＋型ドレイ
ン領域４とｎ＋型ソース領域６との間に介在するｐ型ウ
ェル領域５上には、薄い膜厚のゲート酸化膜７を介して
ポリシリコン等から成る絶縁ゲート８が形成されてい
る。
半導体層３内に高濃度第一導電型ドレイン領域であるｎ
＋型ドレイン領域４が形成され、ｎ＋型ドレイン領域４
との間で所定の耐圧を保持できる最短の距離だけ離間
し、かつ、半導体層３の表面に露出するように半導体層
３内に第二導電型ウェル領域であるｐ型ウェル領域５が
形成されている。また、ｐ型ウェル領域５に内包され、
半導体層３の表面に露出するように半導体層３内に高濃
度第一導電型ソース領域であるｎ＋型ソース領域６が形
成されており、半導体層３表面における、ｎ＋型ドレイ
ン領域４とｎ＋型ソース領域６との間に介在するｐ型ウ
ェル領域５上には、薄い膜厚のゲート酸化膜７を介して
ポリシリコン等から成る絶縁ゲート８が形成されてい
る。
【００２７】そして、ドレイン領域４と電気的に接続さ
れるようにアルミニウム（Ａｌ）等から成るドレイン電
極９が形成され、ｐ型ウェル領域５及びｎ＋型ソース領
域６と電気的に接続されるようにＡｌ等から成るソース
電極１０が形成され、絶縁ゲート８と電気的に接続され
るようにＡｌ等から成るゲート電極（図示せず）が形成
されている。
れるようにアルミニウム（Ａｌ）等から成るドレイン電
極９が形成され、ｐ型ウェル領域５及びｎ＋型ソース領
域６と電気的に接続されるようにＡｌ等から成るソース
電極１０が形成され、絶縁ゲート８と電気的に接続され
るようにＡｌ等から成るゲート電極（図示せず）が形成
されている。
【００２８】ここで、本実施の形態においては、ｐ型ウ
ェル領域５のジャンクションを、半導体層３の表面近傍
においてｎ＋型ソース領域６側に近づけて、チャネル長
を短くしている。
ェル領域５のジャンクションを、半導体層３の表面近傍
においてｎ＋型ソース領域６側に近づけて、チャネル長
を短くしている。
【００２９】以下において、本実施の形態に係るSOI構
造型のLDMOSFETの製造工程について説明する。図２は、
本実施の形態に係るSOI構造型のLDMOSFETの製造工程を
示す概略断面図である。先ず、単結晶シリコン等の半導
体支持基板１上にシリコン酸化膜等の絶縁層２を介して
単結晶シリコン等のｎ型の半導体層３が形成されたSOI
基板を用意する。
造型のLDMOSFETの製造工程について説明する。図２は、
本実施の形態に係るSOI構造型のLDMOSFETの製造工程を
示す概略断面図である。先ず、単結晶シリコン等の半導
体支持基板１上にシリコン酸化膜等の絶縁層２を介して
単結晶シリコン等のｎ型の半導体層３が形成されたSOI
基板を用意する。
【００３０】続いて、SOI基板における活性層３上に50n
m程度の薄い膜厚のゲート酸化膜７を形成する（図２
（ａ））。このゲート酸化膜７は、高温酸素雰囲気中で
熱酸化を行うことにより形成することができる。
m程度の薄い膜厚のゲート酸化膜７を形成する（図２
（ａ））。このゲート酸化膜７は、高温酸素雰囲気中で
熱酸化を行うことにより形成することができる。
【００３１】次に、減圧CVD法等を用いてゲート酸化膜
７上に600nm程度の膜厚のｎ型にドープされたポリシリ
コン層を形成し、フォトリソグラフィ技術及びエッチン
グ技術により所定形状にパターニングしてポリシリコン
層から成る絶縁ゲート８を形成する（図２（ｂ））。
７上に600nm程度の膜厚のｎ型にドープされたポリシリ
コン層を形成し、フォトリソグラフィ技術及びエッチン
グ技術により所定形状にパターニングしてポリシリコン
層から成る絶縁ゲート８を形成する（図２（ｂ））。
【００３２】次に、SOI基板の絶縁ゲート８形成面側
に、フォトレジスト１１を塗布し、露光，現像を行うこ
とにより所定形状にパターニングする。そして、パター
ニングされたフォトレジスト１１及び絶縁ゲート８をマ
スクとしてボロン（Ｂ）等のｐ型不純物のイオン注入を
行い（図２（ｃ））、アニール処理を行うことにより、
ｐ型ウェル領域５を形成し、プラズマアッシング等によ
りフォトレジスト１１を除去する（図２（ｄ））。この
時、イオン注入の加速エネルギーを適当に調節すること
により、半導体層３の表面よりも深い場所に不純物のピ
ーク濃度が位置するように注入する。この状態でアニー
ル処理を行うことにより、半導体層３の表面近傍のｐ型
ウェル領域５のジャンクションが後に形成されるｎ＋型
ソース領域６側に近づけたようになり、実質的に半導体
層３の表面近傍のｐ型ウェル領域５の拡散長が短くな
る。
に、フォトレジスト１１を塗布し、露光，現像を行うこ
とにより所定形状にパターニングする。そして、パター
ニングされたフォトレジスト１１及び絶縁ゲート８をマ
スクとしてボロン（Ｂ）等のｐ型不純物のイオン注入を
行い（図２（ｃ））、アニール処理を行うことにより、
ｐ型ウェル領域５を形成し、プラズマアッシング等によ
りフォトレジスト１１を除去する（図２（ｄ））。この
時、イオン注入の加速エネルギーを適当に調節すること
により、半導体層３の表面よりも深い場所に不純物のピ
ーク濃度が位置するように注入する。この状態でアニー
ル処理を行うことにより、半導体層３の表面近傍のｐ型
ウェル領域５のジャンクションが後に形成されるｎ＋型
ソース領域６側に近づけたようになり、実質的に半導体
層３の表面近傍のｐ型ウェル領域５の拡散長が短くな
る。
【００３３】次に、所定形状にパターニングされたフォ
トレジスト１２及び絶縁ゲート８をマスクとしてリン
（Ｐ）等のｎ型不純物のイオン注入を行い（図２
（ｅ））、アニール処理を行うことによりｎ＋型ドレイ
ン領域４及びｎ＋型ソース領域６を形成する。ここで、
ｐ型ウェル領域５は、半導体層３表面において、ｎ＋型
ドレイン領域４を囲むように位置するとともに、ｎ＋型
ソース領域６を内包するように形成されている。
トレジスト１２及び絶縁ゲート８をマスクとしてリン
（Ｐ）等のｎ型不純物のイオン注入を行い（図２
（ｅ））、アニール処理を行うことによりｎ＋型ドレイ
ン領域４及びｎ＋型ソース領域６を形成する。ここで、
ｐ型ウェル領域５は、半導体層３表面において、ｎ＋型
ドレイン領域４を囲むように位置するとともに、ｎ＋型
ソース領域６を内包するように形成されている。
【００３４】そして、ｎ＋型ドレイン領域４と電気的に
接続されるようにアルミニウム（Ａｌ）等から成るドレ
イン電極９が形成され、ｐ型ウェル領域５及びｎ＋型ソ
ース領域６と電気的に接続されるようにＡｌ等から成る
ソース電極１０が形成され、絶縁ゲート８と電気的に接
続されるようにＡｌ等から成るゲート電極（図示せず）
が形成されている（図２（ｆ））。
接続されるようにアルミニウム（Ａｌ）等から成るドレ
イン電極９が形成され、ｐ型ウェル領域５及びｎ＋型ソ
ース領域６と電気的に接続されるようにＡｌ等から成る
ソース電極１０が形成され、絶縁ゲート８と電気的に接
続されるようにＡｌ等から成るゲート電極（図示せず）
が形成されている（図２（ｆ））。
【００３５】従って、本実施の形態においては、ｐ型ウ
ェル領域５のジャンクションを、半導体層３表面近傍に
おいてｎ＋型ソース領域６側に近づけたので、実質的に
チャネル長を短くすることができ、オン抵抗を小さくす
ることができる。
ェル領域５のジャンクションを、半導体層３表面近傍に
おいてｎ＋型ソース領域６側に近づけたので、実質的に
チャネル長を短くすることができ、オン抵抗を小さくす
ることができる。
【００３６】
【発明の効果】請求項１または請求項２記載の発明は、
半導体支持基板と該半導体支持基板上に絶縁層を介して
形成された第一導電型半導体層とから成るSOI基板と、
該第一導電型半導体層の表面に露出するように前記第一
導電型半導体層内に形成された高濃度第一導電型ドレイ
ン領域と、前記高濃度第一導電型ドレイン領域と離間し
て囲むとともに、前記第一導電型半導体層の表面に露出
するように前記第一導電型半導体層内に形成された第二
導電型ウェル領域と、該第二導電型ウェル領域に内包さ
れ、前記第一導電型半導体層の表面に露出するように前
記第一導電型半導体層内に形成された高濃度第一導電型
ソース領域と、前記第一導電型半導体層表面における前
記高濃度第一導電型ドレイン領域と前記高濃度第一導電
型ソース領域との間に介在する前記第二導電型ウェル領
域上にゲート酸化膜を介して形成された絶縁ゲートとを
有して成る半導体装置において、前記第二導電型ウェル
領域外周部の前記第一導電型半導体層表面近傍を、前記
高濃度第一導電型ソース領域に近づけたので、チャネル
長を短くしてオン抵抗を小さくすることができ、SOI基
板の半導体層の膜厚ばらつきによってチャネル長が制限
されず、チャネル長を短くすることができる半導体装置
及びその製造方法を提供することができた。
半導体支持基板と該半導体支持基板上に絶縁層を介して
形成された第一導電型半導体層とから成るSOI基板と、
該第一導電型半導体層の表面に露出するように前記第一
導電型半導体層内に形成された高濃度第一導電型ドレイ
ン領域と、前記高濃度第一導電型ドレイン領域と離間し
て囲むとともに、前記第一導電型半導体層の表面に露出
するように前記第一導電型半導体層内に形成された第二
導電型ウェル領域と、該第二導電型ウェル領域に内包さ
れ、前記第一導電型半導体層の表面に露出するように前
記第一導電型半導体層内に形成された高濃度第一導電型
ソース領域と、前記第一導電型半導体層表面における前
記高濃度第一導電型ドレイン領域と前記高濃度第一導電
型ソース領域との間に介在する前記第二導電型ウェル領
域上にゲート酸化膜を介して形成された絶縁ゲートとを
有して成る半導体装置において、前記第二導電型ウェル
領域外周部の前記第一導電型半導体層表面近傍を、前記
高濃度第一導電型ソース領域に近づけたので、チャネル
長を短くしてオン抵抗を小さくすることができ、SOI基
板の半導体層の膜厚ばらつきによってチャネル長が制限
されず、チャネル長を短くすることができる半導体装置
及びその製造方法を提供することができた。
【図１】本発明の一実施の形態に係るSOI構造型のLDMOS
FETを示す概略断面図である。
FETを示す概略断面図である。
【図２】本実施の形態に係るSOI構造型のLDMOSFETの製
造工程を示す概略断面図である。
造工程を示す概略断面図である。
【図３】従来例に係るSOI構造型のLDMOSFETを示す概略
断面図である。
断面図である。
【図４】従来例に係るSOI構造型のLDMOSFETの製造工程
を示す概略断面図である。
を示す概略断面図である。
【図５】従来例に係るSOI構造型のLDMOSFETを示す概略
断面図である。
断面図である。
【図６】従来例に係るSOI構造型のLDMOSFETを示す概略
断面図である。
断面図である。
【図７】従来例に係るSOI構造型のLDMOSFETを示す概略
断面図である。
断面図である。
１ 半導体支持基板 ２ 絶縁層 ３ 半導体層 ４ ｎ＋型ドレイン領域 ５ ｐ型ウェル領域 ６ ｎ＋型ソース領域 ７ ゲート酸化膜 ８ 絶縁ゲート ９ ドレイン電極 １０ ソース電極 １１，１２ フォトレジスト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 裕二 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 早崎 嘉城 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 白井 良史 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 岸田 貴司 大阪府門真市大字門真1048番地松下電工株 式会社内 (72)発明者 吉田 岳司 大阪府門真市大字門真1048番地松下電工株 式会社内 Ｆターム(参考） 5F040 DA22 DC01 EB01 EB12
Claims (2)
- 【請求項１】 半導体支持基板と該半導体支持基板上に
絶縁層を介して形成された第一導電型半導体層とから成
るSOI基板と、該第一導電型半導体層の表面に露出する
ように前記第一導電型半導体層内に形成された高濃度第
一導電型ドレイン領域と、前記高濃度第一導電型ドレイ
ン領域と離間して囲むとともに、前記第一導電型半導体
層の表面に露出するように前記第一導電型半導体層内に
形成された第二導電型ウェル領域と、該第二導電型ウェ
ル領域に内包され、前記第一導電型半導体層の表面に露
出するように前記第一導電型半導体層内に形成された高
濃度第一導電型ソース領域と、前記第一導電型半導体層
表面における前記高濃度第一導電型ドレイン領域と前記
高濃度第一導電型ソース領域との間に介在する前記第二
導電型ウェル領域上にゲート酸化膜を介して形成された
絶縁ゲートとを有して成る半導体装置において、前記第
二導電型ウェル領域外周部の前記第一導電型半導体層表
面近傍を、前記高濃度第一導電型ソース領域に近づけた
ことを特徴とする半導体装置。 - 【請求項２】 請求項１記載の半導体装置の製造方法で
あって、第二導電型ウェル領域形成のためのイオン注入
の不純物の濃度ピークが前記第一導電型半導体層表面よ
り深い部分に位置するようにし、アニール処理を行うこ
とにより、前記第二導電型ウェル領域外周部の前記第一
導電型半導体層表面近傍を、前記高濃度第一導電型ソー
ス領域に近づけたことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10175529A JP2000012867A (ja) | 1998-06-23 | 1998-06-23 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10175529A JP2000012867A (ja) | 1998-06-23 | 1998-06-23 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000012867A true JP2000012867A (ja) | 2000-01-14 |
Family
ID=15997669
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10175529A Pending JP2000012867A (ja) | 1998-06-23 | 1998-06-23 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000012867A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100425462B1 (ko) * | 2001-09-10 | 2004-03-30 | 삼성전자주식회사 | Ｓｏｉ 상의 반도체 장치 및 그의 제조방법 |
-
1998
- 1998-06-23 JP JP10175529A patent/JP2000012867A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100425462B1 (ko) * | 2001-09-10 | 2004-03-30 | 삼성전자주식회사 | Ｓｏｉ 상의 반도체 장치 및 그의 제조방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050112 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070201 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20080701 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20081028 |