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JP2000012787A - 集積回路デバイスおよび集積回路に用いる抵抗性素子を形成する方法 - Google Patents

集積回路デバイスおよび集積回路に用いる抵抗性素子を形成する方法

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Publication number
JP2000012787A
JP2000012787A JP11163580A JP16358099A JP2000012787A JP 2000012787 A JP2000012787 A JP 2000012787A JP 11163580 A JP11163580 A JP 11163580A JP 16358099 A JP16358099 A JP 16358099A JP 2000012787 A JP2000012787 A JP 2000012787A
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JP
Japan
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layer
silicon
resistive element
insulating material
conductive
Prior art date
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Pending
Application number
JP11163580A
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English (en)
Inventor
Beck Jose
ベック ジョゼ
Mceloy Bollin David
マックエロイ ボーリン デヴィッド
Michael Mansfield William
マイケル マンスフィールド ウィリアム
Payne Mills Alan Jr
ペイン ミルズ，ジュニア アレン
Philip Moss Platzman
モス プラッズマン フィリップ
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Nokia of America Corp
Original Assignee
Lucent Technologies Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
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Publication date
Application filed by Lucent Technologies Inc filed Critical Lucent Technologies Inc
Publication of JP2000012787A publication Critical patent/JP2000012787A/ja
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/067—Single-ended amplifiers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/903—FET configuration adapted for use as static memory cell
    • Y10S257/904—FET configuration adapted for use as static memory cell with passive components,, e.g. polysilicon resistors

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  • Semiconductor Integrated Circuits (AREA)
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Abstract

(57)【要約】 【課題】 再結晶化アモルファスシリコンで作られた抵
抗性素子において、再生産可能な特性を有する抵抗性素
子を提供するプロセスによって形成される非線形レジス
タを提供する。 【解決手段】 非線形であり、約１０5Ω-ｃｍ以上の最
小抵抗率であるシリコン抵抗性素子を有する半導体デバ
イスに関し、非線形シリコン抵抗性素子を備える半導体
デバイスを形成するプロセスに関する。抵抗性素子は、
絶縁材料においてバイアを形成することにより製造され
る。バイアの底には、第１導電性パス（例えば、メモリ
デバイスのアレイのワードまたはビットライン）を形成
する導電性材料層がある。抵抗性素子は、バイアにポリ
シリコンを埋めることによって形成される。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、再結晶化アモルフ
ァスシリコン（本明細書において多結晶あるいはポリシ
リコンという）で作られた抵抗性素子に関する。
【０００２】
【従来の技術】多値リニアレジスタ(multi-valued line
ar resistor)は、集積回路の多くのアプリケーションに
おいて必要とされている。例えば、ＳＲＡＭ回路、モノ
リジックフィルタ、プログラマブルＲＯＭまたは冗長性
回路のためのヒュージブル（可融性）リンク(fusible l
ink)において必要とされている。金属酸化物半導体（Ｍ
ＯＳ）ＩＣにおいてリニアレジスタを提供する公知の方
法において、ポリシリコンソウが誘電体の厚い層の上に
蒸着される。例えば、シリコン基板上にフィールド酸化
物が蒸着される。ポリシリコン層はレジスタ構造を定め
るようにパターン化され、イオン注入により選択的にド
ーピングされる。ポリシリコンレジスタ構造は通常、コ
ンタクト電極を形成するヘビードープエンド領域と、所
望の抵抗値を与えるように十分にドープされたコンタク
ト領域の間にのびる抵抗性領域とからなる。
【０００３】このレジスタ製造法は、ｎあるいはｐ型オ
ーム的レジスタのいずれをも形成するのに適用でき、特
にＭＯＳおよびバイポーラデジタルアナログＩＣにおけ
るアプリケーションに対して低い抵抗値のレジスタおよ
び中間抵抗値のレジスタに適用することができる。低い
ないし中間の抵抗値の領域（すなわち、１０〜１０００
Ω／平方のレジスタは広い電圧範囲にわたって線形であ
る。
【０００４】
【発明が解決しようとする課題】しかし特定のアプリケ
ーションにおいて、より高い抵抗性素子または非線形抵
抗性素子のいずれか一方を望む場合がある。米国特許第
５３１６９７８号に記載のように、このような抵抗性素
子は再生産可能なように製造することが難しい。このよ
うに、再生産可能な特性を有する抵抗性素子を提供する
プロセスによって形成される非線形レジスタが望まれて
いる。
【０００５】
【課題を解決するための手段】本発明は、非線形であ
り、約１０5Ω-ｃｍ以上の最小抵抗率であるシリコン抵
抗性素子を有する半導体デバイスに関し、非線形シリコ
ン抵抗性素子を備える半導体デバイスを形成するプロセ
スに関する。本明細書において、シリコンは、基板上に
蒸着されたあとに少なくとも部分的に再結晶化されたア
モルファスシリコンか、ないし多結晶シリコンとして基
板上に直接形成されたシリコンであってもよい。当業者
は基板上にアモルファスシリコンを形成する多くの実験
方法を知っており、ポリシリコンを形成するようにアモ
ルファスシリコンを再結晶するのに用いる多くの条件を
知っているであろう。アモルファスシリコンを形成し、
多結晶シリコンを形成するのにアモルファスシリコンを
再結晶化する多くの異なる条件は、特に詳細に説明しな
い。蒸着されるシリコンがアモルファスであるような実
施例は、抵抗性素子に再生産可能な電気的特性を与える
ためにシリコンが完全に再結晶化されるならば有利であ
る。抵抗性素子は、非線形抵抗性素子が望まれる場合、
例えば、ＲＯＭのワードおよびビットラインの間のよう
な多くのアプリケーションにおいて用いられる。
【０００６】シリコン抵抗性素子がアンドープである場
合は有利である。なぜなら、アンドープシリコンは特定
の抵抗率（すなわち、１０5Ω-ｃｍより大きい）を有
し、公称アンドープシリコンはドープシリコンよりも蒸
着ないし形成が容易であり、抵抗率は臨界値よりも低い
残余ないし意図しないドープには不感性であるからであ
る。ポリシリコンのドープを排除していないが、抵抗性
素子に必要な抵抗率を与えるのにポリシリコンをドープ
することは必要ではない。
【０００７】一実施例において、抵抗性素子は、絶縁材
料（例えば、二酸化シリコン（ＳｉＯ2））においてバ
イアを形成することにより製造される。バイアの底に
は、第１導電性パス（例えば、メモリデバイスのアレイ
のワードまたはビットライン）を形成する導電性材料層
がある。抵抗性素子は、バイアにポリシリコンを埋める
ことによって形成される。シリコン基板上にアモルファ
スシリコンまたはポリシリコンを蒸着するのに多くの伝
統的な方法があり、当業者には周知である。すべての伝
統的な方法は適切と考えることができる。抵抗性素子は
第１導電性材料層と電気接触状態にある。抵抗性素子を
形成した後に、第２導電性材料層が抵抗性素子の上に形
成される。また第２導電性材料層は、第１導電性層によ
り定められる導電性パス（例えば、ワードまたはビット
ラインの他方）を形成する。
【０００８】第２実施例において、抵抗性素子はシリコ
ン基板上に形成される絶縁材料（通常、ＳｉＯ2）の層
の上に第１導電性パス（例えば、メモリデバイスのアレ
イのワードまたはビットライン）を形成する導電性材料
層を蒸着することにより形成される。アモルファスシリ
コンないしポリシリコンの層は、導電性層の上に形成さ
れる。アズデポジット状態のシリコンがアモルファスで
あるような実施例において、アモルファスシリコンは次
に少なくとも部分的に再結晶化される。抵抗性素子が伝
統的なリソグラフィー技術を用いて形成される。例え
ば、エネルギー官能性レジスト材料の層がその少なくと
も部分的に再結晶化されるシリコン層の上に形成され、
抵抗性素子の所望パターンに対応するエネルギー官能性
材料においてパターンが形成される。このパターンは次
に、下のポリシリコン層へと転写され（例えば、エッチ
ングにより）、抵抗性素子が形成される。本明細書にお
いて、「パターニング」および「パターントランスフ
ァ」は、エッチングのような方式を用いて下の層へとパ
ターンを転写するプロセス（通常、リソグラフィーを用
いて感エネルギー性レジスト材料にて形成される）を意
味する。抵抗性素子を形成した後、絶縁材料層（例え
ば、ＳｉＯ2）が周囲に形成される。絶縁材料層は次に
平面化される。第２導電性材料層が絶縁材料層の上に形
成される。また第２導電性材料層は、第１導電性層によ
り定められる導電性パス（例えば、ワードまたはビット
ラインの他方）を形成する。
【０００９】第３実施例において、パターン化導体を少
なくとも部分的に再結晶化されたシリコンの層から電気
的に絶縁するのに絶縁パッドが用いられる。パッドは、
第１導電性層の頂上かまたは少なくとも部分的に再結晶
化されたシリコンの層の頂上のいずれかに形成される。
【００１０】
【発明の実施の形態】本発明は、非線形な電気的特性を
有する新規な抵抗性素子に関する。本明細書において、
非線形な電気的特性とは、抵抗性素子をまたがる電圧と
抵抗性素子を流れる電流の間の非線形的な関係をいう。
一実施例において、抵抗性素子は、第１導電性層がまず
基板上に形成されるプロセスにより製造される。次に第
１導電性層は、所望の構成に導電性パスを形成するよう
にパターン化される。ＳｉＯ2のような電気的絶縁物質
の層を次に第１導電性層の上に形成する。この電的絶縁
層の厚さは、抵抗性素子の所望の長さに対応して選択さ
れる。
【００１１】次に絶縁層を通って第１導電性層へとバイ
アが形成される。バイアの直径は抵抗性素子が所望の抵
抗を提供するように選択される。次に絶縁層の上にアモ
ルファスシリコンの層を蒸着することにより、バイアが
埋められる。低圧化学的気相蒸着（ＬＰＣＶＤ）プロセ
スを用いてアモルファスシリコン層を蒸着するのが有利
である。次に、アモルファスシリコンを少なくとも部分
的に再結晶化するように基板をアニール（熱なまし）処
理し、ポリシリコンを形成すると有利である。多結晶シ
リコン抵抗性素子の電気的特性は、アモルファスシリコ
ン抵抗性素子ないし部分的にアモルファスな抵抗性素子
のいずれよりもより均一であると考える。アモルファス
シリコンを再結晶化するのに適したアニール処理条件は
当業者には周知であり詳細には述べない。別の実施例に
おいて、シリコンをポリシリコンとして蒸着する。この
場合続くアニール処理は必要なくなる。
【００１２】次にポリシリコン層が研磨ないしエッチン
グされ、バイアにおける部分のみが残るようにされる。
次に第２導電性層を絶縁層の上に形成する。次に第２導
電性層をパターン化し、バイアにおけるポリシリコンと
接触状態にあるような所望の構成の導電性パスを形成す
るようにする。このように、ポリシリコンは、第１導電
性パスと第２導電性パスの間の抵抗性素子として機能す
る。
【００１３】シリコン抵抗性素子は非線形的である。本
発明において、非線形レジスタは、抵抗にかかる電圧の
変化に応答して抵抗を流れる電流の量において、非線形
的な応答を示すレジスタをいう。
【００１４】非線形的特性は、リードオンリーメモリ
（ＲＯＭ）デバイスに用いられるレジスタには有利であ
る。本発明の非線形抵抗性素子は、印加電圧が低いと流
れる電流は低くなる。インピーダンスが低いドライバと
センサーを有するＲＯＭデバイスでは、クロストークは
初期コンダクタンス（１／Ｒ0）2に対応して増加する。
初期コンダクタンスは、Ｖ0が０に近づくと（１／Ｒ0が
限度Ｉ／Ｖ0に近づくと）、電流対電圧曲線の勾配であ
る。本発明の抵抗性素子の非線形的応答のため、オペレ
ーティングポイントＶ0は、Ｒ0がＩ／０よりも相当に大
きくなるように選択される。結果的に、クロストークの
量は適切なＶ０を選択することにより制御することがで
きる。初期コンダクタンスは低いので、クロストークも
また低くなる。
【００１５】本発明の抵抗性素子は、ＲＯＭデバイスに
用いる場合に有利となる。なぜなら、従来非線形レジス
タに用いられていた能動(active)デバイスよりも物理的
なスペ−スを必要とせず、製造が容易でかつ経済的とな
るからである。離散的デバイスの大きさは小さくなって
きているが、ＲＯＭの容量を大きくする必要性と共に単
一のチップに多くのデバイスをのせる必要性によって、
スペースをとらないＲＯＭの必要性がますます増してい
る。本発明の抵抗性素子は、能動デバイス非線形レジス
タよりもこの必要性を容易に満足させることができる。
【００１６】ＲＯＭにおいてワードおよびビットライン
をお互い接続するレジスタを利用することは周知であ
る。例えば、レジスタメモリマトリックス回路は、文
献、W.T.Lynch, "Worst-case Analysis of a Resistor
Memory Matrix, "IEEE Transactions of Computers, Vo
l. C-18, pp.940-942(October1969). に記載されてい
る。この回路解析は、許容できる信号対雑音比を与える
ような、データレジスタの値とドライバおよびセンスア
ンプのインピーダンスの間の関係を議論している。また
レジスタマトリックスは、文献、David, Charles, et a
l., "High Speed Memories Using Large-Scale Integra
ted Resistor Matrixes, "IEEE Transactionson Comput
ers, Vol. C-17, No. 8, pp. 721-728(1968). に記載さ
れている。この著者らは、データレジスタの値とドライ
バおよびセンサインピーダンスの値に関連して信号対雑
音比の計算について記載している。
【００１７】しかし、上記文献らに記載されたレジスタ
は、ガラスのような基板上に蒸着された、酸化バナジウ
ムまたは酸化スズのような金属酸化物の薄膜レジスタで
ある。薄膜レジスタを使うと、高い値のレジスタに関し
て必要な面積が大きくなってしまうという問題が発生す
る。これに対し本発明の３次元ポリシリコンレジスタ
は、ポリシリコンの高い抵抗率のためあまり面積を必要
としない。また、ポリシリコンの抵抗値およびバイアの
ディメンションは、容易に再生産可能なように制御する
ことができる。これは、抵抗性素子の長さ、抵抗性素子
の断面積を変えることにより単一の基板上にて異なる抵
抗値を有する抵抗性素子を単純に提供することができ
る。ドープされた抵抗性素子と違って、もしドーパント
の量や種類を変化させれば抵抗率を変えることができ、
多結晶グレーン構造に対するポリシリコンの抵抗率は非
常に均一となる。結果として、ポリシリコン素子の抵抗
値は基本的に、レジスタのディメンションの関数とな
る。
【００１８】例えば、抵抗性素子を流れる電流が印加電
圧および温度に対するレジスタ長さの関数であるので、
異なるコンダクタンスを与える抵抗性素子はシリコン基
板上に異なるステップ高さの絶縁層を設けることにより
形成される。このような構造を図１に示してある。図１
において、絶縁材料（ＳｉＯ2）のステップト層１１０
がシリコン基板１００上に形成される。ステップト層１
１０は伝統的なリソグラフィー技術によって形成され、
所望の位置にて所望の高さのステップを形成される。ス
テップ１１５の高さは、所望の抵抗性素子の最も長いも
のとそれよりも短い抵抗性素子の長さとの差である。パ
ターン化された第１導電性層（例えば、ケイ化タングス
テン（tungsten silicide））１１６がステップト層１
１０のステップト表面上に形成される。ステップト層１
１０の厚さは数百ナノメートルのオーダーである。
【００１９】絶縁層１２０の第２の層がステップ処理さ
れた第１の層ステップト層１１０の上に形成される。こ
の際にステップト層１１０の上にはパターン化された導
電性層１１６が形成される。バイア１２５は絶縁層１２
０内に形成され、バイア１２５は前述のようにシリコン
１３０（アモルファスないし多結晶）で埋められる。第
２絶縁層１２０の表面は化学機械的研磨のような伝統的
な方式によって平面化される。平面化の後、絶縁層１２
０の厚さもまた、数百ナノメートルのオーダーである。
【００２０】図１に示したように、抵抗性素子１３５、
１４０、１４５はそれぞれが別の長さを有するが同じ幅
を有するように形成される。シリコン１３０の抵抗率が
一定であることにより、抵抗性素子１３５、１４０、１
４５の抵抗値は抵抗性素子の長さの関数となる。シリコ
ンレジスタが非線形的であるので、２つの抵抗性素子の
間の長さの小さな差がそれら２つの素子の間に大きな抵
抗値の差を与えることとなる。このことは図２に示して
ある。それぞれ長さ５００ｎｍ、２５０ｎｍである抵抗
性素子に対して（図２ではレジスタ長さ（Ｌ）は１００
０ｎｍ／Ｌとしてプロットしてある）、これら素子を通
り抜ける電流の量は（３０℃で印加電圧８ボルトで）、
それぞれ０．５ｎＡ（ナノアンペア）および８ｎＡであ
る。
【００２１】別の実施例において、パターン化された導
電性層が均一な厚さの絶縁層の上に形成される。パター
ン化された導電性層の上に形成される第２絶縁層は最も
長い抵抗性素子の所望の長さに対応する厚さを有する。
次に所望の位置における第２絶縁層内にバイアが形成さ
れ、前述のようにアモルファスシリコンで埋められる。
所望の長さの抵抗性素子は第２絶縁層をマスクし、選択
された抵抗性素子をより短い長さへとエッチバックする
ことにより形成される。例えば、２つの長さ２５０ｎｍ
と２８５ｎｍを有する抵抗性素子を望むことができる。
形成されたすべての抵抗性素子は初期厚さ２８５ｎｍを
有する。２５０ｎｍの長さの抵抗性素子は２８５ｎｍの
長さからそれら素子をエッチバックすることにより形成
される。この２８５ｎｍ長さの抵抗性素子はこのエッチ
バック時にマスクされる。
【００２２】本発明の別の実施例において、選択的電気
絶縁のため絶縁パッドを用いる。すなわち、第１パター
ン化導電体と第２パターン化導電体の間の導電性パスに
おいて離散的レジスタを形成する代わりに、パッドは、
第１導電性パスから第２導電性パスへのパスを非導電性
にする離散的素子である。これらパッドは、第１導電体
層の頂上または少なくとも部分的に再結晶化されたシリ
コンの層の頂上のいずれかに形成される。ポリシリコン
の層とパッドは、第１導電体層と第２パターン化導電性
層の間に配置される。パッドの厚さは少なくとも約２０
ｎｍであり、パッドを通り抜けるトンネル電流を防ぐ。
周りのポリシリコン層を通って絶縁パッドの周りに電流
が流れるので、パッドの断面は、電流パスの長さを十分
に増加させ、第１導電性層と第２導電性層の間に直接は
位置された絶縁パッドがない位置で、第１導電性層から
第２導電性層へと電流が流れるのを有効に防ぐ。
【００２３】上述のプロセスにおいて、１もしくは複数
個の層が、続く材料層が上に形成される前に平面化され
るべきである。伝統的な平面化技術が適切であるので平
面化技術について詳細に説明しない。
【００２４】当業者は、シリコンの抵抗率が高度に温度
依存性があることを知っているであろう。従ってもし本
発明の集積回路の動作温度が変化すれば、その温度変化
によって発生する抵抗値の変化を補償する機構を集積回
路が持たなければならない。適切な機構は、非線形的レ
ジスタの出力電圧がほぼ温度依存性がないようであるよ
うに電流を調整する。このような機構は抵抗値を加えた
り減少させたりして、温度変化によって発生するシリコ
ン抵抗値の変化を補償する。このような機構は当業者に
知られている。
【００２５】本明細書の説明において説明したり図を参
照して説明しているが、これらの記載、以下の実験例は
特許請求の範囲を限定するように解釈してはならない。
【００２６】実験例１ 抵抗性テスト素子および導電性ワイヤリングを６インチ
シリコンウェハーに形成した。まずＳｉＯ2の５００ｎ
ｍの厚さの層をシリコンウェハーのそれぞれの上にプラ
ズマ蒸着し、抵抗性素子をその下のシリコン基板から隔
離した。プラズマの状態は、４００℃、７００Ｗ、８．
２torrであり、プラズマ前駆体（precursor）はテトラ
エチレンオルトシリケート（ＴＥＯＳ：tetraethylene
orthosilicate）であった。次に基板は窒素環境にて７
００℃で急速熱的アニール処理され、酸化物の密度を増
加させた。
【００２７】ケイ化タングステン（ＷＳｉx）の層が次
に、コンポジットターゲットからＳｉＯ2層上へとスパ
ッタ蒸着された（５００Ｖ、４mtorr、１０sccmアルゴ
ン）。このＷＳｉx層は公称幅約７００ｎｍを有する導
体へとパターン化された。ＷＳｉx導体は２４８ｎｍレ
ーザリソグラフィーを用い、Ｃｌ−Ｈｅ−Ｏプラズマ
（２００mtorr、２００Ｖバイアス）にてプラズマエッ
チングすることにより形成された。
【００２８】エッチングの後、ウェハーは清浄化し、別
のＳｉＯ2層がＷＳｉx導体の上にプラズマ蒸着された。
この第２ＳｉＯ2層の厚さは、４つの異なる長さの抵抗
性素子が評価されたのでばらつきがあった。１つのウェ
ハーが３２０ｎｍの公称ＳｉＯ2層厚さであった。２つ
のウェハーは３５０ｎｍの公称ＳｉＯ2層厚さであっ
た。１つのウェハーは２５０ｎｍの公称ＳｉＯ2層厚さ
であり、１つのウェハーは５００ｎｍの公称ＳｉＯ2層
厚さであった。
【００２９】直径３５０ｎｍのバイアがＳｉＯ2層を通
って下のＷＳｉx層へと通るようにパターン化され形成
された。バイアは２４８ｎｍリソグラフィーを用い、Ｃ
2Ｆ6-アルゴンプラズマエッチングにより形成した。２
２×２２ｎｍダイ（チップ）当たり約４のバイアが形成
された。全体として約１２８のバイアがシリコンウェハ
ー上に形成された。
【００３０】バイアはアモルファスシリコンにより埋め
られた。このアモルファスシリコンは、垂直反応器（シ
ラン（silane）前駆体、４０sccm、２５０mtorr）にお
いて低圧化学気相蒸着（ＬＰＣＶＤ）技術を用いて第２
のＳｉＯ2層の上に蒸着されたものである。上に３２０
ｎｍの厚さの酸化物層が形成されたウェハーに対して蒸
着温度は５５０℃であった。他のウェハーでは蒸着温度
は５８０℃出会った。シリコン蒸着の後、蒸着されたフ
ィルムは反応性イオンエッチングを用いて酸化物層上で
エッチバックされた。バイアにおけるシリコンの約１０
０ｎｍは、このエッチバック時にまた除去された。ウェ
ハーは次に、２時間６５０℃で窒素雰囲気でアニール処
理された。
【００３１】導電性フィルムはチタンの層（２５０℃、
２mtorrアルゴンにて１０ｎｍの厚さ）、窒化チタンの
層（２５０℃、２mtorr窒素にて１０ｎｍ厚さ）、アル
ミニウムの層（２００℃、２mtorrアルゴンにて３５０
ｎｍ厚さ）、窒化チタンの層（２５０℃、２mtorrアル
ゴンにて３０ｎｍ厚さ）の層を順にスパッタ蒸着するこ
とにより第２ＳｉＯ2層上に形成された。次にフィルム
は５００ｎｍ幅のストリップへとパターン化され、これ
は若干より広いコンタクトパッドが各バイアをカバーす
るようにされた。フィルムは、２４８ｎｍリソグラフィ
ー、反応性イオンエッチング（三塩化ホウ素（boron tr
ichloride）と塩素ガスの混合体を用いて）を用いてパ
ターン化された。パターン化されたフィルムは抵抗性素
子をテストするのに用いられるトップコンタクトワイヤ
リングであった。
【００３２】後の処理において基板が金属の融点を超え
る温度まで加熱される場合に、当業者はその特定の金属
（例えば、アルミニウム）を用いない方がいいことを認
識できるであろう。このような制約は、その金属を溶か
してしまう加熱ステップが後に続くようなプロセス上の
時点のみ適用される。もし金属が基板上に蒸着された後
にその金属の融点を超える温度まで基板が加熱されない
ならば、この制約は適用されない。
【００３３】上述の抵抗性素子には様々な電圧が印加さ
れて、印加電圧とレジスタを流れる電流の間の関係を判
断した。印加電圧（±１０ボルトの範囲内）と約５００
ｎｍの長さ（３０℃の温度で）を有する抵抗性素子を流
れる測定電流の間の関係を図３に示した。正の印加電圧
と測定電流の間の関係はテストしたすべての抵抗性素子
に対して非常に一定であった。印加電圧が負の場合いく
つかのウェハーにおいて応答の変動が増したことが観測
された。その原因は、ポリシリコン抵抗性素子の頂上と
頂上の導電体の間の界面が荒いことによると考えること
ができる。
【００３４】印加電圧（±１０ボルトの範囲内）と約２
５０ｎｍの長さ（温度３０℃で）を有する抵抗性素子を
流れる測定電流の間の関係を図４に示した。これら抵抗
性素子のＩ／Ｖ曲線の形は、５００ｎｍの長さの素子の
Ｉ／Ｖ曲線の形と類似している。しかし、これら素子を
流れる電流の量は同じ印加電圧に対して、５００ｎｍ長
さの素子を流れる電流の量よりも約１０倍高かった。レ
ジスタの長さと、レジスタにて１．１ｎＡの電流を得る
のに必要な印加電圧の間の関係を下の第１表に報告す
る。
【００３５】 第１表 ──────────────────────────────── 素子の長さ 印加電圧 測定電流 ──────────────────────────────── ２５０ｎｍ ５ボルト １．１ｎＡ ３５０ｎｍ ７ボルト １．１ｎＡ ５００ｎｍ ９ボルト １．１ｎＡ ────────────────────────────────
【００３６】抵抗性素子の導電性と温度の関係を調べ
た。図５は、図３のデータを得るのに用いた同じ素子の
Ｉ−Ｖ曲線である。しかし、図５のＩ−Ｖ曲線は、図３
の３０℃ではなく、９０℃で得た。図５を図３と比較す
ると、同じ印加電圧に対して、３０℃の場合よりも９０
℃の場合の方が抵抗性素子を流れる電流は多くなる。こ
れと同じ温度の導電性の関係が２５０ｎｍ長さの抵抗性
素子に対して観測できた。温度の影響はデバイスの長さ
にほぼ独立である。すなわち、温度の上昇に貢献した素
子を通る電流の増加は、２５０ｎｍ長さの素子の場合よ
りも５００ｎｍ長さの素子の場合はあまりより大きかっ
たりより小さかったりしない。このことは、図６のＩ／
Ｖ曲線（９０℃にて２５０ｎｍ長さの素子）を図５のも
の（９０℃にて５００ｎｍ長さの素子）と比較すること
により実証される。
【００３７】前述のように、同じディメンションおよび
材料である素子の電気的特性（すなわち、ある温度にお
けるＩ−Ｖ関係、抵抗、コンダクタンス）がほぼ同じで
あれば有利である。もし同じ材料で作られ、同じディメ
ンションを有する抵抗性素子が類似しない電気特性を持
っていれば、特定の抵抗性素子の動作の信頼性が低くな
ってしまう。このことにより、アンドープシリコンの利
用が有利となる。アンドープシリコンの抵抗値が信頼性
のあるくらい一定であるので、同じディメンションを有
する本発明の抵抗性素子は（特定の温度にて）同じ抵抗
値を有することとなる。シリコンの抵抗値が温度に応じ
て変化することは周知である。従って、本発明の抵抗性
素子は第１温度の第１抵抗値と第２温度における第２抵
抗値を有する。前述のように、シリコンの抵抗率に対す
る温度の影響を補償する機構を本発明の集積回路の動作
温度が変化する場合に利用する。
【００３８】特定の設計の抵抗性素子を流れる電流が抵
抗性素子１つ１つごとに変化する度合いを判断するため
に、単一のウェハー上に形成された多くの抵抗性素子を
流れる電流がある印加電圧にてテストされた。測定した
抵抗性素子はウェハーの中央に形成された（すなわち、
単一のウェハー上に形成された３２のダイの中間の１
６）。なぜなら、酸化物の厚さ、結果的に抵抗性素子の
長さはウェハーの中央においてより均一であるからであ
る。この評価の結果を下の第２表に報告する。
【００３９】 第２表 ─────────────────────────────────── デバイス テストした 印加電圧 測定した 平均自乗 の記載 デバイスの数 平均電流（Ｉ） ［rms］ ［ｎＡ］ ─────────────────────────────────── ３２０nm厚さ ８ ５ ６ １．１５ の酸化物 ３５０nm厚さ １６ ６．５ ５．５ ０．１２ の酸化物 ３５０nm厚さ ３２ １０ ３．５ ０．２９ の酸化物 ２５０nm厚さ ３２ ７ ３．５ ０．３２ の酸化物 ５００nm厚さ ８ ９．２５ １．１ ０．１６ の酸化物 ───────────────────────────────────
【００４０】印加電圧の関数としての測定電流の変動は
非均一な酸化物の厚さにより発生したデバイスの長さに
おける変動が大きく貢献している。酸化物の厚さ、結果
的に抵抗性素子の長さが１つ１つの抵抗性素子ごとにあ
まり変化せず、各抵抗性素子が他の点が等化であれば
（すなわち、同じディメンションおよび材料）電圧と電
流の間の関係が素子ごとに高度に再生産可能であると期
待できる。
【００４１】３５０ｎｍ長さの抵抗性素子の１つの応答
が素子に５μｓ立ち上がり時間の駆動電圧を印加し、低
い（デバイスのオンピーダンスと比較して）入力インピ
ーダンス（１ＭΩセンスアンプで流れた電流をセンシン
グすることにより測定した。電流は約２５μｓの遅延応
答時間があったが、測定できるターンオフ遅延はなかっ
た。応答時間におけるこの遅延は、単一ビットに対する
１０ｋＨｚリードアウトレートに対して許容できる値で
ある。センスアンプからの出力が電流がターンオフされ
た後に読まれると考えられる。測定できるターンオフ遅
延がないとすると、電流がターンオフであるときに出力
を読みとることは、読み取りスピードを増加させる。
【図面の簡単な説明】
【図１】ＲＯＭが３つの長さのうちの１つを有するポリ
シリコン製抵抗性素子を備えるような本発明の実施例の
断面図。
【図２】所定の直径に対する本発明の抵抗性素子の長さ
と、温度３０℃で印加電圧８ボルトにて抵抗性素子内を
流れる電流の相対的量との間の関係を示すグラフ図。
【図３】印加電圧（±１０ボルトの範囲内）と、約５０
０ｎｍの長さの本発明の抵抗性素子を通って流れる測定
した電流（３０℃で）との間の関係を示すグラフ図。
【図４】印加電圧（±１０ボルトの範囲内）と、約２５
０ｎｍの長さの本発明の抵抗性素子を通って流れる測定
した電流（３０℃で）との間の関係を示すグラフ図。
【図５】印加電圧（±１０ボルトの範囲内）と、約５０
０ｎｍの長さの本発明の抵抗性素子を通って流れる測定
した電流（９０℃で）との間の関係を示すグラフ図。
【図６】印加電圧（±１０ボルトの範囲内）と、約２５
０ｎｍの長さの本発明の抵抗性素子を通って流れる測定
した電流（９０℃で）との間の関係を示すグラフ図。
【符号の説明】
１００ シリコン基板 １１０ ステップト層 １１５ ステップ １１６ 導電性層 １２０ 絶縁層 １２５ バイア １３０ シリコン １３５ 抵抗性素子
───────────────────────────────────────────────────── フロントページの続き (71)出願人 596077259 600 Ｍｏｕｎｔａｉｎ Ａｖｅｎｕｅ, Ｍｕｒｒａｙ Ｈｉｌｌ， Ｎｅｗ Ｊｅ ｒｓｅｙ 07974−0636Ｕ．Ｓ．Ａ. (72)発明者 ジョゼ ベック アメリカ合衆国，07901 ニュージャージ ー，サミット，ドッグウッド ドライブ 25 (72)発明者 デヴィッド マックエロイ ボーリン アメリカ合衆国，08802 ニュージャージ ー，アズベリー，ブルームスベリー−アズ ベリー ロード 241 (72)発明者 ウィリアム マイケル マンスフィールド アメリカ合衆国，07090 ニュージャージ ー，ウェストフィールド，ホート ストリ ート 618 (72)発明者 アレン ペイン ミルズ，ジュニア アメリカ合衆国，07928 ニュージャージ ー，チャサム，メイアースヴィル ロード ７ (72)発明者 フィリップ モス プラッズマン アメリカ合衆国，07078 ニュージャージ ー，ショート ヒルズ，アッディソン ド ライブ 80

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】（Ａ）絶縁材料層により分離された第１導
    電性パスウェイおよび第２導電性パスウェイと、 （Ｂ）第１導電性パスウェイおよび第２導電性パスウェ
    イの間に配置され、電気的に接続された非線形的なシリ
    コン抵抗性素子とからなり、 前記シリコンの抵抗率は約１０5Ω-ｃｍ以上であること
    を特徴とする集積回路デバイス。
  2. 【請求項２】 前記シリコンは、多結晶シリコンである
    ことを特徴とする請求項１記載の集積回路デバイス。
  3. 【請求項３】 前記多結晶シリコンは、アンドープ多結
    晶シリコンであることを特徴とする請求項２記載の集積
    回路デバイス。
  4. 【請求項４】 前記集積回路は、複数の抵抗性素子を有
    し、少なくとも１つの抵抗性素子は、第１の断面積、第
    １の長さ、第１の抵抗値を有し、少なくとも１つの抵抗
    性素子は、第２の断面積、第２の長さ、第２の抵抗値を
    有し、第１の断面積および第１の長さのいずれかは、そ
    れぞれ第２の断面積および第２の長さとは異なり、第１
    の抵抗値は第２の抵抗値とは異なることを特徴とする請
    求項１記載の集積回路デバイス。
  5. 【請求項５】 集積回路に用いる抵抗性素子を形成する
    方法であって、 （Ａ）シリコン基板上に形成された第１の絶縁層上に第
    １の導電性パスウェイを形成するステップと、 （Ｂ）第１の導電性パスウェイト電気的に接触した状態
    である断面積および長さを有する非線形的なシリコン抵
    抗性素子を形成するステップと、 （Ｃ）前記抵抗性素子と電気的に接触状態の第２導電性
    パスウェイを形成するステップとからなることを特徴と
    する方法。
  6. 【請求項６】 前記シリコン抵抗性素子は、第１の導電
    性パスウェイ上に絶縁材料層を形成し、前記絶縁材料層
    を通って第１の導電性パスウェイへとバイアを形成し、
    アモルファスシリコンおよび多結晶シリコンからなるグ
    ループから選択されるシリコンで前記バイアを埋めるこ
    とにより形成されることを特徴とする請求項５記載の方
    法。
  7. 【請求項７】 前記シリコンは、少なくとも約２時間、
    少なくとも約６５０℃の温度で基板を加熱することによ
    り少なくとも部分的に再結晶化したアモルファスシリコ
    ンであることを特徴とする請求項６記載の方法。
  8. 【請求項８】 前記シリコンはアンドープシリコンであ
    ることを特徴とする請求項７記載の方法。
  9. 【請求項９】 第１の絶縁材料層は、少なくとも第１の
    高さと第２の高さを有し、第１の導電性層は、第１の高
    さを有する第１の絶縁材料層の少なくとも一部上に形成
    され、第１の絶縁材料層の少なくとも一部は、第２の高
    さを有し、 第１の絶縁材料層の上に第２の絶縁材料層を形成するス
    テップと、 第２の絶縁材料層を通り抜けて少なくとも２つのバイア
    を形成するステップと、ここで、 １つのバイアは、第１の高さにおける第１の絶縁材料層
    の一部の上に形成された第１の導電性層と面しており、
    １つのバイアは、第２の高さにおける第１の絶縁材料層
    の一部の上に形成された第１の導電性層の一部と面して
    おり、 各バイアをシリコンで埋めるステップと、第２の絶縁材
    料層の上のシリコンを除去するステップと、第２の絶縁
    材料層を平面化するステップとを有することを特徴とす
    る請求項５記載の方法。
  10. 【請求項１０】 前記シリコン抵抗性素子は多結晶シリ
    コン抵抗性素子であることを特徴とする請求項９記載の
    方法。
  11. 【請求項１１】 前記多結晶シリコン抵抗性素子は、ア
    ンドープ多結晶シリコン抵抗性素子であることを特徴と
    する請求項１０記載の方法。
  12. 【請求項１２】 第１導電性層の上にシリコンの層が形
    成され、このシリコンの層は、少なくとも１つの抵抗性
    素子を形成するようにパターン化され、抵抗性素子を包
    囲する絶縁材料層を形成するステップを有することを特
    徴とする請求項５記載の方法。
  13. 【請求項１３】 前記シリコン抵抗性素子は多結晶シリ
    コン抵抗性素子であることを特徴とする請求項１２記載
    の方法。
  14. 【請求項１４】 前記多結晶シリコン抵抗性素子は、ア
    ンドープ多結晶シリコン抵抗性素子であることを特徴と
    する請求項１３記載の方法。
  15. 【請求項１５】 前記シリコン抵抗性素子は、第１の導
    電性パスウェイの上に多結晶シリコンの層を蒸着し、前
    記多結晶シリコン層と第１または第２の導電背パスウェ
    イのいずれかとの間に配置された絶縁材料のパターン化
    された層を形成することにより形成され、絶縁材料によ
    り覆われていない多結晶シリコン層の部分は、第１導電
    性層と第２導電性層の間の抵抗性素子であることを特徴
    とする請求項５記載の方法。
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