ITRM960626A1 - Circuito di pilotaggio di riga per memorie flash eeprom a bassa ten= sione - Google Patents

Description

DESCRIZIONE

" CIRCUITO DI PILOTAGGIO DI RIGA PER MEMORIE FLASH EEPROM A BASSA TENSIONE"

La presente invenzione si riferisce in linea generale ai circuiti di pilotaggio per memorie a semiconduttore e concerne, in modo più particolare, un circuito di pilotaggio di riga per memorie FLASH EEPROM a bassa tensione.

Come è noto, nella realizzazione di circuiti di memoria, in particolare le memorie FLASH EEPROM, che sono internamente programmabili e cancellabili, vi è il problema della contemporanea esistenza nel circuito e quindi della necessità di contemporanea gestione di segnali logici e di segnali variabili in un intervallo “esteso” di tensione. Tali segnali variabili in un intervallo esteso di tensione sono quelli che servono per le varie modalità operative della memoria, come la lettura o la programmazione o la cancellazione. I segnali logici, invece, sono quelli di comando e vanno da massa, simboleggiata con GND, alla tensione di alimentazione, indicata con VDD. La normale' tensione di alimentazione in questi circuiti, che sono anche definiti circuiti a bassa tensione o bassa potenza, è attualmente intorno a 3.3 volt, mentre la tensione che poi serve per operazioni come la programmazione interna o la cancellazione può anche arrivare a 12 volt 5 volt ad esempio per operazioni di lettura).

Ciò implica, da un lato, la necessità di realizzare sul chip una serie di circuiti che, a partire dalla bassa tensione di alimentazione di 3.3 volt, generino queste tensioni superiori e, dall’altro lato, la necessità di realizzare, all’interno della memoria, dei circuiti che siano in grado di gestire o maneggiare queste tensioni più elevate della tensione di alimentazione senza introdurre ritardi di tempo incompatibili con il corretto funzionamento della memoria e quindi senza pregiudicarne il tempo di accesso. Il requisito fondamentale di tali circuiti è, perciò, quello della velocità: essi sono definiti circuiti traslatori di tensione.

Lo scopo della presente invenzione non è quello di generare tali tensioni di funzionamento superiori alla tensione di alimentazione, ma di gestirle in maniera veloce, realizzando possibilmente anche una economia di spazio sul silicio.

Più precisamente, lo scopo della presente invenzione è di realizzare un circuito traslatore di tensione che, avendo in ingresso dei segnali logici che variano tra 0 e 3.3 volt ed avendo disponibili delle tensioni generate da altri circuiti appositi variabili tra -9 e 12 volt, sia in grado di fornire tensioni di usata anch’esse variabili a tutta escursione tra questi due ultimi limiti e che sia nello stesso tempo molto veloce ed occupi una piccola area del silicio.

Poiché il tempo di lettura di una memoria è una delle sue caratteristiche fondamentali e poiché le operazioni di lettura implicano una tensione superiore alla tensione di alimentazione, la principale ma, naturalmente, non esclusiva applicazione della presente invenzione è quella di realizzare un circuito di pilotaggio di riga per memoria FLASH EEPROM, operante come circuito traslatore destinato a portare tale summenzionata tensione di lettura alle righe o wordlines selezionate della memoria.

Riepilogando quanto sopra accennato, nella attuale tecnologia delle memorie FLASH EEPROM con tensione di alimentazione di 3.3 volt, le operazioni di lettura vengono eseguite pilotando la wordline selezionata a 5 volt e le wordlines non selezionate a massa GND. Per la esecuzione di altre operazioni, come la programmazione e la cancellazione, le wordlines debbono essere pilotate ad altre tensioni, tipicamente da -9 volt a 12 volt. Per far fronte a queste tensioni sensibilmente superiori alla tensione di alimentazione, nei circuiti di pilotaggio di riga debbono essere usati transistori ad alta tensione. Nella tecnologia MOS con canale P o con canale N, i transistori ad alta tensione hanno delle prestazioni alquanto scadenti, in confronto con i transistori a bassa tensione, come è ben noto agli esperti nel ramo, in vista dell’elevato spessore dell'ossido di gate richiesto. Questa è effettivamente l'origine del problema, perchè in applicazioni molto rapide, come è quella delle summenzionate memorie, con tempo di accesso di 10 - 20 nsec, il circuito di pilotaggio di riga deve pilotare la wordline in modo molto rapido, nonostante l'impiego di transistori ad alta tensione, visto che un eventuale ritardo nella commutazione delle tensioni delle wordlines impatta direttamente e negativamente sul tempo di accesso alla memoria.

Partendo, quindi, da una situazione di una memoria FLASH EEPROM avente tensioni logiche di comando comprese tra 0 e 3.3 volt nonché tensioni di funzionamento (VX) per le operazioni di lettura, programmazione o cancellazione comprese tra -9 e 12 volt e comprendente una sezione di decodificazione schematizzabile in un circuito porta NOR che riceve il segnale di selezione, collegato attraverso un nodo di ingresso ad un circuito invertitore, forma oggetto specifico della presente invenzione un circuito traslatore di tensione per pilotare le righe o wordlines della memoria in cui :

- la wordline che deve essere pilotata è collegata a massa attraverso un primo transistore interruttore di tipo N-MOS pilotato in gate dal segnale logico di selezione applicato attraverso detto circuito NOR e detto circuito invertitore ed è collegata alla tensione di funzionamento attraverso un secondo transistore interruttore di tipo P-MOS,

- un primo transistore di retroazione di tipo P-MOS pilotato in gate direttamente da detta wordline è inserito tra la tensione di funzionamento e la regione di gate di detto secondo transistore interruttore,

- un secondo transistore di retroazione di tipo N-MOS pilotato in gate direttamente da detta wordline è inserito tra il nodo di connessione tra detto primo transistore di retroazione e la regione di gate di detto secondo transistore interruttore ed il nodo di ingresso sulla regione di gate di detto primo transistore interruttore.

Nella preferita forma di realizzazione, il nodo di connessione tra detto primo transistore di retroazione e la regione di gate di detto secondo transistore interruttore è collegato a massa attraverso un transistore di blocco di tipo N-MOS pilotato in gate dal segnale di selezione invertito una volta e prelevato dal punto di connessione tra detto circuito NOR e detto circuito invertitore,

Ulteriori particolarità e vantaggi appariranno evidenti dal seguito della descrizione con riferimento ai disegni allegati, in cui è rappresentata a titolo illustrativo e non restrittivo la preferita forma di realizzazione della presente invenzione in confronto con una soluzione della tecnica anteriore.

Nei disegni:

la Figura 1 mostra una schema di un circuito di pilotaggio di riga tradizionale,

la Figura 2 mostra un grafico delle forme d’onda delle tensioni significative del circuito della Figura 1 ,

la Figura 3 mostra uno schema di un circuito di pilotaggio di riga secondo la presente invenzione,

la Figura 4 mostra una grafico delle forme d’onda delle tensioni significative del circuito della Figura 3.

Con riferimento ora alle Figure 1 e 2, verrà spiegato il funzionamento del circuito tradizionale.

Si precisa, innanzi tutto, che il circuito invertitore BUFF ed il circuito porta NAND della Figura 1 non sono da considerare come veri ed individuali componenti del circuito in esame, ma piuttosto sono indicati simbolicamente in rappresentazione della sezione di decodificazione di riga preesistente, riportati solo per chiarezza di descrizione. Una ulteriore precisazione riguarda il fatto che con VX e con VXGND sono genericamente indicate la tensione di funzionamento e la massa che debbono essere traslate alla wordline.

Nel circuito in esame, la wordline viene collegata attraverso il nodo 1 alla tensione VX ed a massa VXGND, rispettivamente tramite il transistore pull-up3 con canale P ed il transistore pull-down2 con canale N, operanti in pratica come interruttori. La regione di gate del transistore pull-down2 è co Negata al nodo di ingresso 16, mentre la regione di gate del transistore pull-up3 è col legata al nodo 6. Fra la tensione di funzionamento VX e la regione di gate del transistore pullup3, sul nodo 6, viene inserito un transistore di retroazione TP4 con canale P. La regione di gate del transistore di retroazione TP4 è pilotata direttamente dalla wordline.

Il funzionamento avviene in questo modo. Se all’ingresso abbiamo un segnale di selezione di livello logico 1 , esso sarà invertito a livello 0 dal circuito invertitore BUFF e nuovamente invertito a livello 1 dal circuito NAND sul nodo 16. Questo segnale, che è sempre di bassa tensione perchè è un segnale logico, accende il transistore pulldown2 il quale, una volta acceso, porta il nodo 1 e quindi la wordline a VXGND. L’abbassamento della tensione della wordline si ripercuote sulla regione di gate, del transistore di retroazione TP4 che tenderà ad accendersi. Poiché il transistore TP4 è inserito tra la tensione VX e la regione di gate del transistore pull-up3 attraverso il nodo 6 , una volta acceso, esso farà salire la tensione del nodo 6 fino a VX , con la conseguenza di spegnere completamente il transistore pull-up3. in questo modo, la wordline è perfettamente collegata a VXGND attraverso il transistore pull-down2 acceso ed è perfettamente isolata dalla tensione VX attraverso il transistore pu!l-up3 spento.

Per evitare che la alta tensione VX possa ripercuotersi sulla sezione logica del circuito, che è a bassa tensione, tra il nodo 6 ed il nodo 16 viene inserito un transistore di blocco TN1.

Tutti i transistori finora indicati sono di tipo ad alta tensione, come indicato nel disegno dalla lettera H.

L’impiego del transistore di retroazione TP4 è reso necessario dal fatto che la tensione logica disponibile sul nodo 16 e, quindi, sulla regione di gate del transistore pull-up3 non sarebbe sufficiente a spegnere detto transistore pull-up3: infatti, si vede che esso è collegato alla tensione VX che, per questa applicazione è di 5 volt, per cui avrebbe la regione di gate ad una tensione troppo alta per essere pilotata da detta tensione logica di ingresso.

Partendo dalla condizione nella quale la wordline è stata portata a VXGND dalla tensione VX, esaminiamo, ora, la commutazione inversa.

Se il segnale di selezione passa allo stato logico 0, avremo un livello logico 1 all’uscita dell 'invertitore BUFF ed ancora un livello logico 0 all’uscita del circuito NAND, sul nodo 16. La tensione logica 0 su nodo 16 applicata alla regione di gate del transistore pull-down2 comporta lo spegnimento di quest’ultimo e, con ciò, l'isolamento della wordline dalla massa VXGND. Inoltre, tale tensione logica 0, attraverso il transistore TN1 ed il nodo 6 viene applicata alla regione di gate del transistore pull-up3 e tenderà ad accenderlo, facendo salire la tensione della wordline che tenderà al valore VX. Poiché la wordline è collegata alla regione di gate del transistore di retroazione TP4, a mano a mano che la tensione della wordline sale, si indebolisce la conduzione del transistore TP4 fino a spegnersi quando la wordline raggiungerà proprio la tensione VX. Quando il transistore TP4 è spento, il transistore pull-up3 è acceso e la wordline è direttamente collegata alla tensione VX e completamente isolata dalla massa VXGND dal transistore pull-down2 spento.

Allo scopo di migliorare le prestazioni di un tale circuito principalmente sotto l’aspetto della velocità, la presente invenzione propone la soluzione circuitale illustrata nella Figura 3.

Si premette che le funzioni di decodificazione simboleggiate dal circuito invertitore BUFF e successivo circuito NAND della Figura 1 sono ritrovabili ne! circuito NOR nella Figura 3.

Nel circuito della Figura 3, si vede che la wordline è ancora col legata attraverso il nodo 1 alla tensione di funzionamento VX tramite il transistore pull-up3 con canale P ed alla massa VXGND tramite il transistore pull-down2 con canale N. Si vede inoltre che è previsto ancora un transistore di retroazione TP4 pilotato in gate direttamente dalla wordline ed inserito tra la tensione VX e, attraverso il nodo 6, la regione di gate del transistore pull-up3. Ciò che sostanzialmente distingue questo circuito da quello noto è l'impiego di un ulteriore transistore di retroazione TN5 con canale N, anche questo pilotato direttamente in gate dalla wordline, inserito tra il nodo 6, ovvero la regione di gate del transistore pull-up3, e la regione di gate del transistore pull-down2. É da notare ancora l'inserimento del transistore TN1 con canale N tra il nodo 6 e la massa, con la regione di gate pilotata dal detto nodo 6 e, quindi, dallo stesso segnale di selezione invertito una volta.

Il funzionamento avviene nel modo seguente. Quando il segnale logico di selezione ha livello 0, il nodo 5 si trova al livello logico 1, che corrisponde alla tensione di alimentazione VDD. Il transistore TN1, pilotato dal segnale di selezione invertito, viene acceso e tende a portare a 0 il nodo 6. Nel momento in cui il nodo 6 è portato a 0 , il transistore pull-down2 viene spento perchè il segnale 1 del nodo 5 viene invertito nuovamente dal circuito invertitore BUFF e portato a 0 sul nodo 0 e quindi sulla regione di gate del transistore pulìdown2 che si spegne.

Considerando invece il transistore TN5, abbiamo sul nodo 0 una tensione di 0 volt e sul nodo 6 ancora una tensione di 0 volt, come già visto, dovuta alla conduzione del transistore TN1.

Poiché il nodo 6 si trova a 0 ed il transistore pull-down2 è spento, il transistore pull-up3 sarà acceso e farà in modo che la wordline cominci a salire verso la tensione VX. Salendo verso la tensione VX, la wordline porterà allo spegnimento il transistore di retroazione TP4 attraverso il nodo 18. D’altra parte, l'innalzamento della tensione del nodo 18 comporterà l’innalzamento della tensione di gate del transistore TN5 di tipo N, però, poiché vi è uno stato 0 sia sul nodo 6, sia sul nodo 0, cioè ai capi di questo transistore, l’accensione del transistore TN5 non avrà alcun effetto. Come risultato finale, la wordline viene portata alla tensione VX ed è completamente isolata dalla tensione VXGND.

Per la commutazione opposta, quando il segnale di selezione passa dallo stato logico 0 allo stato logico 1, il nodo 5 assumerà lo stato invertito 0 e conseguentemente il transistore TN1 verrà spento e rilascerà il nodo 6, cioè lo sgancerà dalla tensione di massa GND. A seguito della ulteriore inversione del segnale operata dal circuito invertitore BUFF, il nodo 0 passerà allo stato 1 e piloterà la regione di gate del transistore pull-down2 accendendolo, mentre la tensione sul nodo 0 verrà completamente trasferita al nodo 6 attraverso il secondo transistore di retroazione TN5. Infatti, poiché sulla regione di gate del transistore TN5 si trova ancora la tensione VX della precedente commutazione, proveniente dal nodo 18 e dalla wordline, il transistore TN5 è ancora acceso.

In questa commutazione si utilizza la seguente situazione di fatto: la wordline si trova ancora alla tensione VX ed il transistore TN5 è acceso. Il segnale di livello logico 1 che si presenta sul nodo 0 mentre accende il transistore pull-down2 - e questo è il suo scopo primario - riesce anche a trasferire una certa quantità di carica sul nodo 6 e, quindi, riesce ad innalzare leggermente la tensione del nodo 6. In pratica, il nodo 6 sale un po' di più di quanto salirebbe se non ci fosse il transistore TN5. Nel momento in cui la tensione del nodo 6 sale più rapidamente, si ha il doppio effetto di facilitare e di accelerare lo spegnimento del transistore pull-up3 con canale P alla cui regione di gate esso è collegato.

In questa fase, abbiamo quindi questa configurazione: la tensione del nodo 6 sta salendo, il transistore pull-down2 è acceso e quindi tende ad abbassare la tensione della wordline. Nel momento in cui essa si avvicina a 0 , essa inizia a spegnere il transistore TN5, però si è verificato uno spunto iniziale che ha permesso di innescare e, in definitiva, di anticipare la commutazione del transistore pu!!-up3 di una piccola frazione, riducendo cosi il tempo di transizione. Poiché la tensione del nodo 6 sta salendo, il transistore pull-up3 si sta spegnendo, quindi la tensione della wordline tende a scendere verso 0: a mano a mano che essa si avvicina a 0 , essa spegne il secondo transistore di retroazione TN5 con canale N, ma accendo il primo transistore di retroazione TP4, il quale, a sua volta, sempre attraverso il nodo 6, completa lo spegnimento del transistore pull-up3. A questo punto, con il transistore pull-up3 spento e con il transistore pull-down2 acceso, la wordline è isolata dalla tensione VX e connessa alla tensione VXGND.

La caratteristica fondamentale di questo circuito è proprio quella di sfruttare il descritto secondo effetto di retroazione tra il nodo 0 ed il nodo 6, retroazione garantita dal transistore TN5 che, nella transizione tra 0 e 1 sfrutta il suo preesistente stato di conduzione connesso al preesistente stato delia wordline.

Con riferimento alle Figure 2 e 4, che mostrano gli andamenti delle tensioni di selezione, sul nodo 6 e sulla wordline, appare evidente che il nodo 6 si innalza in misura leggermente superiore che non nel caso del circuito tradizionale. Un tempo di salita più rapido sul nodo 6 significa uno spegnimento più rapido del transistore pull-up3 che, a sua volta, significa un abbassamento più rapito della tensione della wordline che è sganciata dalla tensione VX.

A completamento di queste osservazioni, è da rimarcare che, mentre il primo effetto di retroazione garantito dal transistore TP4 è un effetto di retroazione tra l'uscita e l’ingresso del circuito, il secondo effetto di retroazione viene introdotto e promosso direttamente dall'ingresso del circuito, essendo la funzione dell’uscita soltanto quella di prestabilire uno stato di conduzione nel transistore TN5. Il transistore TN5 non prende il segnale in uscita, ma lo prende dall’ingresso, quindi anche in anticipo di tempo, comportando il già definito effetto di spunto.

L’aggravio che si è dovuto pagare per ottenere questo risultato è quello di aver dovuto caricare il nodo 18 con il detto transistore TN5, però questo aggravio, oltre che essere largamente compensato dal detto effetto di spunto, è perfettamente tollerabile, dal punto di vista del processo, grazie alle ridotte dimensione di questo transistore, che prevedono, ad esempio, L = 1.4 e W = 6.

Un ulteriore vantaggio della soluzione della presente invenzione, connesso anche con la sostituzione del circuito NAND con un circuito NOR, è costituito dalla riduzione dell'area del silicio necessaria per la sua implementazione.

É noto, infatti, che i circuiti di pilotaggio di riga nella topologia della memoria debbono avere la stessa dimensione in Y dell’array della memoria. Ciò implica che qualsiasi guadagno che si riesca ad ottenere nella dimensione X del circuito comporterà un guadagno molto rilevante nella sua area complessiva, poiché tale risparmio si estenderà a tutta la dimensione Y del circuito. Quindi, per risparmiare area di silicio è di fondamentale importanza che i circuiti di pilotaggio in questione siano disegnati con dimensioni di larghezza il più possibile compatte. La differenza tra la soluzione tradizionale e la soluzione della presente invenzione è stata analizzata facendo la somma di tutti i valori W e si è constatato che la soluzione della presente invenzione comporta una dimensione W cumulativa inferiore a quella della soluzione tradizionale: ciò significa un doppio vantaggio di migliori prestazioni con minore area di silicio.

In quel che precede è stata descritta la preferita forma di realizzazione della presente invenzione, ma deve essere chiaro che gli esperti nel ramo potranno apportare modificazioni e cambiamenti nella componentistica senza con ciò uscire dall'ambito di protezione della presente privativa industriale.

Claims (1)

1. RIVENDICAZIONI 1.- Circuito traslatore di tensione per il pilotaggio delle righe o wordlines di memorie FLASH EEPROM aventi tensioni logiche di comando comprese tra 0 e 3.3 volt nonché tensioni di funzionamento (VX) per le operazioni di lettura, programmazione o cancellazione comprese tra -9 e 12 volt, comprendenti una sezione di decodificazione schematizzabile in un circuito porta NOR che invia il segnale di selezione collegato attraverso un nodo di ingresso (nodo 5) ad un circuito invertitore (BUFF), caratterizzato dal fatto che : - la wordline che deve essere pilotata (nodo 1) è collegata a massa (VXGND) attraverso un primo transistore interruttore (pulldown2) di tipo N-MOS pilotato in gate (nodo 0) dal segnale logico di selezione applicato attraverso detto circuito NOR e detto circuito invertitore (BUFF) ed è collegata alla tensione di funzionamento (VX) attraverso un secondo transistore interruttore (pull-up3) di tipo P-MOS, - un primo transistore di retroazione (TP4) di tipo P-MOS pilotato in gate (nodo 6) direttamente da detta wordline è inserito tra la tensione di funzionamento (VX) e la regione di gate (nodo 6) di detto secondo transistore interruttore (pull-up3), - un secondo transistore di retroazione (TN5) di tipo N-MOS pilotato in gate direttamente da detta wordline (nodo 18) è inserito tra il nodo di connessione (nodo 6) tra detto primo transistore di retroazione (TP4) e la regione di gate di detto secondo transistore interruttore (pullup3) ed il nodo di ingresso (nodo 0) sulla regione di gate di detto primo transistore interruttore (pull-down2). 2.- Circuito traslatore di tensione secondo la rivendicazione 1 , caratterizzato dal fatto che il nodo di connessione (nodo 6) tra detto primo transistore di retroazione (TP4) e la regione di gate di detto secondo transistore interruttore (pull-up3) è collegato a massa attraverso un transistore di blocco (TN1) di tipo N-MOS pilotato in gate dal segnale di selezione invertito una volta e prelevato dal punto di connessione (nodo 5) tra detto circuito NOR e detto circuito invertitore (BUFF). 3.- Circuito traslatore di tensione secondo le rivendicazioni 1 e 2, caratterizzato dal fatto che detti transistori interruttori (pull-up3, pulidown2), detti transistori di retroazione (TP4, TN5) e detto transistore di blocco (TN1) sono transistori per alta tensione (H). 4.- Circuito traslatore di tensione secondo una qualsiasi delle precedenti rivendicazioni e sostanzialmente come descritto nella descrizione e rappresentato nella Figura 3 dei disegni allegati.