IT9009328A1 - Sintetizzatore di frequenza. - Google Patents

Description

la presenza di ogni jitter residuo nell'ingresso di controllo del VCO e risultante dal circuito di controllo N-frazionario. Qualunque tale jitter residuo produce un segnale di controllo sulla linea 106 che regola di conseguenza il valore del segnale di correzione del jitter o distorsione. Viene generata una modulazione di frequenza a due vie mediante un circuito in-banda (in-band) 64 incorporante un integratore 68 ed un circuito di banda intera 66. Con nessun ingresso FM, un contatore 80 rileva qualunque divergenza in Fo dal valore desiderato e causato da un ingresso spurio nell'integratore. Un segnale di controllo risultante sulla linea 92 devia ogni tale ingresso spurio. Il rilevatore coerente 94 rileva, nell'ingresso di controllo del VCO, qualunque componente che sia coerente col segnale di modulazione in-banda e regola il segnale di modulazione di banda intera per eliminarlo in modo da generare una corretta FM [modulazione di frequenza]. (Fig.l)

DESCRIZIONE

L'invenzione si riferisce a sintetizzatori di frequenza.

Secondo 11invenzione , viene previsto un sintetizzatore di frequenza di tipo "N-frazionario", comprendente mezzi a oscillatore controllabile aventi un ingresso di controllo e generanti una frequenza di uscita variabile, mezzi di divisione variabili aventi un fattore di divisione variabile e collegati in circuito ad anello [cioè chiuso] a bloccaggio di fase per ricevere e dividere la frequenza di uscita variabile, mezzi di rilevamento di fase nel circuito ad anello collegati per ricevere la frequenza divisa e una frequenza di riferimento e per comparare le loro fasi per produrre un segnale di errore dipendente dalla fase collegato all'ingresso di controllo cioè di comando del mezzo di oscillazione controliabile per regolarlo in modo da minimizzare l'errore di segnale, mezzi per variare periodicamente il fattore di divisione dei mezzi di divisione per cui il suo valore medio ha componenti interi e frazionari ed è tale che la frequenza di uscita abbia un valore desiderato, mezzi per produrre un segnale di correzione del jitter (cioè della distorsione casuale della frequenza) del segnale per bilanciare la distorsione nel segnale di errore dipendente dalla fase e generata in esso dalla variazione periodica del fattore di divisione, e mezzo di rilevamento per rilevare qualsiasi tale distorsione nel segnale di errore dipendente dalla fase e per regolare il segnale di correzione della distorsione in modo da ridurre o eliminare qualsiasi tale distorsione.

Secondo l'invenzione, viene anche previsto un sintetizzatore di frequenza di tipo "N-frazionario", comprendente mezzi ad oscillatore controllabile generanti una frequenza di uscita variabile, mezzi di divisione variabile aventi un fattore di divisione variabile e collegati in un circuito ad anello a bloccaggio di fase per ricevere e dividere la frequenza di uscita variabile, mezzi di rilevamento di fase nel circuito ad anello collegati per ricevere la frequenza divisa ed una frequenza di riferimento e per comparare le loro fasi per produrre un segnale di errore dipendente dalla fase per regolare i mezzi di oscillazione, controllabili in modo da minimizzare il segnale di errore, mezzi per variare periodicamente il fattore di divisione dei mezzi di divisione per cui il suo valore medio ha componenti interi e frazionari ed è tale che la frequenza dì uscita ha un valore desiderato, tali mezzi comprendenti primi mezzi di accumulazione collegati per ricevere un segnale d'ingresso corrispondente alla parte frazionaria richiesta per il fattore di divisione dei mezzi di divisione e per sommare ripetutamente questo segnale d'ingresso ai contenuti dei mezzi di accumulazione ad una entità dipendente dalla frequenza di riferimento in modo da produrre un segnale di sovrafflusso o portante per causare la variazione periodica del fattore di divisione dei mezzi di divisione, secondi mezzi di accumulazione collegati per ricevere i contenuti dei primi mezzo di accumulazione e per sommare ripetutamente quei contenuti con i propri contenuti ad una entità dipendente dalla frequenza di riferimento, in modo da produrre segnali di sovrafflusso o portanti che eseguono scorrimenti cioè commutazioni ripetuti e temporanei nella fase della frequenza divisa rispetto alla frequenza di riferimento in modo da bilanciare l’effetto sul segnale di errore dipendente dalla fase che avrebbero altrimenti le differenze di fase rilevate dai mezzi di rilevamento della fase fino a quel detto scorrimento, e mezzi di correzione della distorsione (jitter) sensibili, ai contenuti dei secondi mezzi di accumulazione per derivare, come segnale di correzione della distorsione, un segnale analogico differenziato per bilanciare la distorsione o jitter nel segnale di errore dipendente dalla fase e ivi generato dalla variazione periodica del fattore di divisione, i mezzi di correzione della distorsione comprendendo mezzi dif ferenzianti collegati per produrre successivi segnali di differenza rappresentanti le differenze tra valori successivi dei mezzi di accumulazione, in modo da produrre un'uscita differenziata, e mezzi di conversione da digitale ad analogico per produrre, come segnale di correzione della distorsione, una rappresentazione analogica dell'uscita dei mezzi differenzianti.

Secondo l'invenzione, viene ulteriormente previsto un sintetizzatore di frequenza, comprendente mezzi ad oscillatore controllabile producenti una frequenza di uscita variabile, mezzi di divisione variabili aventi un fattore di divisione variabile e collegati in un circuito ad anello a bloccaggio di fase per ricevere e dividere la frequenza di uscita variabile, mezzi di rilevamento di fase nel circuito ad anello collegati per ricevere la frequenza divisa ed una frequenza di riferimento e per comparare le loro fasi per generare un segnale di errore dipendente dalla fase per regolare i mezzi di oscillazione controllabili in modo da minimizzare il segnale di errore, mezzi di modulazione di frequenza a due vie sensibili ad un segnale di modulazione di frequenza ed includenti un circuito in-banda (in-band) ed un circuito di banda intera, il circuito in-banda includendo mezzi integranti sensibili al segnale di modulazione di frequenza per produrre un corrispondente segnale di fase che viene sommato algebricamente al segnale di errore dipendente dalla fase, il circuito di banda intera inviando il segnale di modulazione di frequenza direttamente ai mezzi di oscillazione per regolare la frequenza di uscita di questi ultimi e mezzi di calibrazione operativi in assenza di qualunque segnale di modulazione di frequenza per rilevare la deriva nella frequenza di uscita causata da un ingresso spurio nel mezzo integrante e per produrre un segnale di correzione allo scopo di ridurre o eliminare qualunque tale deriva.

Verrà appresso descritto un sintetizzatore di frequenza incorporante l'invenzione, a solo titolo di esempio, con riferimento ai disegni allegati in cui: la

Fig. 1 è un diagramma a blocchi semplificato del circuito del sintetizzatore; e la

Fig. 2 è un diagramma a blocchi corrispondente a parte di Fig. 1 ma mostrante modificazioni.

Il sintetizzatore di frequenza comprende un oscillatore di tensione controllata (VCO) 10 producente una frequenza di uscita Fo ad un terminale 12 attraverso una linea li. La frequenza dell'oscillatore 10 è controllata attraverso un circuito ad anello a bloccaggio di fase 16. Pertanto, l'uscita da VCO 10 è inviata attraverso una linea 18 ad un divisore 20 la cui frequenza di uscita Fd è inviata attraverso una linea 22 ad un ingresso di un rilevatore di fase 26. Il secondo ingresso del rilevatore di fase riceve un segnale avente una frequenza Fr su una linea 30. Quest’ultimo segnale è generato da un segnale d'ingresso avente una frequenza Fi che è ricevuta su una linea 32 e divisa in un divisore fisso 34.

In modo noto, il rilevatore di fase 26 produce un segnale di controllo su una linea 36 che è dipendente dalla differenza di fase tra i due ingressi Fd e Fr, che esso riceve. Questo segnale di controllo è inviato attraverso un addizionatore 38 ed un filtro 40 al VCO 10 lungo una linea 42 e regola la frequenza (Fo) del VCO in direzione tale da ridurre il valore del segnale di controllo sulla linea 36 a zero (in quel momento, le frequenze Fd e Fr essendo le stesse).

Pertanto, se il fattore di divisione del divisore 20 è N, ne consegue che, quando il circuito ad anello è bloccato,

Fd = Fr (1)

Tuttavia,

Fd = Fo/N (2)

Quindi,

Fo = N.Fr (3) In un esempio pratico, Fi può essere 10 MHz ed il fattore di divisione fisso del divisore 3it può essere 100. Quindi, Fr è 100 kHz. Se N è variabile tra 500 e 1000 (per esempio), ne consegue ohe Fo è variabile tra 50 e 100 MHz.

Se N è variabile soltanto per incrementi di numeri interi, ne consegue che la più piccola variazione in Fo uguaglierebbe la frequenza di riferimento Fr {100 kHz in questo esempio). Per poter generare variazioni molto più piccole in Fo (variazioni di 1 kHz per esempio), il circuito include mezzi, che verranno appresso descritti, per produrre l'effetto di cambiamento di N per variazioni frazionarie, realizzando pertanto un sintetizzatore "N-frazionarlo".

Ciò è ottenuto facendo in modo che Fo sia leggermente maggiore di N.Fd in modo che il valore del segnale di controllo sulla linea 36 aumenti progressivamente. Quando Fo ha avanzato di fase rispetto a Fr di un ciclo completo, il fattore di divisione N è aumentato per unità, in modo da eliminare un ciclo completo di Fo. Ciò riporta a zero la differenza di fase tra Fr e Fd. Il processo quindi si ripete con l'effetto di consentire ad N di avere partì intere e frazionarie e quindi di variare Fo per meno del valore di Fr.

Allo scopo di produrre le variazioni unitarie periodiche richieste nel fattore di divisione N, il sistema include un primo accumulatore 44 che riceve un segnale su un canale 46 rappresentante il valore frazionario del valore desiderato per N, il valore intero essendo inviato al divisore 20 su un canale 48. L'accumulatore 44 è sincronizzato dalla frequenza di riferimento Fr per mezzo della linea 50 e quindi subisce periodicamente sovrafflussi negli istanti di tempo dipendenti dal valore frazionario di N. Ciascun sovrafflusso alimenta un segnale su una linea 51 al divisore 20 e provoca una variazione unitaria nel fattore di divisione N per lo scopo sopra descritto, portando quindi in fase Fo e Fr ed assicurando che il valore medio di Fo sia uguale a N.Fr dove N ha ora parti intere e frazionarie.

Il procedimento descritto avrebbe l'effetto di dare al segnale sulla linea 36 una forma d’onda a denti di sega o distorsione (jitter), producendo pertanto una inaccettabile modulazione di Fo. Per evitare o ridurre ciò, viene previsto un secondo accumulatore 52, anch'esso sincronizzato alla frequenza di riferimento per mezzo della linea 50, ed in risposta a ciascun tale segnale di temporizzazione riceve i contenuti dell'accumulatore 44 e li somma ai propri attuali contenuti. L’uscita portante dell’accumulatore 52 è collegata attraverso una linea 54 e attraverso un circuito di ritardo 56 al divisore 20 e serve a incrementare N a (N 1) durante un ciclo di Fr e di diminuirlo a (N - 1) durante il ciclo successivo. Pertanto, l’accumulatore 52 non causa alcuna variazione in N ma riduce considerevolmente la distorsione nel segnale di controllo sulla linea 36. Per ridurre ulteriormente la distorsione (jitter), l'uscita dell'accumulatore 52 è convertita in forma analogica in un convertitore digitale/analogico 57 e differenziata in un circuito differenziatore 58, ed il risultante segnale di correzione della distorsione (jitter) è sommato in un addizionatore 59 con l'uscita del rilevatore di fase 26 sulla linea 36. Il valore richiesto del segnale di correzione della distorsione varia con il fattore di divisione N ed è quindi regolato in dipendenza del valore di Fd per mezzo della linea 60.

Gli accumulatori 44 e 52 possono essere collegati per essere sincronizzati dal segnale Fd invece che dal segnale Fr.

Per una più completa descrizione del circuito per la regolazione del rapporto di divisione effettiva del divisore 20 in variazioni frazionarie, viene fatto riferimento alla descrizione del brevetto No. 2026268 del Regno Unito.

Il circuito di Fig.1 include mezzi per produrre la modulazione di frequenza. Il segnale di modulazione di frequenza Fm è inviato su una linea 61 e fatto passare attraverso un commutatore 62 in un percorso di circuito in banda ("IB") 64 ed in un circuito a banda intera 66. Il circuito IB comprende un integratore 68 il quale, per gli scopi della presente invenzione si presuppone abbia gamma illimitata e che integri il segnale Fm e produca un segnale di uscita Pm su una linea 70, che viene inviato nel secondo ingresso dell'addizionatore 38. Il circuito di banda intera 66 comprende un blocco di elaborazione 72 che accoppia il segnale Fm al secondo ingresso di controllo del VCO 10.

Quando la modulazione di frequenza richiesta da un segnale Fm ha una frequenza esterna alla larghezza di banda del circuito ad anello a bloccaggio di fase, la modulazione richiesta può essere ottenuta modulando la frequenza di uscita (Fo) del VCO 10 direttamente per mezzo del segnale sulla linea 74 ed il circuito di banda intera. Poiché la modulazione di frequenza richiesta cade al di fuori della larghezza di banda del circuito ad anello a bloccaggio di fase, la modulazione risultante su Fo non sarà influenzata dal circuito ad anello. Tuttavia, se la modulazione di frequenza richiesta è compresa nella larghezza di banda del circuito ad anello a bloccaggio di fase, essa non può essere ottenuta mediante semplice modulazione della frequenza del VCO 10. In altre parole, ove la modulazione di frequenza rappresentata dal segnale Fm rientri nella larghezza di banda del circuito ad anello a bloccaggio di fase, un segnale di modulazione alimentato sulla linea 74 al VCO 10 mediante il circuito di banda intera non avrebbe per se stesso alcun effetto utile: l'escursione di frequenza risultante del VCO 10 sarebbe interpretata come un errore del valore corretto di Fo, come rappresentato dai valori attuali per Fr e N, ed il circuito ad anello produrrebbe quindi un segnale di controllo sulla linea 36 che cambierebbe la frequenza di uscita di VCO, Fo, in modo da cancellare la modulazione di frequenza. Pertanto, allo scopo di ottenere la modulazione di frequenza entro la larghezza di banda del circuito ad anello a bloccaggio di fase (modulazione in-banda), viene utilizzato il circuito IB. Il segnale Fm è inviato in un ingresso dell'integratore 68. L'uscita integrata rappresenta quindi la fase ed il segnale corrispondente Pm è sommato algebricamente a qualunque segnale di controllo in uscita dal rilevatore di fase 26. Poiché si suppone che l'integratore abbia una gamma infinita, può essere generata la modulazione di frequenza in corrente continua.

Secondo una caratteristica dell'invenzione , il circuito di banda intera porta anche il segnale IB, cioè il circuito di banda intera non include alcun filtraggio per bloccare i segnali di bassa frequenza. Pertanto, il segnale modulante applicato sulla linea 74 al VCO 10 corrisponde al segnale Pm applicato all'addizionatore 38, sebbene ovviamente il segnale sulla linea 74 sia in termini di frequenza, mentre il segnale Pm rappresenta il segnale di fase corrispondente. In risposta al segnale ricevuto sulla linea 74, la frequenza di uscita del VCO diventa corrispondentemente modulata. Poiché la modulazione è compresa, nel caso considerato, entro la larghezza di banda del circuito ad anello a bloccaggio di fase, essa viene inviata intorno al circuito ad anello e produce una corrispondente variazione nel segnale di controllo all'uscita del rilevatore di fase 26, tendente a cancellare la modulazione di Fo. Tuttavia, questa variazione nel valore del segnale di controllo dal rilevatore di fase 26 sarà essa stessa cancellata dal segnale Pm. Il risultato è, quindi, che la modulazione su Fo prodotta dal segnale sulla linea 74 è conservata.

In altre parole, tutta la modulazione di frequenza è in effetti attuata dal segnale sulla linea 74 prodotto dal circuito di banda intera 66, cioè anche quando la modulazione di frequenza richiesta è compresa nella larghezza di banda del circuito ad anello a bloccaggio di fase; in quest'ultimo caso, il procedimento di cancellazione intorno al circuito ad anello a bloccaggio di fase, che impedirebbe al segnale sulla linea 74 di effettuare questa modulazione di frequenza, è impedito dal segnale Pm generato dal circuito IB 64.

Il circuito comprende un contatore 80 che è collegato da una linea 82 per monitorare il valore della frequenza di uscita Fo. Il contatore è temporizzato da una frequenza di temporizzazione ricevuta su una linea 84 e derivata dall'uscita del divisore del segnale di riferimento 34. In questo modo, il contatore esegue accurate misure del valore di Fo e produce un corrispondente segnale di uscita su una linea 86, che è inviato ad un'unità di controllo 88. L'unità di controllo 88 riceve anche un ingresso su un canale 90 rappresentante il valore correntemente richiesto di Fo. Qualunque differenza tra i valori richiesti e quelli effettivi di Fo produce un risultante segnale di correzione su una linea 92, che è inviato ad un integratore 68 per uno scopo che verrà spiegato.

Il circuito include ulteriormente un rilevatore coerente o comparatore di frequenza 94. Questi riceve un certo numero di segnali di ingresso. Un ingresso è derivato attraverso una linea 96 e rappresenta il segnale di controllo all'uscita del filtro 40. Un altro ingresso è preso su una linea 98 dal circuito differenziatore 59 e trasporta un segnale rappresentante il valore del segnale di correzione della distorsione, all'uscita del circuito differenziatore 60. Un terso ingresso, sulla linea 100, porta un segnale corrispondente al segnale Pm. Il rilevatore coerente è controllato da un canale di controllo 102 e produce uscite sulle linee 104 e 106. La linea 104 è collegata all'unità dì elaborazione 72 nel circuito di banda intera 66. La linea 106 è collegata al rilevatore di fase 26 attraverso il convertitore digitale/analogico 57 ed il circuito differenziatore 58.

Il funzionamento del circuito è controllato da un'unità di controllo principale 110, che può essere un microprocessore. Il microprocessore genera il segnale di controllo sulla linea 90 per l'unità di controllo 88 ed il segnale di controllo sul canale 102 per il rilevatore coerente 94. Inoltre, esso ha un canale di uscita 112 che controlla il commutatore 62 e controlla anche il funzionamento di un'unità di calibrazione 114 collegata al secondo ingresso del commutatore 62. Per predisporre la frequenza di uscita del VCO 10, il microprocessore pilota i canali 46 e 48 per controllare l'accumulatore 44 ed il divisore 20.

Il funzionamento del circuito sarà appresso considerato in maggior dettaglio. Esso è controllato per mezzo di pannello di comandi 120 mediante il quale un operatore predispone il valore della frequenza che deve essere sintetizzata ed il valore di qualunque FM [modulazione di frequenza] richiesta e per mezzo del quale possono essere realizzate certe procedure di calibrazione.

Il funzionamento di base è già stato descritto. Pertanto, quando deve essere generata una particolare frequenza di uscita Fo , questa viene predisposta dall'operatore usando i comandi di ingresso 120. Opportuni segnali vengono inviati al microprocessore 90 sul canale 122, e quest’ultimo emette corrispondenti segnali di controllo sui canali 46 e 48 in modo da predisporre il divisore 20 per il corretto valore iniziale e per cominciare il conteggio dell'accumulatore 44 nel modo spiegato sopra. In questo modo, quindi, il circuito ad anello 16 controlla il VCO 10 per generare la voluta frequenza di uscita Fo.

Durante un procedimento di calibrazione, che può essere iniziato manualmente dall'operatore usando il pannello dei comandi 120 o automaticamente mediante lo stesso microprocessore, si verificano varie procedure di calibrazione che verranno appresso descritte.

La prima procedura dì calibrazione che viene descritta serve ad eliminare gli effetti di scostamenti o derive all'ingresso dell'integratore 68.

Come già spiegato, lo scopo dell'integratore è di rispondere al segnale d'ingresso di modulazione di frequenza sulla linea 60 producendo un corrispondente segnale di fase Pm. Tuttavia, come già menzionato, si suppone che 1'integratore abbia gamma infinita (producendo quindi modulazione in corrente continua). Pertanto, se una qualunque deviazione spuria è presente all'ingresso dell'integratore 68, questa provocherà un aumento continuo dell’uscita dell 'integratore , anche quando il segnale Fm è 0, simulando di conseguenza un falso segnale Pm. Ciò avrà l'effetto di produrre uno scostamento nel valore di Fo. Per controllare questo, e correggerlo, il microprocessore 90 commuta il commutatore 62 nella posizione di calibrazione, cioè nella posizione opposta a quella illustrata. Nello stesso tempo, l'unità di calibrazione 114 viene predisposta per generare un'uscita 0. Queste funzioni sono realizzate dai segnali sul canale 112. Pertanto, l'unico ingresso nell'integratore 68 sarà una qualunque deviazione spuria presente. Per mezzo del canale 90, il microprocessore 110 invia ora al comparatore di frequenza 88 un segnale rappresentante il corretto valore di Fo, cioè il valore che è predisposto dall'operatore sul pannello dei comandi 120. Il contatore 80 quindi conta il valore effettivo del segnale Fo ed invia questo al comparatore di frequenza 88 sulla linea 86. Se vi è un (qualche errore tra i valori effettivi e desiderati, causato dalla deviazione spuria all'ingresso dell'integratore 68, il comparatore 88 produce un corrispondente segnale di correzione sulla linea 92, che è inviato all'integratore per compensare la deviazione e far ritornare il segnale Fo al corretto valore.

La seconda procedura di calibrazione riguarda la verifica del corretto funzionamento del circuito IB 64 e del circuito di banda intera 66. Come già spiegato, il corretto funzionamento necessita che ogni segnale di controllo, generato dal rilevatore di fase 26 in risposta alla modulazione di frequenza su Fo provocata dal segnale sulla linea 74, sia esattamente cancellato dal segnale IB, Pm. Se non viene ottenuta una esatta cancellazione, si verificherà una modulazione di frequenza non corretta. La procedura di calibrazione richiesta è realizzata dal rilevatore coerente 94 sotto il controllo del microprocessore per mezzo dei segnali sul canale 102. Durante questa procedura di calibrazione, il rilevatore coerente 94 confronta i segnali ricevuti sulle linee 96 e 100. Se si verifica una corretta modulazione di frequenza, non deve esserci alcun segnale sulla linea 96 che sia coerente con il segnale sulla linea 100. Il segnale sulla linea 100 è il segnale Pm, e, se viene ottenuta una corretta cancellazione mediante il segnale Pm nell'addizionatore 38, quest'ultimo segnale risulterà esattamente bilanciato e sarà cancellato dal segnale passante intorno al circuito ad anello come risultato della modulazione diretta della frequenza VCO da parte del segnale sulla linea 74. Se il rilevatore coerente 94 rileva un qualunque segnale sulla linea 96 che sia coerente con il segnale sulla linea 100, il risultante segnale di correzione viene prodotto sulla linea 104 e questa regola il circuito di elaborazione 22 nel circuito di banda intera 64 in modo tale da regolare il segnale di banda intera sulla linea 74 fino a che non venga eliminato il segnale di errore sulla linea 96 e venga ottenuta una corretta modulazione di frequenza.

La terza procedura di calibrazione riguarda il corretto funzionamento della correzione di distorsione eseguita dal segnale prodotto dal convertitore digitale/analogico 57 e dal circuito differenziatore 58. Come già spiegato, questo segnale di correzione della distorsione serve ad eliminare la distorsione residua sull'uscita del rilevatore di fase 26, che rimane dopo il procedimento di cancellazione parziale della distorsione realizzato dall 'accumulatore 52. Anche la terza procedura di calibrazione è eseguita dal rilevatore coerente 94.

Il rilevatore coerente 94 viene commutato nella terza procedura di calibrazione da segnali sul canale 102 e verifica la coerenza del segnale sulla linea 96 con il segnale sulla linea 98. Il segnale sulla linea 98 rappresenta il segnale di correzione della distorsione. Se la linea 96 trasporta un qualunque segnale coerente con questo, ciò indica che la correzione della distorsione non è stata interamente ottenuta. Viene quindi emesso un opportuno segnale di correzione sulla linea 106 e inviato al rilevatore di fase 26 (attraverso il convertitore digitale/analogico 57 e il differenziatore 58) in modo da compensare ed eliminare finalmente la distorsione.

La Fig. 2 illustra soltanto parte del circuito di Fig. 1 e mostra alcune modificazioni. Gli elementi in Fig. 2 corrispondenti a quelli in Fig. 1 sono indicati in modo simile.

Come mostrato in Fig. 2, il circuito differenziatore 60 collegato all'uscita del convertitore digitale/analogico 57 per produrre il segnale di correzione della distorsione» viene eliminato. Invece viene collegato un circuito differenziante 130 all'uscita dell'accumulatore 52 che rileva la differenza tra successivi segnali digitali, l'uscita dì differenza quindi essendo inviata al convertitore digitale/analogico 57. Il circuito differenziante 130, pertanto, esegue la funzione del circuito differenziatore 58 di Fig. 1. Tuttavia, potrebbe essere usata, invece, la disposizione mostrata in Fig. 1.

Inoltre, il circuito ad anello comprende un circuito di ritardo variabile 132. Il segnale di correzione della distorsione proveniente dal convertitore digitale/analogico 57 è inviato al circuito di ritardo variabile 132 invece che all'uscita del comparatore di fase 26 (come in Fig. 1). In altre parole, la correzione della distorsione è ottenuta sfasando uno dei due ingressi al comparatore di fase 26 invece che regolando il valore del segnale di differenza di fase prodotto dal rilevatore di fase. Nel circuito di Fig. 2, il segnale di correzione sulla linea 106 proveniente dal rilevatore coerente 94 viene quindi inviato al circuito di ritardo variabile 132, per regolare il ritardo in modo corrispondente, invece che al rilevatore digitale/analogico 57. Un ulteriore ingresso è inviato al ritardo variabile 132 su una linea 134. Ciò varia il valore del ritardo a seconda del rapporto di divisione del divisore 20, allo scopo di fornire una corretta corrispondenza al variare del valore del segnale Fd. 11 segnale sulla linea 134, quindi, prende il posto del segnale sulla linea 60 nel circuito di Fig. 1.

Il circuito di Fig. 2 comprende un ulteriore ingresso di controllo su una linea 136, proveniente dal microprocessore 110. Lo scopo di questo ingresso di controllo è quello di disabilitare l'accumulatore 52 ed il circuito differenziante 130 durante i periodi in cui non vi è richiesta di alcun valore frazionario di N. Senza tale disabilitazione, 1'accumulatore 52 subirebbe continuamente un sovrafflusso e genererebbe inutili variazioni (N+l/N-1) di valore del divisore, provocanti una distorsione di fase nel VCQ 10; ciò a causa del fatto che l'eliminazione della distorsione fornita all'uscita del convertitore digitale/analogico 57 non può mai essere perfetta.

Invece, la linea di ingresso 46 può essere azzerata ottenendo lo stesso effetto salvo che la continuità della fase verrebbe perduta.

Claims (18)

1. RIVENDICAZIONI 1. Un sintetizzatore di frequenza di tipo "N-frazionario" , comprendente un oscillatore controllabile (10) avente un ingresso di controllo e generante una frequenza di uscita variabile (Fo), ed un divisore variabile (20) avente un fattore di divisione (N) e collegato in un circuito ad anello [cioè chiuso] a bloccaggio di fase per ricevere e dividere la frequenza di uscita variabile (Fo) e per inviare la frequenza divisa (Fd) ad un rilevatore di fase (26) per il confronto di fase in questo con una frequenza di riferimento (Fr) e per generare un segnale di errore dipendente dalla fase per regolare l’oscillatore controllabile (10) in modo da minimizzare il segnale di errore, un dispositivo (49, 52) per variare periodicamente il fattore di divisione (N) del divisore 20 per cui il suo valore medio ha componenti interi e frazionari ed è tale che la frequenza di uscita ha un valore desiderato, ed un dispositivo (52, 57, 58) per produrre un segnale di correzione, del "jitter" (cioè della distorsione a denti di sega) per bilanciare il jitter nel segnale di errore dipendente dalla fase e generata in esso dalla variazione periodica del fattore di divisione, caratterizzato da un dispositivo di rilevamento (94) per rilevare qualunque tale jitter nel segnale di errore dipendente dalla fase e per regolare il segnale di correzione del jitter in modo tale da ridurre o eliminare qualunque tale jitter (distorsione).
2. 2. Un sintetizzatore secondo la rivendicazione 1, caratterizzato dal fatto che il dispositivo di rilevamento comprende un rilevatore coerente 94 collegato per ricevere il segnale di errore dipendente dalla fase ed il segnale di correzione del jitter (od i segnali dipendenti da esso) e per rilevare qualunque componente del segnale di errore dipendente dalla fase che è coerente con il segnale di correzione del jitter e per produrre di conseguenza un'uscita, e un dispositivo 106 sensibile cioè rispondente a questa uscita per regolare di conseguenza il valore del segnale di correzione del iitter.
3. 3. Un sintetizzatore secondo la rivendicazione 1 o 2, caratterizzato da un dispositivo operativo entro ciascun periodo di variazione del fattore di divisione per causare ripetuti e temporanei spostamenti di fase della frequenza divisa rispetto alla frequenza di riferimento per deviare con ciò l'effetto sul segnale di errore dipendente dalla fase, che avrebbe altrimenti la differenza di fase rilevata dal mezzo di rilevamento della fase fino a quel detto spostamento,
4. 4. Un sintetizzatore secondo la rivendicazione 3, caratterizzato dal fatto che il dispositivo per variare periodicamente il fattore di divisione del divisore (20) comprende un primo accumulatore (44) collegato per ricevere un ingresso corrispondente alla parte frazionaria richiesta per il fattore di divisione del divisore (20) e per aggiungere ripetutamente questo ingresso ai contenuti dell'accumulatore (44) ad una entità dipendente dalla frequenza di riferimento (Fr) producendo con ciò un segnale di sovrafflusso o portante per causare la variazione periodica del fattore di divisione del divisore (20), il dispositivo per causare i ripetuti e temporanei spostamenti di fase della frequenza divisa comprendendo un secondo accumulatore (52) collegato per ricevere i contenuti del primo accumulatore (44) e ripetutamente sommare quei contenuti con i propri contenuti ad una entità dipendente dalla frequenza di riferimento (Fr) producendo con ciò segnali di sovrafflusso o portanti ciascuno dei quali trasporta un detto ripetuto e temporaneo spostamento di fase della frequenza divisa, e dal fatto che il dispositivo di correzione del jitter comprende un dispositivo (57) sensibile ai contenuti del secondo mezzo accumulatore (52) per derivare, come il segnale di correzione di jitter, un segnale analogico differenziato,
5. 5. Un sintetizzatore secondo la rivendicazione 4, caratterizzato dal fatto che il dispositivo di correzione del jitter comprende un dispositivo differenziante (130) collegato per produrre successivi segnali di differenza rappresentanti le differenze tra successivi valori del secondo accumulatore (52) producendo con ciò un'uscita differenziata, ed un dispositivo di conversione digitale/analogico (57) per produrre, come il segnale di correzione del jitter (distorsione), una rappresentazione analogica dell'uscita del dispositivo differenziente 130.
6. 6. Un sintetizzatore secondo una qualunque precedente rivendicazione, caratterizzato da un dispositivo di disabilitazione (136) per disabilitare il secondo accumulatore (52) ed il dispositivo di correzione del jitter (57) quando il fattore di divisione del divisore (20) ha una parte intera soltanto.
7. 7. Un sintetizzatore secondo una qualunque precedente rivendicazione, caratterizzato da un dispositivo di modulazione di frequenza sensibile ad un segnale di modulazione di frequenza (Fm) per produrre un primo (74) ed un secondo (70) segnali di controllo FM [di modulazione di frequenza], il primo (74) dei quali è applicato all’oscillatore (10) per modulare la frequenza di uscita (Fo) di quest'ultimo ed il secondo (70) dei quali è applicato come corrispondente segnale dipendente dalla fase entro la larghezza di banda del circuito ad anello in associazione con il segnale dipendente dall'errore di fase, e dal fatto che i percorsi per entrambi i segnali di controllo FM (70, 74) sono sensibili alla corrente continua ed accoppiati in corrente continua, per cui le variazioni del primo segnale FM (74) entro la larghezza di banda del circuito ad anello, e quindi retro-alimentate attraverso il circuito ad anello, sono sostanzialmente cancellate dalle corrispondenti variazioni del secondo segnale FM (70).
8. 8. Un sintetizzatore secondo la rivendicazione 7, caratterizzato da un dispositivo di calibrazione (94) per rilevare, entro il circuito ad anello ed all'ingresso di controllo dell'oscillatore (10), la presenza di variazioni di segnali corrispondenti alle variazioni del secondo segnale FM (70) rispetto al primo detto segnale (74) e, in risposta a tale rilevamento, produrre un segnale di correzione FM (104) per minimizzare ognuna delle dette variazioni rilevate.
9. 9. Un sintetizzatore secondo la rivendicazione 8, caratterizzato dal fatto che il dispositivo di calibrazione include un rilevatore coerente (94) collegato per ricevere il segnale all'ingresso di controllo dell'oscillatore (10) ed un segnale corrispondente al secondo segnale FM (70) e per verificare la coerenza tra di essi.
10. 10. Un sintetizzatore secondo la rivendicazione 9, caratterizzato dal fatto che il segnale di correzione FM (104) è collegato ad un dispositivo (72) per regolare il primo segnale FM (74).
11. 11. Un sintetizzatore secondo una qualunque delle rivendicazioni da 7 a 10, caratterizzato da un integratore (68) collegato per ricevere il segnale di modulazione di frequenza (Fm) e per integrarlo per produrre il secondo segnale FM (70), da un dispositivo di misurazione della frequenza (80, 88) per misurare il valore effettivo della frequenza di uscita dell'oscillatore (10) e per confrontare questo valore effettivo con il valore desiderato di esso, e da un dispositivo di correzione della frequenza (92) sensibile a qualunque differenza rilevata dal dispositivo di misurazione (80, 88) per produrre un segnale di controllo (92) per regolare l'integratore (68) in modo da eliminare la detta differenza.
12. 12. Un sintetizzatore secondo la rivendicazione 11, caratterizzato da un dispositivo (62) per impedire l'applicazione di qualunque segnale di modulazione di frequenza all'ingresso dell'integratore (68) mentre il dispositivo di misurazione della frequenza (80, 88) sta misurando la frequenza di uscita dell'oscillatore (10).
13. 13. Un sintetizzatore secondo la rivendicazione 11 o 12, caratterizzato dal fatto che il dispositivo di misurazione della frequenza comprende un contatore (80).
14. 14. Un sintetizzatore secondo la rivendicazione 13, caratterizzato dal fatto che il contatore (80) è temporizzato da o in dipendenza della detta frequenza di riferimento (Fr).
15. 15. Un sintetizzatore di frequenza, comprendente un oscillatore controllabile (10) generante una frequenza di uscita variabile (Fo), ed un divisore variabile (20) avente un fattore di divisione variabile (N) e collegato in un circuito ad anello a bloccaggio di fase per ricevere e dividere la frequenza dì uscita variabile (Fo) e per inviare la frequenza divìsa ad un rilevatore di fase (26) per il confronto di fase in esso con una frequenza di riferimento (Fr) e per produrre un segnale di errore dipendente dalla fase per regolare l'oscillatore controllabile (10) in modo da minimizzare il segnale di errore, un dispositivo di modulazione di frequenza a due vie (68, 72) sensibile ad un segnale di modulazione di frequenza (Fm) e includente un circuito in-banda (in-band IB) ed un circuito di banda intera, il circuito in-banda comprendendo un integratore (68) sensìbile al segnale di modulazione di frequenza (Fm) per produrre un corrispondente segnale dì fase che viene sommato algebricamente al segnale di errore dipendente dalla fase, il circuito di banda intera (72) alimentando il segnale di modulazione di frequenza (Fm) direttamente all'oscillatore (10) per regolare la frequenza di uscita di quest'ultimo, caratterizzato da un dispositivo di calibrazione (80, 88) operativo in assenza di qualunque segnale di modulazione di frequenza (Fm) per rilevare la deriva nella frequenza di uscita (Fo) causata da un ingresso spurio all'integratore (68) e per produrre un segnale di correzione (92) per ridurre od eliminare ogni tale deriva,
16. 16. Un sintetizzatore secondo la rivendicazione 12, caratterizzato dal fatto che il dispositivo di calibrazione comprende un contatore di frequenza (80) temporizzato o dipendente dalla frequenza di riferimento (Fr) e collegato pex·misurare il valore effettivo della frequenza d’uscita (Fo), ed un comparatore (88) per confrontare il valore misurato della frequenza di uscita (Fo) con il valore desiderato di essa e per produrre di conseguenza il detto segnale dì correzione, ed un dispositivo (92) per inviare questo segnale di correzione all'integratore (68) per regolare di conseguenza quest'ultimo.
17. 17. Un sintetizzatore di frequenza di tipo "N-frazionario", comprendente un oscillatore controllabile (10) generante una frequenza di uscita variabile (Fo), ed un divisore variabile (20) avente un fattore di divisione variabile (N) e collegato in ■un circuito ad anello a bloccaggio di fase per ricevere e dividere la frequenza di uscita variabile e per inviare la frequenza divisa ad un rilevatore di fase (26) per il confronto di fase in esso con una frequenza di riferimento (Fr) per produrre un segnale di errore dipendente dalla fase per regolare l'oscillatore controllabile (10) in modo da minimizzare il segnale di errore, un dispositivo (44) per variare periodicamente il fattore di divisione (N) del divisore (20 ) per cui il suo valore medio ha componenti interi e frazionari ed è tale che la frequenza di uscita (Fo) ha un valore desiderato, quest'ultimo dispositivo (44) comprendente un primo accumulatore (44) collegato per ricevere un ingresso corrispondente alla parte frazionaria richiesta per il fattore di divisione (N) del divisore (20) e per sommare ripetutamente questo ingresso ai contenuti dell1accumulatore (44) ad una entità dipendente dalla frequenza di riferimento (Fr) producendo con ciò un segnale di sovrafflusso o portante per causare la variazione periodica del fattore di divisione (N) del divisore (20), un secondo accumulatore (52) collegato per ricevere i contenuti del primo accumulatore (44) e sommare ripetutamente quei contenuti con i suoi propri contenuti ad una entità dipendente dalla frequenza di riferimento (Fr) producendo con ciò segnali di sovrafflusso o portanti che eseguono ripetuti e temporanei spostamenti di fase della frequenza divisa rispetto alla frequenza di riferimento (Fr) compensando con ciò l'effetto sul segnale di errore dipendente dalla fase che altrimenti avrebbero le differenze di fase rilevate dal rilevatore di fase (26) fino a quel detto spostamento, ed un dispositivo di correzione del iitter cioè della distorsione (57, 130) sensibile ai contenuti del secondo accumulatore (52) per derivare, come segnale di correzzione del iitter, un segnale analogico differenziato per bilanciare il iitter nel segnale di errore dipendente dalla fase ed ivi prodotto dalla variazione periodica del fattore di divisione (N), caratterizzato dal fatto che il dispositivo di correzione del iitter cioè della distorsione comprende un dispositivo differenziante (130) collegato per produrre successivi segnali di differenza, rappresentanti le differenze tra successivi valori del secondo accumulatore (52), per cui viene prodotta un'uscita differenziata, ed un dispositivo convertitore digitale/analogico (57) per produrre, come segnale di correzione del iitter, una rappresentazione analogica dell'uscita del mezzo differenziante (130).
18. 18. Un sintetizzatore secondo la rivendicazione 17, caratterizzato da un dispositivo di disabilitazione (136), per disabilitare il secondo accumulatore (52) ed il dispositivo di correzione del jitter (130) quando il fattore di divisione (N) del divisore (20) ha soltanto una parte intera.