FR3150314A1 - Gestion du démarrage de la conversion d’un convertisseur analogique/numérique au sein d’un circuit intégré, par exemple un microcontrôleur. - Google Patents

Abstract

Un convertisseur analogique numérique (ADC1) est cadençable par un signal d’horloge convertisseur (CLKADC). Un premier signal d’horloge (CLKT) a une fréquence multiple de la fréquence du signal d’horloge convertisseur. Un compteur (CNT), cadençable au rythme du premier signal d’horloge, a une période de comptage multiple de la période du signal d’horloge convertisseur. Des moyens de traitement (MTR) sont configurés pour commander le convertisseur à partir du signal de comptage délivré par le compteur, et possèdent un premier mode de fonctionnement (ADS=1) dans lequel ils sont en outre configurés pour cadencer le compteur de façon synchrone avec le signal d’horloge convertisseur et pour délivrer à partir du signal de comptage, un premier signal de commande de conversion (TRGS) du convertisseur, périodique ayant une période multiple de la période du signal d’horloge convertisseur et une première différence de phase constante avec le signal d’horloge convertisseur (CLKADC). Figure pour l’abrégé : Fig 1

Description

Gestion du démarrage de la conversion d’un convertisseur analogique/numérique au sein d’un circuit intégré, par exemple un microcontrôleur.

Des modes de réalisation de l’invention concernent les circuits intégrés, notamment les microcontrôleurs, par exemple ceux incorporant un ou plusieurs convertisseurs analogiques numériques ainsi qu’un compteur (« timer »), et plus particulièrement la gestion du démarrage des périodes de conversion du ou des convertisseurs.

Certains microcontrôleurs actuels offrent une faculté dite « fixed trigger latency », c’est-à-dire une durée ou latence fixe entre le moment de la commande ou déclenchement d’une conversion et le moment où cette conversion débute réellement.

Une telle faculté est utile notamment dans des applications de contrôle moteur ou bien de traitement audio.

Le compteur (« timer ») pilote alors l’application sur la base d’un signal modulé en largeur (« PWM : Pulse Width Modulation » en anglais).

Les conversions analogiques numériques sont commandées régulièrement à chaque période du signal PWM et pour certaines applications il est important que la latence mentionnée ci-avant ne change pas d’une période à une autre, c’est-à-dire qu’il n’y ait pas de gigue (« jitter » en anglais).

Ceci est garanti par construction lorsque le convertisseur et le compteur sont respectivement cadencés par des horloges synchrones.

Il est possible d’obtenir une latence fixe lorsque le convertisseur et le compteur sont respectivement cadencés par des horloges pseudo-synchrones avec des rapports de fréquences faibles (2 ou 4) mais au prix d’une dégradation des performances du convertisseur.

Or actuellement la fréquence maximale de cadencement d’un convertisseur analogique/numérique est de l’ordre de 75 MHz tandis que celle d’un compteur peut aller jusqu’à plusieurs centaines de MHz.

De ce fait le signal de déclenchement d’une conversion, émis par le compteur, peut se produire à n’importe quel moment au cours d’une période du signal d’horloge cadençant le convertisseur.

En conséquence la latence entre l’instant de déclenchement et l’instant réel de début de la conversion peut changer.

Il existe donc un besoin d’offrir une latence fixe entre l’instant de déclenchement et l’instant réel de début de la conversion, même pour des rapports de fréquences élevés entre la fréquence de cadencement du compteur et la fréquence de cadencement du convertisseur, et ce sans dégradation des performances du convertisseur.

Selon un aspect, il est proposé un circuit intégré, par exemple un microcontrôleur, comprenant
-au moins un premier convertisseur analogique numérique cadençable par un signal d’horloge convertisseur
-une entrée d’horloge pour recevoir un premier signal d’horloge ayant une fréquence multiple de la fréquence du signal d’horloge convertisseur,
-un compteur, cadençable au rythme du premier signal d’horloge et ayant une période de comptage multiple de la période du signal d’horloge convertisseur, et
-des moyens de traitement configurés pour commander ledit au moins un premier convertisseur à partir du signal de comptage délivré par le compteur.

Les moyens de traitement possèdent un premier mode de fonctionnement dans lequel ils sont en outre configurés pour cadencer le compteur de façon synchrone avec le signal d’horloge convertisseur et pour délivrer à partir du signal de comptage délivré par le compteur, un premier signal de commande de conversion du convertisseur, périodique ayant une période multiple de la période du signal d’horloge convertisseur et une première différence de phase constante avec le signal d’horloge convertisseur.

On obtient donc une latence fixe (constante) et prédictible entre l’instant de déclenchement et l’instant réel de début de la conversion, même pour des rapports de fréquences élevés entre la fréquence de cadencement du compteur et la fréquence de cadencement du convertisseur

Selon un mode de réalisation, le circuit intégré comprend en outre une entrée de commande pour recevoir un signal externe de commande de conversion, par exemple un bit.

Les moyens de traitement sont configurés, dans leur premier mode de fonctionnement, pour
en réponse au signal externe de commande de conversion :
-générer un front, par exemple un front montant, du premier signal de commande de conversion périodique, à chaque fois que le compteur atteint une valeur de comptage choisie, par exemple mais non nécessairement la valeur correspondant à la valeur de la période de comptage.

Le premier convertisseur est configuré pour débuter périodiquement des conversions après une première durée fixe et constante après ledit front du premier signal de commande de conversion périodique.

Cette durée fixe peut être égale à un nombre entier de périodes du signal d’horloge convertisseur. Elle peut être aussi égale à une fraction de période du signal d’horloge convertisseur ou bien égale à x cycles ou périodes du premier signal d’horloge augmentée de y cycles ou périodes du signal d’horloge convertisseur.

Les moyens de traitement sont en outre avantageusement configurés pour délivrer le signal d’horloge convertisseur ainsi qu’un signal de synchronisation indiquant un premier instant, par exemple mais pas nécessairement le début, de chaque période du signal d’horloge convertisseur, ledit premier instant étant identique pour chaque période, et pour, en présence du signal externe de commande de conversion, retarder le déclenchement du compteur jusqu’au prochain premier instant, par exemple le début de la prochaine période du signal d’horloge convertisseur.

Selon un mode de réalisation, les moyens de traitement sont configurés pour choisir ladite valeur de comptage parmi plusieurs valeurs de comptage prédéfinies.

Dans le premier mode de fonctionnement, le compteur est avantageusement réinitialisable de façon synchrone avec le signal d’horloge convertisseur.

Selon un mode de réalisation, le circuit intégré peut comprendre au moins un deuxième convertisseur analogique/numérique, et éventuellement plus que deux convertisseurs, cadençable par le signal d’horloge convertisseur et les moyens de traitement sont configurés, dans leur première configuration pour délivrer un deuxième signal de commande de conversion périodique ayant une période multiple de la période du signal d’horloge convertisseur et une deuxième différence de phase constante avec le signal d’horloge convertisseur.

Ainsi le même signal d’horloge cadence tous les convertisseurs.

Ceci est particulièrement avantageux car le fait d’aligner les horloges de tous les convertisseurs permet de réduire les perturbations sur la référence commune, par exemple une tension de référence commune, des convertisseurs.

En effet les inventeurs ont observé que lorsque plusieurs convertisseurs présents sur le même circuit intégré fonctionnent mutuellement de façon asynchrone, ils se perturbent mutuellement en injectant du bruit dans la référence.

Et le fait de délivrer le même signal d’horloge à tous les convertisseurs, permet de prédire l’instant où chaque convertisseur injecte du bruit et par conséquent de contrôler cette perturbation en vue de la réduire, ce qui n’était pas possible dans les solutions de l’art antérieur.

Par ailleurs les différences de phases constantes (latence constante) associées aux différents convertisseurs peuvent être identiques ou différentes pour certaines au moins d’entre elles.

Les moyens de traitement peuvent avantageusement posséder un deuxième mode de fonctionnement dans lequel ils sont configurés pour cadencer le compteur de façon asynchrone avec le signal d’horloge convertisseur.

En effet dans certaines applications il peut être utile de ne pas avoir de latence constance.

Il est alors particulièrement avantageux que le circuit intégré comprenne une entrée de sélection pour recevoir un signal de sélection, par exemple un bit, les deux modes de fonctionnement des moyens de traitement étant alors sélectionnables par le signal de sélection.

D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de mise en œuvre et de réalisation nullement limitatifs, et des dessins annexés sur lesquels :

• et

illustrent schématiquement des modes de mise en œuvre et de réalisation de l’invention.

Sur la , la référence MC désigne un circuit intégré formant ici par exemple un microcontrôleur.

Très schématiquement, et dans ce mode de réalisation simplifié, le microcontrôleur MC comporte des moyens de traitement MTR, dont on reviendra plus en détail ci-après sur un exemple de structure et de fonctionnement, coopérant avec un compteur ou « timer » CNT.

Le microcontrôleur MC comporte ici également un convertisseur analogique numérique ADC1 cadençable par un signal d’horloge convertisseur CLKADC.

Le microcontrôleur MC comporte une entrée d’horloge E1 pour recevoir un premier signal d’horloge CLKT ayant par exemple une fréquence comprise entre 250MHz et 400MHz.

Ce premier signal d’horloge a une fréquence multiple de la fréquence du signal d’horloge convertisseur CLKADC qui peut par exemple être comprise entre 10MHz et 70MHz.

Le compteur CNT est cadençable au rythme du premier signal d’horloge CLKT et a, comme on le verra plus en détail ci-après, une période de comptage multiple de la période du signal d’horloge convertisseur CLKADC.

Les moyens de traitement MTR, qui coopèrent avec le compteur CNT, sont configurés pour commander le convertisseur ADC à partir du signal de comptage délivré par le compteur CNT.

Comme on le verra plus en détail ci-après, les moyens de traitement possèdent un premier mode de fonctionnement dans lequel ils sont en outre configurés pour
-cadencer le compteur CNT de façon synchrone avec le signal d’horloge convertisseur CLKADC et pour
-délivrer à partir du signal de comptage délivré par le compteur, un premier signal de commande de conversion TRGS, sur une première borne de sortie BS1, ce signal TRGS étant destiné au convertisseur ADC1.

Comme on le verra plus en détail ci-après, les moyens de traitement MTR possèdent un deuxième mode de fonctionnement dans lequel ils sont configurés pour cadencer le compteur CNT de façon asynchrone avec le signal d’horloge convertisseur CLKADC.

Dans ce deuxième mode de fonctionnement, les moyens de traitement MTR délivrent sur une deuxième borne de sortie BS2 un signal de commande de conversion TRGA destiné au convertisseur ADC1.

Les moyens de traitement MTR délivrent également sur une troisième borne de sortie BS3 un signal logique SYNC, par exemple un bit, destiné au convertisseur ADC1, afin que ce dernier puisse, selon la valeur logique du bit SYNC, traiter soit le signal TRGS soit le signal TRGA.

Ces deux modes de fonctionnement sont sélectionnables par un signal de sélection ADS, reçu sur une entrée de sélection E3.

Le microcontrôleur comporte également une entrée de commande E2 destinée à recevoir un signal externe SWCEN qui va en fait, comme on le verra plus en détail ci-après, permettre de commander, avec un certain retard, l’activation du compteur CNT.

Mais l’activation du compteur va permettre, comme on le verra plus en détails ci-après, d’activer une commande de conversion du convertisseur ADC1.

Aussi peut-on désigner le signal SWCEN comme un signal externe de commande de conversion.

Enfin, une autre entrée E4 est destinée à recevoir un signal externe de réinitialisation du compteur CNT, ce signal externe étant référencé SWCRST.

On se réfère maintenant plus particulièrement à la pour illustrer un mode de réalisation des moyens de traitement MTR, qui est fourni ici uniquement à titre d’exemple non limitatif.

Les moyens de traitement MTR comportent un premier étage ET1 comportant un compteur diviseur CLKDC cadencé par le premier signal d’horloge CLKT et recevant un facteur de division DVF.

Ce compteur diviseur a un bit de dépassement (« overflow » en anglais) qui commande, par sa valeur logique, les deux entrées 0 et 1 d’un duplexeur DPX1.

La sortie du duplexeur DPX1 est connectée à une première entrée d’une porte logique ET, référencée PL1, dont la deuxième entrée est une entrée inverseuse.

La sortie du duplexeur DPX1 est également connectée à l’entrée D d’une bascule BSC1 du type D, cadencée par le premier signal d’horloge CLKT et dont la sortie Q est connectée à l’entrée inverseuse de la porte logique PL1, à l’entrée 0 du duplexeur DPX1 et, après inversion, à l’entrée 1 du duplexeur DPX1.

La sortie Q de la bascule BSC1 est également reliée à l’entrée 0 d’un duplexeur DPX2 dont l’entrée 1 reçoit le premier signal d’horloge CLKT.

La sortie du duplexeur DPX2 forme la borne de sortie BS4 qui délivre le signal d’horloge convertisseur CLKADC.

La sortie de la porte logique PL1 est connectée à une première entrée d’une porte logique OU référencée PL2 dont une deuxième entrée reçoit le facteur de division DVF dans le cas où celui-ci est égal à 1 en raison d’un by-pass BYP.

L’entrée de commande du duplexeur DPX2 et connectée à la deuxième entrée de la porte PL2.

La sortie de la porte logique PL2 délivre un signal de synchronisation CADCS dont on va maintenant expliquer le rôle en se référant plus particulièrement aux figures 3 et 4.

Sur la , on voit que le compteur diviseur croît jusqu’à atteindre la valeur du facteur de division DVF puis redescend et ainsi de suite avec à chaque fois l’émission du bit de dépassement OVF.

Lors de l’émission du bit de dépassement OVF, il y a une impulsion du signal de synchronisation CADCS qui marque ici le début d’une période du signal d’horloge convertisseur CLKADC.

On voit sur la , sur laquelle le facteur de division DVF est pris par exemple égal à 4, que le signal de synchronisation CADCS est synchrone avec le premier signal d’horloge CLKT.

Par ailleurs, ce signal de synchronisation CADCS indique, par exemple sur son front descendant, un premier instant INST de chaque période du signal d’horloge convertisseur CLKADC.

Dans cet exemple, ce premier instant INST est le début de chaque période du signal d’horloge convertisseur CLKADC.

Par ailleurs, le front montant du signal de synchronisation CADCS, précédant le front descendant indiquant l’instant INST, fournit l’indication IND que le front montant du signal d’horloge convertisseur CLKADC va intervenir au prochain front montant du premier signal d’horloge CLKT.

On se réfère maintenant de nouveau à la pour poursuivre la description des moyens de traitement MTR.

Ceux-ci comportent un deuxième étage ET2 comportant un duplexeur DPX3 dont l’entrée 0 est connectée à l’entrée de commande E2 recevant le signal de commande externe SWCEN et dont l’entrée 1 est connectée à la sortie Q d’une bascule D référencée BSC2.

L’entrée D de cette bascule est connectée à la sortie du duplexeur DPX3.

Cette bascule BSC2 est cadencée par le premier signal d’horloge CLKT.

La sortie Q de la bascule BSC2 est connectée à l’entrée d’activation EN (« enable ») du compteur CNT.

Le duplexeur DPX3 est commandé par la valeur logique de la sortie d’une porte logique ET référencée PL3.

Une première entrée de cette porte logique PL3 est connectée à l’entrée de sélection E3 qui reçoit le signal de sélection ADS.

Le signal de synchronisation CADCS est délivré, après inversion, à l’autre entrée de la porte logique PL3.

Le deuxième étage ET2 comporte également une porte logique ET a trois entrées référencées PL4.

Une première entrée de cette porte PL4 reçoit, après inversion, le signal de synchronisation CADCS.

Une deuxième entrée de cette porte PL4 reçoit le signal de sélection ADS et une troisième entrée de cette porte PL4 est rebouclée sur la sortie Q d’une bascule D référencée BSC3, qui est également cadencée par le premier signal d’horloge CLKT.

La sortie de la porte logique PL4 est reliée à une première entrée d’une porte logique OU référencée PL5.

La deuxième entrée de cette porte logique PL5 est reliée à l’entrée E4 pour recevoir le signal SWCRST.

La sortie de la porte logique PL5 est reliée à l’entrée D de la bascule BSC3.

La sortie Q de la bascule BSC3 est également reliée à l’entrée de réinitialisation RST du compteur CNT.

Il convient d’ores et déjà de noter que la valeur logique du signal (bit) de sélection ADS définit le mode de fonctionnement des moyens de traitement MTR.

Ainsi, par exemple, si le signal ADS a la valeur logique 1, alors les moyens de traitement MTR sont dans leur premier mode de fonctionnement dans lequel le compteur CNT est notamment synchrone avec le signal d’horloge convertisseur CLKADC.

Par contre, si le signal de synchronisation ADS a la valeur logique 0 alors les moyens de traitement MTR sont dans leur deuxième mode de fonctionnement dans lequel ils sont configurés pour cadencer le compteur CNT de façon asynchrone avec le signal d’horloge convertisseur CLKADC.

Si la valeur logique du signal de sélection ADS vaut 1, alors la valeur du bit SYNC délivré par la borne de sortie BS3 vaut 1 tandis que si la valeur logique du signal ADS vaut 0, alors la valeur du bit SYNC vaut 0.

Les moyens de traitement MTR comportent également un troisième étage ET3 connecté à la sortie du compteur CNT.

Plus précisément, cet étage ET3 comporte, dans ce mode de réalisation, un premier registre RG1, un deuxième registre RG2 et un troisième registre RG3.

Le premier registre RG1 comporte par exemple la valeur de la période de comptage du compteur, par exemple la valeur 7 si le compteur compte de 0 à 7.

Le deuxième registre RG2 peut contenir une autre valeur de comptage du compteur CNT, par exemple la valeur 2, tandis que le registre RG3 peut contenir encore une autre valeur de comptage du compteur, par exemple la valeur 5.

Le troisième étage ET3 comporte alors trois moyens de comparaison CMP1, CMP2 et CMP3.

Le premier moyen de comparaison CMP1 est configuré pour comparer la valeur de comptage du compteur CNT avec la valeur du premier registre RG1 et délivrer une impulsion d’évènement lorsque la valeur de comptage du compteur CNT atteint la valeur 7.

Le deuxième moyen de comparaison CMP2 est configuré pour comparer la valeur de comptage du compteur CNT avec la valeur de comptage contenue dans le registre RG2, ici la valeur 2, et délivrer l’impulsion d’évènement à chaque fois que le compteur CNT délivre la valeur de comptage 2.

Le troisième moyen de comparaison CMP3 est configuré pour comparer la valeur de comptage du compteur CNT avec la valeur de comptage stockée dans le troisième registre RG3 et délivrer l’impulsion d’évènement à chaque fois que la valeur de comptage atteint la valeur stockée dans le registre RG3, en l’espèce la valeur 5.

Des moyens de commande MCM, par exemple logiciels ou matériels, sont destinés à commander un multiplexeur MX dont les trois entrées sont reliées aux trois sorties des moyens de comparaison CMP1, CMP2 et CMP3 de façon à sélectionner l’une des trois entrées pour la relier à la sortie du multiplexeur MX.

Les moyens de traitement MTR comportent également un quatrième étage ET4.

Cet étage ET4 comporte une porte logique ET à trois entrées, référencée PL6.

Une première entrée de la porte logique PL6 reçoit le signal de sélection ADS qui est également délivré à la borne de sortie BS3 pour devenir le bit SYNC.

Une deuxième entrée de la porte logique PL6 reçoit le signal de synchronisation CADCS inversé.

Une troisième entrée de la porte logique PL6 est rebouclée sur la sortie Q d’une bascule de type D BSC4.

La sortie de la porte logique PL6 est connectée à une première entrée d’une porte logique OU, référencée PL7, dont la deuxième entrée est connectée à la sortie du multiplexeur MX de l’étage ET3.

La sortie de la porte logique PL7 est connectée à l’entrée D de la bascule BSC4 qui est cadencée par le premier signal d’horloge CLKT.

Le quatrième étage ET4 comporte également une porte logique ET référencée PL8 dont une première entrée est connectée à la sortie Q de la bascule BSC4 et dont une deuxième entrée reçoit le signal de sélection ADS.

La sortie de la porte logique PL8 forme la borne de sortie BS1 et délivre le signal de commande de conversion TRGS.

Le quatrième étage ET4 comporte également une porte logique ET, référencée PL9, dont une première entrée est connectée à la sortie Q de la bascule BSC4 et dont une deuxième entrée reçoit le signal de sélection ADS inversé.

La sortie de cette porte logique PL9 délivre le signal de commande de conversion TRGA.

En fonction de la valeur logique du bit SYNC, le convertisseur analogique numérique ADC1 va sélectionner soit le signal TRGS soit le signal TRGA.

On se réfère maintenant plus particulièrement à la qui illustre un chronogramme relatif au mode de fonctionnement du dispositif de la lorsque le signal de sélection ADS a la valeur logique 1 (compteur synchrone avec le signal d’horloge convertisseur CLKADC).

La partie haute du chronogramme de la illustre le premier signal d’horloge CLKT.

Le signal de synchronisation CADCS indique, par exemple lors de l’occurrence d’un front descendant, le premier instant INST, en l’espèce ici le début de chaque période du signal d’horloge convertisseur CLKADC.

Sur ce schéma, la période du signal d’horloge CLKADC est quatre fois plus grande que la période du premier signal d’horloge CLKT.

Par ailleurs, le signal d’activation EN du compteur CNT est retardé par rapport au signal de commande externe SWCEN, pour coïncider avec le premier instant INST.

En d’autres termes, l’activation du EN du compteur débute au début d’une période du signal d’horloge convertisseur CLKADC.

La période PER du compteur est dans cet exemple égale à 8, le compteur comptant de 0 à 7.

Cette période de comptage est un multiple de la période du signal d’horloge convertisseur CLKADC.

Dans cet exemple de mise en œuvre, on suppose que le multiplexeur MX a sélectionné la sortie du premier moyen de comparaison CMP1 relié au premier registre RG1 qui contient la valeur de la période de comptage diminuée de 1, en l’espèce la valeur 7.

Donc, à chaque fois que le compteur atteint la valeur 7, le troisième étage ET3 émet l’impulsion d’évènement PERVT qui, lorsqu’elle redescend à 0, occasionne un front montant FM2 du signal de commande de conversion périodique TRGS.

Dans cet exemple de réalisation, au bout d’une période du signal d’horloge convertisseur CLKADC, un front descendant FM1 du signal TRGS se produit ce qui déclenche une phase de conversion CONV1 du convertisseur ADC1.

Ceci se reproduit régulièrement à chaque impulsion d’évènement PERVT de façon à occasionner les périodes de conversion CONV2, CONV3…

On remarque que la durée DD entre un front montant FM2 et un front descendant du signal TRGS est constante et fixe.

Le signal de commande de conversion TRGS du convertisseur est donc un signal périodique ayant une période multiple de la période du signal d’horloge convertisseur, ici une période égale à la période du signal d’horloge convertisseur, et une différence de phase constante avec le signal d’horloge convertisseur.

Cette différence de phase correspond à la durée DD et c’est aussi la latence.

Dans l’exemple qui vient d’être décrit, la conversion est déclenchée directement à l’issue de la durée DD.

En variante, au lieu de déclencher directement la conversion, il serait possible de prévoir un ou plusieurs étages de bascules, traversées par le signal TRGS et cadencées par le signal CLKADC, avant de déclencher cette conversion.

Ainsi en rajoutant 2 étages de bascules, on rajoute à la durée DD, deux périodes du signal CLKADC avant de déclencher la conversion, ce qui porte la latence fixe et constante à trois périodes du signal CLKADC.
Par contre la différence de phase entre le signal TRGS et le signal CLKADC reste constante et égale à la durée DD, soit ici une période du signal CLKADC. On verra plus en détails ci-après en référence à la , qu’il serait possible, en variante, d’avoir une différence de phase DD entre le signal TRGS et le signal CLKADC, constante et égale à une période du signal d’horloge CLK (et donc à une fraction de la période du signal CLKADC) et une latence fixe égale à DD mais éventuellement augmentée par exemple de plusieurs périodes du signal CLKADC.

On se réfère maintenant plus particulièrement aux figures 6 et 7 pour illustrer des chronogrammes relatifs respectivement au deuxième mode de fonctionnement (ADS = 0) et au premier mode de fonctionnement (ADS = 1) des moyens de traitement MTR.

Comme illustré sur la et rappelé ci-avant, dans le premier mode de fonctionnement des moyens de traitement (ADS = 1) le compteur CNT est cadencé de façon synchrone avec le signal d’horloge convertisseur CLKADC.

Ainsi, le signal d’activation EN est retardé par rapport au signal de commande externe SWCEN de façon à coïncider avec chaque période du signal d’horloge convertisseur CLKADC.

De même, la réinitialisation effective RST du compteur est également retardée par rapport au signal externe de demande de réinitialisation SWCRST, de façon à coïncider également avec le début d’une période du signal d’horloge convertisseur CLKADC.

Et, ce n’est pas le cas dans le deuxième mode de fonctionnement (ADS = 0) dans lequel le compteur est cadencé de façon asynchrone par rapport au signal d’horloge convertisseur CLKADC.

On voit en effet que le signal effectif d’activation EN du compteur suit le signal SWCEN (après une période du signal CLKT) sans qu’il soit synchronisé avec le signal d’horloge convertisseur CLKADC.

Il en est de même pour le signal effectif de réinitialisation RST qui suit immédiatement le signal externe SWCRST, sans être également synchronisé avec le signal d’horloge convertisseur CLKADC.

On se réfère maintenant plus particulièrement à la qui illustre un microcontrôleur MC comportant plusieurs convertisseurs analogiques numériques (ici seulement deux convertisseurs ADC1 et ADC2 ont été représentés à des fins de simplification).

Le signal d’horloge convertisseur CLKADC cadence les deux convertisseurs ADC1 et ADC2 qui reçoivent donc le même signal d’horloge.

Par ailleurs, le multiplexeur MX et le quatrième étage ET4 sont dupliqués.

Plus précisément, on connecte un premier multiplexeur MX aux moyens de comparaison CMP1-CMP3, suivi d’un étage ET4 qui va délivrer les signaux TRGS1, TRGA1, SYNC1 au premier convertisseur DC1.

Et, on connecte un deuxième multiplexeur MX également aux sorties des moyens de comparaison CMP1-CMP3 suivi d’un autre étage ET4 qui va délivrer les signaux TRGS2, TRGA2 et SYNC2 au deuxième convertisseur ADC2.

En général, les signaux SYNC1 et SYNC2 sont identiques car les deux convertisseurs vont fonctionner soit dans le premier mode de fonctionnement soit dans le deuxième mode de fonctionnement.

Et, les moyens de commande MCM vont commander les multiplexeurs MX d’une première façon pour délivrer les signaux TRGA1 et TRGS1 tandis que les moyens de commande vont commander le deuxième multiplexeur MX d’une deuxième façon pour délivrer les signaux TRGS2 et TRGA2.

Ainsi, par exemple, le premier multiplexeur MX pourra être commandé de façon à sélectionner la première entrée connectée au premier registre RG1 tandis que le deuxième multiplexeur pourra par exemple être commandé de façon à sélectionner une autre entrée connectée à l’un ou l’autre des registres RG2 et RG3.

Il serait également possible de dupliquer le compteur CNT ainsi que les étages ET3 et ET4.

L’invention n’est pas limitée aux modes de réalisation et de mise en œuvre qui viennent d’être décrits mais en embrasse toutes les variantes.

Ainsi comme illustré sur le chronogramme de la , sur lequel les signaux analogues à ceux de la portent les mêmes références, le signal de synchronisation CADCS est avancé d’un cycle du premier signal d’horloge CLKT par rapport au chronogramme de la .

Le signal de synchronisation CADCS indique, par exemple lors de l’occurrence d’un front descendant, le premier instant INST qui se situe maintenant à l’intérieur de chaque période du signal d’horloge convertisseur CLKADC, et non plus comme sur la au début de chaque période du signal d’horloge convertisseur CLKADC.

Sur ce schéma de la , la période du signal d’horloge CLKADC est quatre fois plus grande que la période du premier signal d’horloge CLKT.

Par ailleurs, le signal d’activation EN du compteur CNT est là encore retardé par rapport au signal de commande externe SWCEN, pour coïncider avec le premier instant INST.

La période PER du compteur est dans cet exemple encore égale à 8, le compteur comptant de 0 à 7.

Dans cet exemple de mise en œuvre, on suppose aussi que le multiplexeur MX a sélectionné la sortie du premier moyen de comparaison CMP1 relié au premier registre RG1 qui contient la valeur de la période de comptage diminuée de 1, en l’espèce la valeur 7.

Donc, à chaque fois que le compteur atteint la valeur 7, le troisième étage ET3 émet l’impulsion d’évènement PERVT qui, lorsqu’elle redescend à 0, occasionne un front montant FM2 du signal de commande de conversion périodique TRGS.

Dans cet exemple de réalisation, le signal TRGS est capturé dans une bascule du type « flip flop » générant un signal périodique TRGSR ayant au bout d’un cycle du premier signal d’horloge CLKT un front montant FM2R.

Il en résulte une génération d’un signal impulsionnel TRGSP dont le front descendant FM2P va ici déclencher directement une phase de conversion CONV1.

Ceci se reproduit régulièrement à chaque impulsion d’évènement PERVT de façon à occasionner les périodes de conversion CONV2, CONV3…

La différence de phase DD, fixe et constante, entre le signal TRGS et le signal CLKADC est donc ici égale à une période du signal d’horloge CLKT et donc à une fraction du signal d’horloge convertisseur CLKADC.

La latence est aussi égale ici à DD.

Là encore, en variante, au lieu de déclencher directement la conversion, il serait possible de prévoir un ou plusieurs étages de bascules, traversées par le signal TRGS et cadencées par le signal CLKADC, avant de déclencher cette conversion.

Ainsi en rajoutant 2 étages de bascules, on rajoute à la durée DD, deux périodes du signal CLKADC avant de déclencher la conversion, ce qui porte la latence fixe et constante à une période du signal d’horloge CLKT augmentée de deux périodes du signal CLKADC.

Par contre la différence de phase entre le signal TRGS et le signal CLKADC reste constante et égale à la durée DD, soit ici une période du signal CLKT.

Claims (9)

1. Circuit intégré, comprenant
   -au moins un premier convertisseur analogique numérique (ADC1) cadençable par un signal d’horloge convertisseur (CLKADC)
   -une entrée d’horloge pour recevoir un premier signal d’horloge (CLKT) ayant une fréquence multiple de la fréquence du signal d’horloge convertisseur,
   -un compteur (CNT), cadençable au rythme du premier signal d’horloge et ayant une période de comptage multiple de la période du signal d’horloge convertisseur, et des moyens de traitement (MTR) configurés pour commander ledit au moins un premier convertisseur à partir du signal de comptage délivré par le compteur, dans lequel les moyens de traitement (MTR) possèdent un premier mode de fonctionnement (ADS=1) dans lequel ils sont en outre configurés pour cadencer le compteur de façon synchrone avec le signal d’horloge convertisseur et pour délivrer à partir du signal de comptage, un premier signal de commande de conversion (TRGS) du convertisseur, périodique ayant une période multiple de la période du signal d’horloge convertisseur et une première différence de phase constante avec le signal d’horloge convertisseur (CLKADC).
2. Circuit intégré selon la revendication 1, dans lequel le circuit intégré comprend en outre une entrée de commande pour recevoir un signal externe de commande de conversion (SWCEN), les moyens de traitement étant configurés dans leur premier mode de fonctionnement, pour
   en réponse au signal externe de commande de conversion, générer un front (FM2) du premier signal de commande de conversion périodique (TRGS) à chaque fois que le compteur atteint une valeur de comptage choisie, et le premier convertisseur (ADC1) est configuré pour débuter périodiquement des conversions après une première durée fixe et constante (DD) après ledit front du premier signal de commande de conversion périodique (TRGS).
3. Circuit intégré selon la revendication 2, dans lequel les moyens de traitement (MTR) sont en outre configurés pour délivrer le signal d’horloge convertisseur ainsi qu’un signal de synchronisation (CADCS) indiquant un premier instant (INST) de chaque période du signal d’horloge convertisseur, ledit premier instant étant identique pour chaque période, et pour, en présence du signal externe de commande de conversion, retarder le déclenchement du compteur jusqu’au prochain premier instant.
4. Circuit intégré selon la revendication 2 ou 3, dans lequel les moyens de traitement (MTR) sont configurés pour choisir ladite valeur de comptage parmi plusieurs valeurs de comptage prédéfinies.
5. Circuit intégré selon l’une des revendications 2 à 4, dans lequel le compteur (CNT) est réinitialisable de façon synchrone avec le signal d’horloge convertisseur (CLKADC).
6. Circuit intégré selon l’une des revendications précédentes, comprenant au moins un deuxième convertisseur analogique/numérique (ADC2) cadençable par le signal d’horloge convertisseur et les moyens de traitement (MTR) sont configurés, dans leur première configuration pour délivrer un deuxième signal de commande de conversion périodique ayant une période multiple de la période du signal d’horloge convertisseur et une deuxième différence de phase constante avec le signal d’horloge convertisseur.
7. Circuit intégré selon l’une des revendications précédentes, dans lequel les moyens de traitement (MTR) possèdent un deuxième mode de fonctionnement (ADS=0) dans lequel ils sont configurés pour cadencer le compteur de façon asynchrone avec le signal d’horloge convertisseur.
8. Circuit intégré selon la revendication 7, comprenant une entrée de sélection pour recevoir un signal de sélection (ADS), les deux modes de fonctionnement des moyens de traitement étant sélectionnables par le signal de sélection (ADS).
9. Circuit intégré selon l’une des revendications précédentes, formant un microcontrôleur (MC).