FR2908946A1

FR2908946A1 - Bvp numerique fractionnaire

Info

Publication number: FR2908946A1
Application number: FR0759127A
Authority: FR
Inventors: Der Valk Robertus Laurenti Van; Paulus Hendricus Lodewi Schram; Rijk Johannes Hermanus Aloy De
Original assignee: Zarlink Semoconductor Inc
Current assignee: Microsemi Semiconductor ULC
Priority date: 2006-11-17
Filing date: 2007-11-16
Publication date: 2008-05-23
Also published as: US7557624B2; US20080122504A1; DE102007053938A1; GB0622945D0; CN101183868A

Abstract

Une boucle à verrouillage de phase délivre une fréquence de sortie qui impose une relation fractionnaire à une fréquence d'entrée et comporte un oscillateur commandé (26) générant la fréquence de sortie ; et une boucle de commande destinée à générer un signal de commande de l'oscillateur commandé. La boucle de commande, qui peut être mise en oeuvre dans le logiciel, comporte un étage démultiplicateur (28a, 28b) interne assurant ladite relation fractionnaire.

Description

1 BVP NUMÉRIQUE FRACTIONNAIRE La présente invention traite du domaine des

boucles à verrouillage de phase (BVP), et plus particulièrement des boucles à verrouillage de phase numériques. II est tout à fait courant que les BVP utilisent une relation fractionnaire entre les diverses fréquences, par exemple pour une utilisation avec la correction d'erreurs sans voie de retour (FEC). La fréquence de sortie peut être égale à M/N fois la fréquence d'entrée avec M = 255 et N = 237. Il existe quelques méthodes courantes de mise en oeuvre de cette relation fractionnaire, mais dans la réalité, elles sont entravées par des limitations plutôt sévères des performances finales. Parmi les schémas synoptiques d'origine, il en est deux qui seront plus généralement utilisés pour générer une fréquence de sortie égale à M/N fois la fréquence d'entrée. D'autres mises en oeuvre sont possibles si MIN peut être simplifié en éliminant les dénominateurs communs de M et N, mais ceci équivaudrait évidemment à réécrire la fraction M/N en une fraction plus simple. Le premier schéma synoptique illustré par la Figure 1 présente une division préalable par N, telle que la fraction 1IN de M/N soit obtenue. La BVP comporte un diviseur M 18 dans le signal de retour impliquant que le transfert effectif de la boucle est uniquement une multiplication par M pour la fréquence. Ainsi, la sortie sera commandée par la fraction M/N. L'inconvénient de ce concept est que les fronts du signal d'entrée ne sont pas correctement appliqués. Le détecteur de phase ne reçoit pas tous les fronts du signal d'entrée, mais seulement 1 front tous les N signaux (le diviseur bloque les autres fronts de telle sorte que les informations précises qu'ils contiennent sont perdues). II en découle ce qui suit : a) La fréquence dans le détecteur de phase est plus faible, et par suite la largeur de bande maximale de transfert de la BVP doit être plus basse. b) La largeur de bande réduite est plus difficile à mettre en oeuvre. Les filtres classiques utiliseront un élément résistif et un élément capacitif et une largeur de bande réduite portera généralement la capacité à un niveau auquel l'intégration par exemple n'est plus réalisable. 2908946 2 c) La largeur de bande réduite diminuera la suppression du bruit généré par la pompe de charge et le VCO 26. d) En résumé, l'optimisation des performances d'oscillation est grevée par la division préalable par N.

5 Dans le deuxième schéma synoptique illustré par la Figure 2, la division est exécutée après la BVP. Dans ce cas, les fronts sont appliqués à la BVP en plus grand nombre, de telle sorte que d'une manière générale la qualité de la BVP demeure constante sans nécessiter d'études supplémentaires de la pompe de charge, du filtre 14 , du VCO 26 et assimilés. Toutefois, le prix à 10 payer dans ce cas est que la sortie du VCO ou du CCO fonctionne alors à une fréquence N fois supérieure. Les inconvénients sont évidents : a) II est très probable que les fréquences VCO ne soient plus réalisables. Soit par exemple le cas d'une fréquence d'entrée de 16,384 MHz, N étant égal à 237 et M étant égal à 255. La fréquence de sortie réelle est toujours 15 basse (17,628 MHz environ), mais à présent le VCO doit fonctionner à 4177,92 MHz, ce qui n'est pas banal dans un procédé CMOS de série. II est évident que les chiffres peuvent facilement devenir encore plus extrêmes. b) Les diviseurs divisant la très haute fréquence du VCO en fréquences inférieures deviennent difficiles à concevoir. 20 c) La puissance augmentera en raison des exigences de fréquence élevée. Selon les mises en oeuvre, ceci risque de réduire la qualité. Dans un VCO intégré par exemple, la plus grande consommation agira sur les autres VCO du système. En résumé, les deux systèmes traditionnels ont leurs problèmes et il serait 25 intéressant de disposer d'une technique de substitution ne présentant pas les mêmes limitations. Selon un premier aspect de l'invention, on propose une boucle à verrouillage de phase délivrant une fréquence de sortie qui impose une relation 30 fractionnaire à une fréquence d'entrée, composée d'un oscillateur commandé destiné à générer la fréquence de sortie et d'une boucle de commande destinée à générer un signal de commande de l'oscillateur commandé, la boucle de commande comportant un étage démultiplicateur interne assurant ladite relation fractionnaire.

30 35 2908946 3 Les moyens de fixation peuvent également comprendre des vis ou bien encore des points de colle. Avantageusement, le circuit diélectrique hyperfréquence est un circuit multicouche comportant différentes fonctions électriques.

5 Selon une variante de l'invention, le module comporte un réseau de connexion positionné dans un triplaque par tour métallisé ou par contact électromagnétique. L'invention a aussi pour objet un procédé de fabrication d'un module d'antenne selon l'invention, caractérisé en ce qu'il comprend en outre 10 les étapes suivantes : la réalisation d'une couche conductrice à la surface de la pièce monolithique comportant les pattes ; le retrait local discontinu de zones au niveau de la couche conductrice réalisée de manière à définir la première série 15 d'éléments rayonnants ; la fixation de ladite pièce monolithique sur le support comportant la seconde série d'éléments rayonnants. Selon une variante de l'invention, la réalisation de la couche conductrice est effectuée par dépôt catalytique de métal.

20 Selon une variante de l'invention, la réalisation de la couche conductrice est effectuée par dépôt en phase vapeur. Selon une variante de l'invention, le retrait local est effectué par gravure. L'invention sera mieux comprise et d'autres avantages 25 apparaîtront à la lecture de la description qui va suivre donnée à titre non limitatif et grâce aux figures annexées parmi lesquelles : la figure 1 illustre un module d'antenne selon l'art connu comprenant une armature métallique assurant la fonction de couplage électromagnétique ; la figure 2 illustre un module d'antenne selon l'invention incorporant une pièce monolithique assurant la fonction de radôme ; la figure 3 illustre une vue de dessous de la pièce monolithique présentant des alvéoles dans lesquelles sont positionnés les éléments rayonnants ; 2908946 4 Dans un autre aspect, l'invention fournit un verrouillage de phase délivrant une fréquence de sortie qui impose une relation fractionnaire à une fréquence d'entrée, composé d'un étage d'entrée comportant un échantillonneur, un compteur et un décimateur ; un oscillateur commandé 5 destiné à générer la fréquence de sortie ; une boucle de commande destinée à générer un signal de commande de l'oscillateur commandé depuis l'étage d'entrée, la boucle de commande comportant un étage démultiplicateur interne assurant ladite relation fractionnaire et une boucle de retour délivrant des informations sur la fréquence de sortie de l'oscillateur 10 commandé, et dans laquelle l'étage d'entrée est mis en oeuvre dans un dispositif matériel tandis que l'oscillateur commandé, la boucle de commande et la boucle de retour sont mis en oeuvre de manière logicielle. Dans une réalisation, la boucle de commande comporte un MOD N, un étage démultiplicateur MIN, la boucle de retour comporte un MOD M et un étage 15 démultiplicateur et les sorties des étages démultiplicateurs sont appliquées à un soustracteur, où N et M sont des nombres entiers. Dans une réalisation, l'étage démultiplicateur contenu dans la boucle de retour comporte un facteur d'échelle unité. L'invention est décrite ci-dessous de manière plus détaillée, uniquement à 20 base d'exemples avec références aux figures jointes parmi lesquelles : La Figure 1 est un schéma synoptique d'une BVP avec division préalable par N La Figure 2 est un schéma synoptique d'une BVP avec post-division ; La Figure 3 est un schéma synoptique d'une BVP numérique avec détecteur 25 de phase échantillonné ; La Figure 4 est un schéma synoptique d'une BVP numérique avec des compteurs de phases séparés ; La Figure 5 est un schéma synoptique d'une BVP avec des compteurs de phases séparés ; 30 La Figure 6 est un schéma synoptique d'une BVP avec démultiplication à précision limitée en entrée ; La Figure 7 est un schéma synoptique d'une BVP avec démultiplication à précision limitée en entrée et sur le retour ; La Figure 8 est un schéma synoptique d'une BVP fractionnaire avec un autre 35 schéma synoptique ; 2908946 5 La Figure 9 est un schéma synoptique d'une BVP fractionnaire avec un autre schéma synoptique ; La Figure 10 est un schéma synoptique d'une BVP numérique fractionnaire avec démultiplication ; 5 La Figure 11 est un schéma synoptique d'une BVP numérique fractionnaire avec mise en oeuvre logicielle partielle ; La Figure 12 est un schéma synoptique d'une BVP numérique fractionnaire avec mise en oeuvre logicielle maximisée ; et La Figure 13 est un schéma illustrant un problème potentiel dans une 10 situation de débordement avec un signal de phase en dents de scie. Une sous-catégorie de BVP est constituée d'une BVP numérique illustrée par la Figure 3. Dans ce type de BVP, le signal d'entrée est tout d'abord échantillonné dans l'unité 12 avant d'être appliqué au détecteur de phase 22, 15 qui prend la forme d'un compteur -décompteur. Dans ce cas, le détecteur de phase est un compteur 22 qui représente la différence de phase jusqu'à un nombre étendu de cycles. Cette différence de phase peut être traitée dans le filtre, éventuellement avec la décimation requise et la fonction PI (Commande Proportionnelle -Intégrale).

20 La taille du compteur 22 qui constitue le détecteur de phase définit la plage maximale de différence de phase de l'ensemble de la BVP si les précautions adéquates sont prises contre les débordements de ce compteur. L'oscillateur commandé 16 est un oscillateur à commande numérique (DCO), qui recouvre toute une classe d'éléments générateurs de fréquences connus.

25 La boucle de retour contient un diviseur par M 18 et la sortie du DCO 16 est appliquée à l'entrée d'un diviseur par N 20. La BVP numérique est légèrement modifiable pour exécuter la même fonction, mais à présent dans un format légèrement modifié illustré par le schéma synoptique de la Figure 4. Dans ce cas, au lieu de détecter la 30 différence de phase avec un compteur - décompteur, le compteur à différence de phase est divisé en deux compteurs 22a, 22b et un soustracteur 24 afin de générer la même différence de phase. La sortie du soustracteur 24 est appliquée au filtre 14 de manière analogue à ce que présente la Figure 3.

2908946 6 Si pendant un moment on ignore l'échantillonnage, que l'on peut considérer comme étant simplement une transition vers le domaine de temps, le circuit de la Figure 4 peut être représenté en termes analogiques équivalents ainsi qu'il est illustré par la Figure 5. Dans ce schéma, les domaines de temps ne 5 sont pas pris en compte mais ils peuvent l'être avec des techniques classiques. Le DCO de la Figure 4 est remplacé dans cette Figure par le VCO 26. La Figure 5 permet d'observer que pour des compteurs de phases à bit unique, l'opération de soustraction exécutée par l'unité 24 se rapproche 10 considérablement d'une opération EXOR parce que l'unité 24 délivre un signal de sortie uniquement quand le compte stocké dans les compteurs 22a, 22b est différent. Ceci montre la relation logique avec les BVP plus traditionnelles. Dans le schéma synoptique de la Figure 5, tous les fronts d'entrée sont 15 appliqués à la boucle dans le domaine de temps de telle sorte que leurs informations de temps précises ne sont pas perdues. La largeur de bande de la BVP peut demeurer très grande, ce qui est intéressant. Une nouvelle limitation découle du fait que l'information en aval des compteurs recouvre une phase plus grande que dans la réalisation de la 20 Figure 1. Un tel détecteur de phase serait généralement conçu pour traiter une plage de phases comprise entre -1T et + Tr , tandis que dans le circuit de la Figure 5, la plage nécessiterait d'être égale à plusieurs Tr. Si cette information est présente dans le domaine de tension, comme ce serait le cas pour un oscillateur commandé en tension , plus de deux ou trois niveaux 25 seraient nécessaires. Un détecteur de phase, par exemple, peut délivrer des niveaux 0, 1 et à trois états selon le cas, ce qui réduit la taille du pas de chaque changement de phase sur les entrées. Toutefois, cette information réside à présent dans le domaine d'amplitude et non plus dans le domaine de temps.

30 Dans le domaine d'amplitude, il est relativement simple d'exécuter des opérations MOD et de multiplication, ce qui dans le domaine de temps exigerait de grands blocs difficiles à concevoir. La Figure 6 montre une réalisation dans laquelle on ajoute un étage démultiplicateur 28a, 28b et supprime les diviseurs.

2908946 7 Dans la Figure 6, la sortie du soustracteur 24 est appliquée à un convertisseur numérique / analogique 30, qui est à son tour raccordé au filtre, dont la sortie est appliquée au VCO ou CCO 26. L'étage démultiplicateur M/N 28a divise l'angle de phase par N et le multiplie 5 par M. Ainsi, la ligne de phase après démultiplication fonctionne à une fréquence qui est égale à M/N fois la fréquence d'entrée. La fréquence de retour doit être comparable à la fréquence démultipliée, ce qui était le but recherché après la fréquence de sortie. De la sorte, la fréquence de retour sera démultipliée avec unité.

10 Les multiplicateurs présentent généralement un précision limitée mais ce problème implicite peut être bien maîtrisé. La plage depuis les compteurs d'entrée 22a, 22b est limitée par les opérateurs MOD. Ainsi, les multiplications dans les étages démultiplicateurs 28a, 28b seront uniquement sujettes à une erreur limitée qui a été prévue à des niveaux suffisamment 15 bas pour répondre aux performances d'ensemble de la BVP. A plus long terme, les deux opérateurs MOD (N et M) forceront le comportement de la fréquence appropriée. Pour chaque cycle d'entrée N, la sortie comportera M/N*N = M cycles de sortie, ce qui peut être traité par l'opérateur MOD M. Ainsi, au long terme, les erreurs de démultiplication ne 20 peuvent pas s'accumuler puisque les compteurs subiront les mêmes quantités d'activations MOD réelles si l'entrée et la sortie sont correctement verrouillées. La réalisation décrite ci-dessus apporte donc une méthode fiable de génération d'une fréquence de sortie égale à M/N fois la fréquence d'entrée 25 sans utiliser aucun diviseur de temps. II va de soi qu'à ce stade, de nombreuses variantes de cette méthode sont possibles. Les facteurs d'échelle sont modifiables. Par exemple, les facteurs d'échelle pourraient être M pour l'entrée et N pour le retour, ce qui apporterait des avantages de mise en oeuvre. En général, la démultiplication d'entrée 30 pourrait être M1/N1 et la démultiplication de retour N2/M2. Ceci aboutirait à un transfert total de fréquence de MI*M2/NI*N2. Un schéma synoptique d'un tel dispositif est illustré par la Figure 7. Dans une autre réalisation, les opérateurs MOD comportant le même facteur entier sont modifiables de telle sorte que la plage de phases soit modifiée (étendue).

2908946 8 Dans une autre réalisation, le soustracteur est disposé en aval d'une paire de convertisseurs numérique/analogique (CNA) 30a, 30b, ainsi qu'il est illustré par la Figure 8. Quand les CNA sont placés en amont du soustracteur 24, deux CNA sont nécessaires ainsi qu'il est illustré. La démultiplication peut se 5 situer dans le domaine analogique ou numérique. Dans la Figure 8, la démultiplication est dans le domaine analogique tandis que la Figure 9 montre une réalisation dans laquelle la démultiplication survient dans le domaine numérique. Dans ce cas, les étages démultiplicateurs 28a, 28b sont disposés en aval des CNA 30a, 30b.

10 Dans les réalisations décrites ci-dessus, les blocs d'entrée ont été séquencés de manière légèrement différente. Il est également possible d'inclure une partie de l'opération de filtrage, telle que la décimation, dans l'étage d'entrée. La Figure 10 illustre une telle réalisation, dans laquelle les décimateurs 32a et 32b sont disposés en amont des étages démultiplicateurs 15 28a, 28b. L'introduction d'un décimateur dans le schéma synoptique est utile pour la mise en oeuvre partielle de la fonction BVP dans le logiciel. Le logiciel ne peut typiquement pas fonctionner à la vitesse des fronts entrants du signal d'entrée, de telle sorte qu'une décimation à une cadence de signaux plus 20 basse est nécessaire. La réalisation illustrée par la Figure 10 est simple à mettre en oeuvre dans le logiciel, dans laquelle la partie située en aval de la décimation est mise en oeuvre dans le logiciel. Il est également possible d'étendre cette opération en incluant le fonctionnement du MOD dans le logiciel. Dans ce concept, le circuit de 25 comptage des fronts d'entrée peut recevoir pratiquement n'importe quel opérateur MOD (un opérateur implicite sera utilisé quoi qu'il en soit car le matériel sera limité en taille de mémoire) et le logiciel peut exploiter son propre opérateur MOD au moyen d'un différentiateur doublé d'un intégrateur, ce dernier étant inclus dans l'opérateur MOD. Cette approche conduit à la 30 mise en oeuvre illustrée par la Figure 11. Dans cette réalisation, les compteurs d'entrée 22a, 22b sont de simples compteurs totalisateurs. Les MOD 40a, 40b sont disposés entre les différentiateurs 42a, 42b et les étages démultiplicateurs 28a, 28b. Les informations contenues dans le DCO sont représentées par le signal de 35 sortie, échantillonné et traité à nouveau. De fait, ces informations sont déjà 2908946 9 présentes dans le DCO et la présence d'une représentation physique des informations quelque part dans le signal de retour n'est pas réellement nécessaire. Une autre réalisation de l'invention peut être conforme à la Figure 12. Dans cette réalisation, un simple compteur totalisateur 22 5 alimente un simple décimateur 32. L'échantillonneur 12, le compteur totalisateur 22 et le décimateur 32 sont mis en oeuvre dans la partie matérielle. Le reliquat de la BVP est mis en oeuvre dans la partie logicielle. Le retour est remplacé par un chemin logiciel, ce qui signifie que l'appareil requiert un matériel moins exigeant en encombrement et en puissance, et de 10 conception aussi simple que possible, par exemple sans opérateur MOD programmable. Ceci rend cette réalisation très intéressante dans de nombreuses applications. Toutefois, elle convient bien à la conversion d'un DCO logiciel 16 fonctionnant à une certaine fréquence en un signal généré par le matériel.

15 Ceci est effectivement réalisable à partir de conversions de fréquences qui permettent de générer plusieurs signaux depuis une simple BVP logicielle. Il est évident que dans cette réalisation, la boucle BVP réelle est entièrement contenue dans le logiciel. Ceci implique que le logiciel apporte également une totale flexibilité aux courbes de transfert réelles.

20 Les opérateurs MOD transforment le signale de phase d'une pente droite en un signal en dents de scie. La soustraction des signaux en dents de scie démultipliés peut engendrer des problèmes de débordement ainsi que le démontre la Figure 13. Une première différence de phase entre les phases démultipliées apparaît en A, dont la taille est égale à (D1 - (P2. Mais si nous 25 devions exécuter la même opération en B, cette soustraction deviendrait très négative, car la droite cP1 recouvre déjà le 'dessus du MOD' ce qui n'est pas encore le cas de la droite 02. La solution mathématique à ce problème consiste à passer en B à e1- cP2 + modval. Dans les solutions logicielles ou numériques, ceci constituerait une opération numérique ; dans un 30 environnement analogique, elle pourrait impliquer l'utilisation d'un courant supplémentaire.

Claims

Revendications

1. Une boucle à verrouillage de phase générant une fréquence de sortie qui impose une relation fractionnaire à une fréquence d'entrée, comportant : un oscillateur commandé (16, 26) générant la fréquence de sortie ; et une boucle de commande destinée à générer un signal de commande pour l'oscillateur commandé, la boucle de commande incluant un étage démultiplicateur interne générant ladite relation fractionnaire.

2. Une boucle à verrouillage de phase selon la revendication 1, dans laquelle un signal d'entrée est appliqué à un compteur MOD N (22a), un signal de retour est appliqué à un compteur MOD M (22b), les sorties desdits compteurs sont appliquées à chacun des premier et deuxième étages démultiplicateurs, le premier étage démultiplicateur applique un facteur d'échelle M/N et les sorties desdits étages démultiplicateurs sont appliquées à un soustracteur (24), où N et M sont des nombres entiers.

3. Une boucle à verrouillage de phase selon la revendication 2, dans laquelle le second étage démultiplicateur (28a, 28b) applique un facteur d'échelle unité.

4. Une boucle à verrouillage de phase selon la revendication 3, dans laquelle le deuxième étage démultiplicateur applique un facteur d'échelle N2/M2, où N2 et M2 sont des nombres entiers différents. 25

5. Une boucle à verrouillage de phase selon l'une quelconque des revendications 2 à 4, dans laquelle la sortie du soustracteur est appliquée à un convertisseur numérique / analogique (30).

6. Une boucle à verrouillage de phase selon l'une quelconque des 30 revendications 2 à 4, dans laquelle les sorties des compteurs transitent par des convertisseurs numérique I analogique respectifs (30a, 30b) avant d'être appliquées au dit soustracteur (24). 2908946 11

7. Une boucle à verrouillage de phase selon la revendication 6, dans laquelle lesdits convertisseurs numérique I analogique sont disposés en amont desdits étages démultiplicateurs ( 28a, 28b). 5

8. Une boucle à verrouillage de phase selon la revendication 6, dans laquelle lesdits convertisseurs numérique l analogique sont disposés en aval desdits étages démultiplicateurs (28a, 28b).

9. Une boucle à verrouillage de phase selon l'une quelconque des 10 revendications 2 à 8, dans laquelle le signal d'entrée est non échantillonné.

10. Une boucle à verrouillage de phase selon la revendication 2, dans laquelle le signal d'entrée est échantillonné et les sorties desdits compteurs transitent par leurs décimateurs respectifs (32a, 32b) en amont des étages démultiplicateurs. 15

11. Une boucle à verrouillage de phase selon la revendication 1, dans laquelle un signal d'entrée est appliqué à un premier compteur totalisateur (22a) via un échantillonneur (12a), un signal de retour est appliqué à un deuxième compteur totalisateur (22b) via un échantillonneur (12b), les sorties desdits compteurs sont 20 appliquées à leurs décimateurs respectifs (32a, 32b), lesdits échantillonneurs, compteurs et décimateurs étant mis en oeuvre dans des circuits matériels, et les sorties desdits décimateurs sont appliquées à une chaîne comportant les MOD N (40a) et MOD M (40b) respectifs, les étages démultiplicateurs (28a, 28b), un soustracteur (24), un filtre (14) et un oscillateur (26) commandé, ladite chaîne étant mise en oeuvre dans un logiciel, où N et M sont des nombres entiers.

12. Une boucle à verrouillage de phase selon la revendication 1, dans laquelle un signal d'entrée est appliqué à un compteur totalisateur (22) via un échantillonneur (12), les sorties dudit compteur sont appliquées à un décimateur (32), lesdits échantillonneur, compteur et décimateur étant mis en oeuvre dans des circuits matériels, et la sortie dudit décimateur est appliquée à une chaîne comportant les MOD N (40a) et MOD M (40b), les étages démultiplicateurs (28a, 28b), un soustracteur (24), un filtre (14) et un oscillateur à commande numérique (16), une boucle de retour comportant un MOD M (40b) et un étage démultiplicateur (28b), ladite chaîne étant mise en oeuvre dans le logiciel, où N et M sont des nombres entiers. 2908946 12

13. Une boucle à verrouillage de phase selon l'une quelconque des revendications 11 ou 12, comportant les différentiateurs respectifs (42a, 42b) en amont desdits MOD M et MOD N. 5

14. Un verrouillage de phase générant une fréquence de sortie qui impose une relation fractionnaire à une fréquence d'entrée, comportant : un étage d'entrée composé d'un échantillonneur (12), un compteur (22) et un décimateur (32) ; un oscillateur commandé (16, 26) générant la fréquence de sortie ; 10 une boucle de commande destinée à générer un signal de commande de l'oscillateur commandé depuis l'étage d'entrée, la boucle de commande incluant un étage démultiplicateur interne (28a, 28b) assurant ladite relation fractionnaire ; et une boucle de retour délivrant des informations sur la fréquence de sortie 15 de l'oscillateur commandé, et dans laquelle l'étage d'entrée est mis en oeuvre dans les circuits matériels et l'oscillateur commandé, la boucle de commande et la boucle de retour sont mises en oeuvre dans le logiciel. 20

15. Un verrouillage de phase selon la revendication 14, dans laquelle la boucle de commande comporte un MOD N (40a) , un étage démultiplicateur (28a) M/N, la boucle de retour comporte un MOD M (40b) et un étage démultiplicateur (28b) et les sorties des étages démultiplicateurs sont appliquées à un soustracteur (24), où N et M sont des nombres entiers. 25

16. Un verrouillage de phase selon la revendication 15, dans laquelle l'étage démultiplicateur (28b) contenu dans la boucle de retour comporte un facteur d'échelle unité.