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FR3120983A1 - Substrat de type semi-conducteur sur isolant pour un transistor à effet de champ à capacité négative - Google Patents

Substrat de type semi-conducteur sur isolant pour un transistor à effet de champ à capacité négative Download PDF

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FR3120983A1
FR3120983A1 FR2102738A FR2102738A FR3120983A1 FR 3120983 A1 FR3120983 A1 FR 3120983A1 FR 2102738 A FR2102738 A FR 2102738A FR 2102738 A FR2102738 A FR 2102738A FR 3120983 A1 FR3120983 A1 FR 3120983A1
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FR
France
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substrate
ferroelectric layer
layer
semiconductor
support substrate
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FR2102738A
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Inventor
Ionut Radu
Guillaume Besnard
Sorin Cristoloveanu
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Soitec SA
Original Assignee
Soitec SA
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Publication date
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Priority to EP22714482.1A priority patent/EP4309205A1/fr
Priority to PCT/FR2022/050479 priority patent/WO2022195226A1/fr
Priority to KR1020237035421A priority patent/KR20230158077A/ko
Priority to CN202280021452.0A priority patent/CN116982148A/zh
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Abstract

L’invention concerne un substrat de type semi-conducteur sur isolant pour un transistor à effet de champ de commutation rapide, comprenant successivement, de sa base vers sa surface : un substrat support (1) semiconducteur, une unique couche (2) ferroélectrique, agencée en contact direct avec le substrat support (1), et une couche active (3) d’un matériau semiconducteur, adaptée pour former le canal du transistor, agencée en contact direct avec la couche ferroélectrique (2). Figure pour l’abrégé : Fig 2

Description

Substrat de type semi-conducteur sur isolant pour un transistor à effet de champ à capacité négative
La présente invention concerne un substrat de type semi-conducteur sur isolant pour un transistor à effet de champ à capacité négative (NC-FET).
Etat de la technique
Les substrats de type semi-conducteur sur isolant, notamment ceux totalement déplétés, connus sous l’acronyme FDSOI, du terme anglo-saxon « Fully Depleted Silicon On Insulator », sont fréquemment utilisés dans le domaine de la microélectronique, en particulier pour fabriquer des transistors.
Un substrat FDSOI comprend successivement un substrat support, une couche d'oxyde enterré (souvent désignée par l'acronyme BOX, pour « Buried OXide ») et une couche ultrafine de silicium monocristallin, qui est la couche active, c'est-à-dire dans ou sur laquelle sont destinés à être formés des composants électroniques. Par ultrafine, on entend dans le présent texte que l'épaisseur de la couche de silicium est inférieure ou égale à 20 nm. La grande finesse de la couche active, et, le cas échéant, de la couche d'oxyde, permettent à la couche active d'un transistor formé à partir de ce substrat d'être totalement déplétée.
Dans un transistor formé à partir d’un substrat FDSOI, la tension de seuil (VT, « threshold voltage » en anglais), c’est-à-dire la tension minimale à appliquer à la grille de face avant et la source pour rendre le transistor passant, peut être contrôlée en appliquant une tension de polarisation (Vbb « back bias voltage » en anglais) à une grille en face arrière.
Un transistor à effet de champ à capacité négative (NC-FET, acronyme du terme anglo-saxon « Negative Capacitance Field Effect Transistor ») peut être obtenu par introduction d’une couche ferroélectrique dans le diélectrique de grille (Hu et al).
La illustre un tel transistor.
Le transistor NC-FET comprend successivement de sa base (ou face arrière) vers sa surface (ou face avant), un substrat 1, une couche diélectrique (BOX) 4 et une couche active 3a dont une région 3b forme le canal du transistor 3b. Le canal 3b est couvert par une couche d’isolation de grille 30, sur laquelle une couche ferroélectrique 5 est disposée. L’électrode 20 de la grille 10 est disposée au-dessus de ladite couche ferroélectrique 2.
Les électrodes 21 et 22 de la source 11 et du drain 12 sont agencées des deux côtés respectifs de l’empilement comportant la grille 10.
Le document US 2020/0066867 propose d’ajouter une couche ferroélectrique dans un substrat FDSOI, en insérant, entre le substrat support et la couche d’oxyde enterré, ladite couche ferroélectrique et une couche de silicium polycristallin. La couche ferroélectrique procure à l’arrière de la couche d’oxyde enterré une capacité négative destinée à appliquer une polarisation inverse adaptée pour moduler la tension de commutation du transistor. Ce substrat est cependant complexe et le procédé de fabrication du transistor est compliqué et coûteux.
Un but de l’invention est de concevoir un substrat pour un transistor NC-FET qui permette un meilleur contrôle du courant électrique dans la couche active, une commutation plus rapide du transistor, et une amélioration du couplage avec la grille en face arrière, tout en présentant une structure simple et pouvant être fabriqué avec des procédés existants.
A cette fin, l’invention propose un substrat de type semi-conducteur sur isolant pour un transistor à effet de champ de commutation rapide, comprenant successivement, de sa base vers sa surface :
  • un substrat support semiconducteur,
  • une unique couche ferroélectrique, agencée en contact direct avec le substrat support, et
  • une couche active d’un matériau semiconducteur, adaptée pour former le canal du transistor, agencée en contact direct avec la couche ferroélectrique.
Par « successivement de sa base vers sa surface » on entend un empilement des couches dans une direction perpendiculaire à la surface principale du substrat support, dans le sens du substrat support vers la couche active.
Par « contact direct » entre deux couches, on entend un contact direct sur l’étendue de l’interface entre les couches concernées.
L’architecture proposée permet d’intégrer dans la couche ferroélectrique, qui forme la couche électriquement isolante du substrat semi-conducteur sur isolant :
  • des propriétés d’isolation électrique permettant d’obtenir un transistor à couche active complètement déplétée, et
  • l’aptitude à former une capacité négative sous la couche active, permettant de contrôler la tension de seuil du transistor par la polarisation de ladite couche ferroélectrique.
La couche ferroélectrique présente une épaisseur comprise entre 1 et 30 nm, et plus avantageusement comprise entre 1 et 10 nm.
La couche ferroélectrique présente une permittivité diélectrique relative supérieure à 10 et de manière particulièrement avantageuse une permittivité diélectrique relative supérieure à 20. Dans certains modes de réalisation, la couche ferroélectrique comprend de l’oxyde d’hafnium, de l’oxyde de zirconium, de l’oxyde d’yttrium, de l’oxyde de lanthane, de l’aluminate d’hafnium ou un alliage comportant un ou plusieurs desdits matériaux
La couche active présente une épaisseur comprise entre 1 nm et 100 nm. Dans certains modes de réalisation, la couche active comprend du silicium, du germanium, un alliage silicium-germanium, de l’arséniure de gallium, du phosphure d’indium, de l’arséniure de gallium-indium, du graphène ou du disulfure de tungstène.
Un autre objet de l'invention concerne un transistor du type NC-FET comportant un substrat tel que décrit plus haut, un canal agencé dans la couche active, une source et un drain agencés dans la couche active de part et d’autre du canal et une grille agencée sur le canal, isolée dudit canal par un diélectrique de grille.
L’invention se rapporte aussi à un procédé de fabrication d’un substrat pour transistor à effet de champ, ledit procédé étant principalement caractérisé en ce qu’il comprend les étapes suivantes
  • la fourniture du substrat support semiconducteur,
  • la fourniture d’un substrat donneur semiconducteur,
  • la formation d’au moins une couche ferroélectrique sur une surface du substrat support et/ou du substrat donneur,
  • la formation d’une zone de fragilisation dans le substrat donneur, de sorte à délimiter une couche semiconductrice à transférer,
  • le collage du substrat donneur sur le substrat support, chaque couche ferroélectrique étant agencée à l’interface de collage,
  • le détachement du substrat donneur le long de la zone de fragilisation, de sorte à transférer la couche semi-conductrice sur le substrat support.
Dans certains modes de réalisation ladite au moins une couche ferroélectrique est formée par dépôt de couches minces atomiques ou par ablation laser pulsé.
De préférence, le procédé comprend un traitement thermique de ladite au moins une couche ferroélectrique avant le collage. De manière avantageuse, le traitement thermique est réalisé à une température comprise entre 500°C et 1000°C. De manière avantageuse, le traitement thermique est réalisé pendant une durée inférieure à deux heures.
Dans certains modes de réalisation, la formation de la zone de fragilisation comprend une implantation d'atomes d'hydrogène et/ou d'hélium dans le substrat donneur.
Dans certains modes de réalisation, le procédé comprend, avant le collage, un ou plusieurs traitements de surface de ladite au moins une couche ferroélectrique, lesdits traitements comprenant un nettoyage, un traitement par plasma et/ou un polissage mécano-chimique.
De manière avantageuse, le procédé comprend, après l’étape de transfert, un recuit à une température inférieure ou égale à 1000°C.
Brève description des figures
D’autres caractéristiques et avantages de l’invention ressortiront de la description détaillée qui va suivre, en référence aux dessins annexés, sur lesquels :
La est une vue schématique en coupe d’un transistor NC-FET de type connu.
La illustre un substrat de type semi-conducteur sur isolant selon un mode de réalisation de l’invention.
La est une vue schématique en coupe d’un transistor à effet de champ à capacité négative à base d’un substrat selon l’invention.
Les figures 4A-4D illustrent des étapes de fabrication d’un substrat de type semi-conducteur sur isolant dans lequel une couche semiconductrice est transférée sur un substrat support comportant une couche ferroélectrique selon un mode de réalisation de l’invention.
Les figures 5A-5D illustrent des étapes de fabrication d’un substrat de type semi-conducteur sur isolant dans lequel une couche ferroélectrique est déposée sur un substrat donneur et ladite couche ferroélectrique et une couche semiconductrice sont transférées sur un substrat support selon un deuxième mode de réalisation de l’invention.
Les figures 6A-6E illustrent des étapes de fabrication d’un substrat de type semi-conducteur sur isolant dans lequel une première couche ferroélectrique est déposée sur un substrat donneur et ladite première couche ferroélectrique et une couche semiconductrice sont transférées sur un substrat support comportant une deuxième couche ferroélectrique selon un troisième mode de réalisation de l’invention.
Description détaillée de modes de réalisation
La illustre un mode de réalisation du substrat FDSOI selon l’invention.
Le substrat FDSOI comprend un substrat support 1 en un matériau semiconducteur, une couche ferroélectrique 2 agencée sur le substrat support, et une couche active 3 agencée sur la couche ferroélectrique. Par « sur » on désigne une position relative des couches en considérant les couches de la base du substrat support vers la surface du côté de la couche active. Les couches sont agencées en contact direct sur l’étendue de leurs interfaces.
De préférence, le substrat support est monocristallin. Dans d’autres modes de réalisation, le substrat support peut être polycristallin, sous réserve d’être compatible avec les procédés mis en œuvre sur les lignes de fabrication de substrats semi-conducteurs, notamment en termes de géométrie du substrat support et d’absence de contaminants.
De manière avantageuse, le substrat support peut être en silicium, mais d’autres matériaux semi-conducteurs peuvent être utilisés.
La couche ferroélectrique présente une permittivité diélectrique relative supérieure à 10, de préférence supérieure à 20.
Dans certains modes de réalisation, la couche ferroélectrique peut être une couche d’oxyde d’hafnium, d’oxyde de zirconium, d’oxyde d’yttrium, d’oxyde de lanthane, d’aluminate d’hafnium ou d’un alliage comportant un ou plusieurs desdits matériaux.
La couche ferroélectrique présente une épaisseur comprise entre 1 et 30 nm, et plus avantageusement comprise entre 1 et 10 nm.
La couche active est une couche semiconductrice monocristalline, adaptée pour former un canal dans un transistor à polarisation inverse.
La couche active est de préférence une couche en silicium, en germanium, en un alliage silicium-germanium, en arséniure de gallium, en phosphure d’indium, en arséniure de gallium-indium, en graphène ou en disulfure de tungstène.
La couche active présente typiquement une épaisseur comprise entre 1 nm et 100 nm.
La couche ferroélectrique, qui présente des propriétés diélectriques, remplace donc la couche BOX dans le substrat FDSOI.
Ladite couche ferroélectrique permet ainsi de délimiter le canal d’un transistor formé à partir de la couche active de ce substrat de manière qu’il soit totalement déplété.
Par ailleurs, la couche ferroélectrique permet simultanément d’utiliser l’effet de polarisation ferroélectrique afin de contrôler la couche active de manière très rapide.
En d’autres termes, la couche ferroélectrique combine deux fonctions : une isolation électrique de la couche active vis-à-vis du substrat support et une polarisation ferroélectrique à l’arrière de la couche active.
Un tel substrat peut être avantageusement utilisé pour application à un transistor à effet de champ à capacité négative (NC-FET) ou tout autre dispositif de commutation super rapide avec une amélioration du ratio de courant marche-arrêt (« Ion/Ioff ratio » en anglais) (c’est-à-dire un ratio supérieur à 105), par exemple un transistor à effet de champ à effet tunnel ou un transistor à effet de champ ferroélectrique.
La est une vue schématique en coupe d’un transistor à effet de champ à capacité négative à base d’un substrat FDSOI comprenant une couche ferroélectrique enterrée selon l’invention.
Ledit transistor comprend successivement de sa base (ou face arrière) vers sa surface (ou face avant), un substrat support 1, une couche ferroélectrique 2 et une couche active 3a dont une région 3b forme le canal du transistor. Le canal est couvert par une couche d’isolation de grille 30 sur laquelle est disposée l’électrode 20 de la grille 10.
Les électrodes 21 et 22 de la source 11 et du drain 12 sont agencées des deux côtés respectifs de l’empilement comportant la grille 10.
Le transistor comprend une grille en face arrière (non représentée) qui peut être placée à distance de l’empilement ou être intégrée dans le substrat support.
Quand une tension de polarisation Vbb appliquée sur la grille en face arrière du NC-FET passe d’une valeur négative à une valeur positive, la couche ferroélectrique change de polarisation de manière abrupte. Par conséquent, la tension de seuil augmentera de manière abrupte d’une valeur élevée à une valeur basse, la pente sous le seuil sera donc raide. Plus la pente sous le seuil est raide, plus la commutation entre les états ON et OFF est rapide.
Le ratio de courant marche-arrêt du transistor est proportionnel à la vitesse de commutation. Dans un NC-FET ce ratio peut atteindre des valeurs supérieures à 105.
Les transistors du type NC-FET sont intéressants notamment pour les applications d'intégration à très grande échelle (VLSI « Very-Large-Scale Integration » en anglais), comme par exemple les microprocesseurs à haute performance et ultra-basse puissance. [Wu et al.]
On va maintenant décrire les différentes étapes du procédé de réalisation d’un substrat FDSOI selon l’invention par un procédé de transfert de couche du type SmartCutTM.
Des étapes d’un premier mode de réalisation sont illustrées dans les figures 4A - 4D.
On part d’un substrat support semiconducteur 1 et d’un substrat donneur semiconducteur 8. Le substrat donneur peut comprendre du silicium, du germanium, un alliage silicium-germanium, de l’arséniure de gallium, du phosphure d’indium, de l’arséniure de gallium-indium, du graphène ou du disulfure de tungstène. Le substrat donneur peut être un substrat massif constitué de l’un des matériaux appartenant à la liste précédente, ou comprendre un empilement d’au moins deux matériaux différents, dont l’un au moins fait partie de la liste précédente, une couche à transférer devant être formée dans ledit matériau.
En référence à la , on forme une zone de fragilisation 7 dans le substrat donneur 8, de sorte à délimiter une couche semi-conductrice 3. La zone de fragilisation 7 est formée dans le substrat donneur 8 à une profondeur prédéterminée qui correspond sensiblement à l'épaisseur de la couche semi-conductrice 3 destinée à former le canal. La couche semi-conductrice 3 présente typiquement une épaisseur comprise entre 1 nm et 100 nm. De préférence, la zone de fragilisation 7 est créée par implantation d'atomes d'hydrogène et/ou d'hélium dans le substrat donneur.
On peut effectuer un traitement optionnel de la surface du substrat donneur. Ce traitement peut comporter, à titre d'exemple illustratif et non limitatif, un nettoyage chimique ou une activation plasma.
En référence à la , on dépose une couche ferroélectrique 2 sur la surface du substrat support 1. La couche ferroélectrique 2 présente une permittivité diélectrique relative supérieure à 10, de préférence supérieure à 20, et une épaisseur comprise entre 1 et 30 nm, et plus avantageusement comprise entre 1 et 10 nm. Les techniques de dépôt peuvent comprendre, à titre d'exemple illustratif et non limitatif, des techniques de dépôt de couches minces atomiques (ALD, acronyme du terme anglo-saxon « Atomic Layer Deposition ») ou d’ablation laser pulsé (PLD, acronyme du terme anglo-saxon « Pulsed Laser Deposition »).
Il peut être utile ou nécessaire d’appliquer un traitement thermique après dépôt de la couche ferroélectrique 2 afin d’éliminer des produits volatils émis par ladite couche et susceptibles de gêner le collage sur le substrat donneur. Ledit traitement thermique est avantageusement réalisé à une température comprise entre 500°C et 1000°C et avantageusement pendant une durée inférieure à deux heures.
On procède ensuite à un traitement de surface de la couche ferroélectrique pour préparer ladite surface au collage par adhésion moléculaire. Ce traitement peut comporter de manière non limitative une ou plusieurs étapes de nettoyage et/ou de traitement par plasma et/ou de polissage mécano-chimique.
En référence à la , on colle ensuite le substrat donneur 8 sur le substrat support 1. La couche ferroélectrique 2 est ainsi agencée à l’interface de collage entre le substrat support 1 et le substrat donneur 8.
En référence à la , on provoque un détachement du substrat donneur le long de la zone de fragilisation, de sorte à transférer la couche semi-conductrice 3 sur le substrat support 1 comportant la couche ferroélectrique 2.
Les figures 5A-5D illustrent des étapes d’un deuxième mode de réalisation du procédé de fabrication du substrat FDSOI.
On part d’un substrat donneur 8 et d’un substrat support 1 similaires à ceux décrits pour le premier mode de réalisation.
Une couche ferroélectrique 2 est déposée sur le substrat donneur 8 comme illustré dans la . Les techniques de dépôt peuvent comprendre, à titre d'exemple illustratif et non limitatif, des techniques de dépôt de couches minces atomiques (ALD) ou d’ablation laser pulsé (PLD).
La couche ferroélectrique 2 présente une permittivité diélectrique relative supérieure à 10, de préférence supérieure à 20, et une épaisseur comprise entre 1 et 30 nm, et plus avantageusement comprise entre 1 et 10 nm.
Il peut être utile ou nécessaire d’appliquer un traitement thermique après dépôt de la couche ferroélectrique 2 afin d’éliminer des produits volatils pouvant gêner le collage sur le substrat. Ledit traitement thermique est avantageusement réalisé à une température comprise entre 500°C et 1000°C et avantageusement pendant une durée inférieure à deux heures.
En référence à la , on forme ensuite une zone de fragilisation 7 dans le substrat donneur 8 de sorte à délimiter une couche semiconductrice 3 recouverte de la couche ferroélectrique 2. La couche semi-conductrice 3 présente une épaisseur comprise entre 1 nm et 100 nm. La zone de fragilisation 7 est formée dans le substrat donneur 8 à une profondeur qui correspond à l’épaisseur de la couche semi-conductrice 3 plus l’épaisseur de la couche ferroélectrique 2. De préférence, la zone de fragilisation 7 est créée par implantation d'atomes d'hydrogène et/ou d'hélium dans le substrat donneur.
De manière alternative, on peut former la zone de fragilisation 7 dans le substrat donneur 8 avant le dépôt de la couche ferroélectrique 2. On procède ensuite au dépôt de ladite couche ferroélectrique 2. Il peut être utile ou nécessaire d’appliquer un traitement thermique après dépôt de la couche ferroélectrique 2 afin d’éliminer des produits volatils pouvant gêner le collage sur le substrat support.
On procède ensuite à un traitement de surface de la couche ferroélectrique pour préparer ladite surface au collage par adhésion moléculaire. Ce traitement peut comporter de manière non limitative une ou plusieurs étapes de nettoyage et/ou de traitement par plasma et/ou de polissage mécano-chimique.
On peut effectuer un traitement optionnel de la surface du substrat support. Ce traitement peut comporter, à titre d'exemple illustratif et non limitatif, un nettoyage chimique et/ou une activation plasma.
En référence à la , on colle ensuite le substrat donneur 8 sur le substrat support 1. La couche ferroélectrique 2 est ainsi agencée à l’interface de collage entre le substrat support 1 et le substrat donneur 8.
En référence à la , on provoque un détachement du substrat donneur le long de la zone de fragilisation, de sorte à transférer la couche semi-conductrice 3 et la couche ferroélectrique 2 sur le substrat support 1.
Les figures 6A-6E illustrent un troisième mode de réalisation du procédé de fabrication du substrat FDSOI.
On dépose une première couche ferroélectrique 2a sur le substrat support 1 comme illustré dans la . La couche ferroélectrique 2a présente une permittivité diélectrique relative supérieure à 10, de préférence supérieure à 20, et une épaisseur comprise entre 0,5 et 15 nm, et plus avantageusement comprise entre 0,5 et 5 nm. On dépose une deuxième couche ferroélectrique 2b sur le substrat donneur 8 comme illustré dans la . La couche ferroélectrique 2b présente une permittivité diélectrique relative supérieure à 10, de préférence supérieure à 20, et une épaisseur comprise entre 0,5 et 15 nm, et plus avantageusement comprise entre 0,5 et 5 nm, la somme des épaisseurs des couches 2a, 2b étant avantageusement comprise entre 1 et 30 nm, de préférence comprise entre 1 et 10 nm.
Les techniques de dépôt peuvent comprendre, à titre d'exemple illustratif et non limitatif, des techniques de dépôt de couches minces atomiques (ALD) ou d’ablation laser pulsé (PLD). La première couche ferroélectrique 2a et la deuxième couche ferroélectrique 2b peuvent être déposées par des techniques identiques ou différentes.
On peut ensuite appliquer un traitement thermique sur chacun des substrats. Ledit traitement thermique est avantageusement réalisé à une température comprise entre 500°C et 1000°C et avantageusement pendant une durée inférieure à deux heures. Les traitements thermiques de la première couche ferroélectrique 2a et de la deuxième couche ferroélectrique 2b peuvent être identiques ou différents.
En référence à la , on forme ensuite une zone de fragilisation 7 dans le substrat donneur 8 de sorte à délimiter une couche semiconductrice 3 comportant la couche ferroélectrique 2b. La couche semi-conductrice 3 présente une épaisseur comprise entre 1 nm et 100 nm. La zone de fragilisation 7 est formée dans le substrat donneur 8 à une profondeur qui correspond à l’épaisseur de la couche semi-conductrice 3 plus l’épaisseur de la couche ferroélectrique 2. De préférence, la zone de fragilisation 7 est créée par implantation d'atomes d'hydrogène et/ou d'hélium dans le substrat donneur.
De manière alternative, on peut former la zone de fragilisation 7 dans le substrat donneur 8 avant le dépôt de la couche ferroélectrique 2b. On procède ensuite au dépôt de ladite couche ferroélectrique 2b. Il peut être utile ou nécessaire d’appliquer un traitement thermique après dépôt de la couche ferroélectrique 2b afin d’éliminer des produits volatils pouvant gêner le collage sur le substrat.
Après le dépôt des couches ferroélectriques 2a, 2b, on peut appliquer un traitement de surface sur chacun des substrats.
Le traitement de surface peut comporter de manière non limitative une ou plusieurs étapes de nettoyage et/ou de traitement par plasma et/ou de polissage mécano-chimique.
Les traitements peuvent être identiques ou différents pour la première couche ferroélectrique 2a et pour la deuxième couche ferroélectrique 2b.
En référence à la , on colle ensuite le substrat donneur 8 comportant la couche ferroélectrique 2b sur le substrat support 1 comportant la couche ferroélectrique 2a. Les couches ferroélectriques 2a et 2b sont ainsi superposées, formant ensemble une couche ferroélectrique 2 à l’interface de collage entre le substrat support 1 et le substrat donneur 8.
En référence à la , on provoque un détachement du substrat donneur le long de la zone de fragilisation, de sorte à transférer la couche semi-conductrice 3 et la couche ferroélectrique 2b sur le substrat support 1 comportant la couche ferroélectrique 2a.
Le procédé de transfert de couche n'est cependant pas limité au procédé Smart Cut™ ; ainsi, il pourra consister par exemple à coller le substrat donneur sur le substrat support par l’intermédiaire de la(les) couche(s) ferroélectrique(s) puis à amincir le substrat donneur par sa face opposée au substrat support jusqu'à l'obtention de l'épaisseur souhaitée pour la couche semi-conductrice. Dans ce cas, il n’est pas nécessaire de former une zone de fragilisation dans le substrat donneur.
Après le transfert de couche, une ou plusieurs étapes de recuit du substrat FDSOI peuvent être réalisées à des températures de préférence inférieures ou égales à 1000°C.
Ce recuit a pour effet de stabiliser l’adhésion entre la couche ferroélectrique et la couche semiconductrice transférée, ainsi que les caractéristiques du matériau ferroélectrique, telles que sa constante diélectrique.
Le recuit peut être réalisé dans une seule étape, par exemple une montée progressive en température entre 200°C jusqu’à 1000°C, puis un palier à 1000°C d’une durée de 1-2h, suivi par une redescente à température ambiante, cet exemple étant donné à titre purement illustratif et non limitatif.
Alternativement et de manière plus avantageuse, le recuit comprend plusieurs étapes distinctes. A titre d’exemple purement illustratif et non limitatif, un premier recuit est réalisé à 500-800°C dans un four avec un palier de 2-5h à 800°C. Cette étape est suivie par un recuit thermique rapide (RTA, acronyme du terme anglo-saxon « Rapid Thermal Annealing ») à 1000°C pour une durée comprise entre 30 secondes et quelques minutes.
En outre, on peut mettre en œuvre, après le transfert, un traitement de finition de la surface de la couche semi-conductrice, de sorte à guérir les défauts liés à l’implantation et/ou à réduire la rugosité.
Références
Hu et al, Negative Capacitance Enables FinFET and FDSOI Scaling to 2 nm Node, 2017 IEEE International Electron Devices Meeting (IEDM)
US 2020/0066867

Claims (15)

  1. Substrat de type semi-conducteur sur isolant pour un transistor à effet de champ, comprenant successivement, de sa base vers sa surface :
    • un substrat support (1) semiconducteur,
    • une unique couche (2) ferroélectrique, agencée en contact direct avec le substrat support (1), et
    • une couche active (3) d’un matériau semiconducteur, adaptée pour former le canal du transistor, agencée en contact direct avec la couche ferroélectrique (2).
  2. Substrat selon la revendication 1 dans lequel la couche ferroélectrique (2) présente une épaisseur comprise entre 1 et 30 nm, et plus avantageusement comprise entre 1 et 10 nm.
  3. Substrat selon la revendication 1 ou la revendication 2, dans lequel la couche ferroélectrique (2) présente une permittivité diélectrique relative supérieure à 10, de préférence supérieure à 20.
  4. Substrat selon l’une des revendications précédentes, dans lequel la couche ferroélectrique (2) comprend de l’oxyde d’hafnium, de l’oxyde de zirconium, de l’oxyde d’yttrium, de l’oxyde de lanthane, de l’aluminate d’hafnium ou un alliage comportant un ou plusieurs desdits matériaux.
  5. Substrat selon l’une des revendications précédentes, dans lequel la couche active (3) présente une épaisseur comprise entre 1 nm et 100 nm.
  6. Substrat selon l’une des revendications précédentes, dans lequel la couche active (3) comprend du silicium, du germanium, un alliage silicium-germanium, de l’arséniure de gallium, du phosphure d’indium, de l’arséniure de gallium-indium, du graphène ou du disulfure de tungstène.
  7. Transistor NC-FET comportant un substrat selon l’une des revendications précédentes, un canal (3b) agencé dans la couche active (3a), une source (11) et un drain (12) agencés dans la couche active (3a) de part et d’autre du canal (3b), et une grille (10) agencée sur le canal (3b), isolée dudit canal (3b) par un diélectrique de grille (30).
  8. Procédé de fabrication d’un substrat selon l’une des revendications 1 à 6, ledit procédé comprenant :
    • la fourniture du substrat support semiconducteur (1),
    • la fourniture d’un substrat donneur semiconducteur (8),
    • la formation d’au moins une couche ferroélectrique (2 ; 2a, 2b) sur une surface du substrat support (1) et/ou du substrat donneur (8),
    • la formation d’une zone de fragilisation (7) dans le substrat donneur (8), de sorte à délimiter une couche semiconductrice (3) à transférer,
    • le collage du substrat donneur (8) sur le substrat support (1), chaque couche ferroélectrique (2 ; 2a, 2b) étant agencée à l’interface de collage,
    • le détachement du substrat donneur (8) le long de la zone de fragilisation (7), de sorte à transférer la couche semi-conductrice (3) sur le substrat support (1).
  9. Procédé de fabrication selon la revendication 8, dans lequel ladite au moins une couche ferroélectrique est formée par dépôt de couches minces atomiques ou par ablation laser pulsé.
  10. Procédé de fabrication selon la revendication 8 ou 9, comprenant un traitement thermique de ladite au moins une couche ferroélectrique avant le collage.
  11. Procédé de fabrication selon la revendication 10, dans lequel le traitement thermique est réalisé à une température comprise entre 500°C et 1000°C.
  12. Procédé de fabrication selon la revendication 10 ou 11, dans lequel le traitement thermique est réalisé pendant une durée inférieure à deux heures.
  13. Procédé de fabrication selon l’une des revendications 8 à 12, dans lequel la formation de la zone de fragilisation comprend une implantation d'atomes d'hydrogène et/ou d'hélium dans le substrat donneur.
  14. Procédé de fabrication selon l’une des revendications 8 à 13, comprenant, avant le collage, un ou plusieurs traitements de surface de ladite au moins une couche ferroélectrique, lesdits traitements comprenant un nettoyage, un traitement par plasma et/ou un polissage mécano-chimique.
  15. Procédé de fabrication selon l’une des revendications 8 à 14, comprenant, après l’étape de transfert, un recuit à une température inférieure ou égale à 1000°C.
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EP22714482.1A EP4309205A1 (fr) 2021-03-18 2022-03-17 Transistor nc-fet comportant un substrat du type semi-conducteur sur isolant
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1811560A1 (fr) * 2006-01-23 2007-07-25 S.O.I.TEC. Silicon on Insulator Technologies S.A. Procédé de fabrication d'un substrat composite à propriétés électriques améliorées
US20100044830A1 (en) * 2007-01-16 2010-02-25 Ian Cayrefourcq Method of producing an soi structure with an insulating layer of controlled thickness
US20200066867A1 (en) 2018-08-22 2020-02-27 International Business Machines Corporation Fully depleted soi transistor with a buried ferroelectric layer in back-gate

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102194827A (zh) * 2010-03-16 2011-09-21 北京大学 一种基于高介电常数材料的抗辐照soi器件及制备方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1811560A1 (fr) * 2006-01-23 2007-07-25 S.O.I.TEC. Silicon on Insulator Technologies S.A. Procédé de fabrication d'un substrat composite à propriétés électriques améliorées
US20100044830A1 (en) * 2007-01-16 2010-02-25 Ian Cayrefourcq Method of producing an soi structure with an insulating layer of controlled thickness
US20200066867A1 (en) 2018-08-22 2020-02-27 International Business Machines Corporation Fully depleted soi transistor with a buried ferroelectric layer in back-gate

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
HU ET AL.: "Negative Capacitance Enables FinFET and FDSOI Scaling to 2 nm Node", IEEE INTERNATIONAL ELECTRON DEVICES MEETING (IEDM, 2017
POPOV V P ET AL: "Ferroelectric properties of SOS and SOI pseudo-MOSFETs with HfO2interlayers", SOLID STATE ELECTRONICS, vol. 159, 19 March 2019 (2019-03-19), pages 63 - 70, XP085712770, ISSN: 0038-1101, DOI: 10.1016/J.SSE.2019.03.036 *

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