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FR3113184A1 - Procede de preparation d’un substrat support, et procede de report d’une couche mince sur ce substrat support - Google Patents

Procede de preparation d’un substrat support, et procede de report d’une couche mince sur ce substrat support Download PDF

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FR3113184A1
FR3113184A1 FR2007952A FR2007952A FR3113184A1 FR 3113184 A1 FR3113184 A1 FR 3113184A1 FR 2007952 A FR2007952 A FR 2007952A FR 2007952 A FR2007952 A FR 2007952A FR 3113184 A1 FR3113184 A1 FR 3113184A1
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support substrate
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Marcel Broekaart
Bruno CLEMENCEAU
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Soitec SA
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Abstract

L’invention porte sur un procédé de préparation d’un substrat support (1) comprenant les étapes suivantes : - fournir un substrat de base (3) présentant sur une face principale une couche de piégeage de charges (2) ; - former une couche diélectrique (4) sur la couche de piégeage de charges (2), la formation de la couche diélectrique (4) mettant simultanément en œuvre le dépôt et la pulvérisation ionique de la couche diélectrique. ( Figure 1 )

Description

PROCEDE DE PREPARATION D’UN SUBSTRAT SUPPORT, ET PROCEDE DE REPORT D’UNE COUCHE MINCE SUR CE SUBSTRAT SUPPORT
DOMAINE DE L’INVENTION
La présente invention concerne un procédé de préparation d’un substrat support comprenant une couche de piégeage de charges. Elle concerne également un procédé de report d’une couche mince sur un tel substrat support. Ces substrats trouvent une application notable dans le domaine des dispositifs intégrés radiofréquences, c’est-à-dire des dispositifs électroniques traitant des signaux dont la fréquence est comprise entre environ 3kHz et 300GHz, par exemple dans le domaine des télécommunications (téléphonie, Wi-Fi, Bluetooth…).
ARRIERE PLAN TECHNOLOGIQUE DE L’INVENTION
Pour se prémunir ou limiter le phénomène de couplage électromagnétique qui peut se produire entre un dispositif électronique et le substrat support d’un substrat de silicium sur isolant (SOI) sur lequel ce dispositif est formé, il est connu d'insérer entre la couche diélectrique enterrée et le support du SOI, directement sous la couche diélectrique, une couche de piégeage de charges. Cette couche peut être constituée par exemple d’une couche de 1 à 10 microns de silicium polycristallin. Les joints des grains formant le poly cristal constituent alors des pièges pour les porteurs de charges, ceux-ci pouvant provenir de la couche de piégeage elle-même ou du substrat sous-jacent. De la sorte, on prévient l’apparition d’un plan conducteur sous l’isolant. La fabrication de ce type de substrat SOI bien connu est par exemple décrite dans les documents FR2860341, FR2933233, FR2953640, US2015115480, US7268060, US6544656 ou WO2020008116.
Pour former un substrat SOI présentant une telle couche de piégeage, on prépare un substrat support en formant une couche de piégeage de charges sur un substrat de base. Puis, on reporte une couche mince sur ce substrat support par l’intermédiaire d’un procédé de transfert de couche, par exemple selon la technologie Smart Cut®. Selon cette technologie, on assemble, typiquement par adhésion moléculaire, un substrat donneur au substrat support, le substrat donneur présentant un plan de fragilisation définissant, avec sa face exposée, la couche mince à reporter. On fracture ensuite le substrat donneur au niveau du plan de fragilisation pour reporter la couche mince sur le substrat support. La couche diélectrique est insérée entre le substrat support et la couche mince, par exemple par oxydation de l’un et/ou de l’autre de ces substrats, avant leur assemblage.
Dans la technologie Smart Cut®, le plan de fragilisation est obtenu en introduisant des espèces légères (hydrogène et/ou hélium par exemple) dans le substrat donneur, à travers la couche diélectrique lorsque celle-ci est présente, généralement par implantation. L’épaisseur de la couche mince à transférer dicte l’énergie et la dose des espèces à implanter : plus cette épaisseur est importante et plus l’énergie et la dose sont également importantes. Implanter une forte dose à haute énergie n’est pas industriellement favorable aussi, pour contourner ce problème, il est préférable de former la couche de diélectrique sur le substrat support plutôt que sur le substrat donneur, notamment lorsque cette couche diélectrique est choisie relativement épaisse, par exemple supérieure à 200nm.
Les expériences menées par la demanderesse ont toutefois révélé que la formation d’une couche diélectrique par oxydation d’une couche de piégeage de charge en silicium polycristallin posait de nombreux problèmes. Cette oxydation tend à former un substrat support présentant un état de surface rugueux, qu’il faut donc préparer avant l’étape d’assemblage, par exemple par polissage, ce qui complexifie le procédé. L’interface enterrée entre l’oxyde de silicium et le reste de la couche de poly silicium est également rugueux, ce qui peut poser des problèmes d’inspection optique du substrat SOI lors des étapes de fabrication des dispositifs. De plus, l’étape d’oxydation tend à déformer le substrat support et à faire apparaître une courbure importante (désignée par le terme anglais "bow" dans la technologie de semi-conducteurs). La présence d’une telle courbure rend délicate l’étape suivante d’assemblage.
On note que la formation de la couche de diélectrique par dépôt sur le substrat support plutôt que par oxydation du support présente des problèmes similaires. En effet, les techniques conventionnelles de dépôt PECVD (acronyme de l’expression anglo-saxonne « Plasma Enhanced Chemical Vapor Deposition » ou dépôt chimique en phase vapeur assisté par plasma) ou LPCVD (acronyme de l’expression anglo-saxonne « Low Pressure Chemical Vapor Deposition » ou dépôt chimique en phase vapeur à pression sous atmosphérique) conduisent généralement à former des couches très rugueuses qu’il faut préparer par polissage avant de pouvoir envisager tout assemblage.
OBJET DE L’INVENTION
La présente invention vise à pallier tout ou partie des inconvénients précités.
BREVE DESCRIPTION DE L’INVENTION
En vue de la réalisation de l’un de ces buts, l’objet de l’invention propose un procédé de préparation d’un substrat support comprenant les étapes suivantes :
- fournir un substrat de base présentant, sur une face principale, une couche de piégeage de charges ;
- former une couche diélectrique sur la couche de piégeage de charges, la formation de la couche diélectrique mettant simultanément en œuvre le dépôt et la pulvérisation ionique de la couche diélectrique.
Selon d’autres caractéristiques avantageuses et non limitatives de l’invention, prises seules ou selon toute combinaison techniquement réalisable :
  • le substrat de base est un substrat de silicium monocristallin présentant une résistivité inférieure à 1000 ohm.cm ;
  • la couche de piégeage de charges comprend du silicium polycristallin ;
  • la couche de piégeage de charges comprend du carbone ;
  • la couche de piégeage de charges présente une épaisseur comprise entre 1 micron et 20 microns ;
  • la couche diélectrique est constituée d’oxyde de silicium ;
  • la couche diélectrique présente une épaisseur supérieure à 200nm, et préférentiellement comprise entre 200nm et 1 micron ;
  • le ratio dépôt/pulvérisation est compris entre 1 et 10, préférentiellement entre 2 et 5 ;
  • la couche diélectrique est formée à une température comprise entre 300°C et 450°C, préférentiellement entre 350°C et 400°C.
  • la couche diélectrique est formée dans une atmosphère présentant une pression inférieure à la pression atmosphérique ;
  • le procédé comprend en outre un recuit de la couche diélectrique dans une atmosphère neutre et à une température excédant la température de formation de la couche diélectrique, préférentiellement inférieure à 950°C.
Selon un autre aspect, l’objet de l’invention propose un procédé de report d’une couche mince sur un substrat support comprenant les étapes suivantes :
- préparer un substrat support à l’aide d’un procédé de préparation tel que proposé précédemment ;
- assembler, par adhésion moléculaire, un substrat donneur à la couche diélectrique du substrat support, le substrat donneur présentant un plan de fragilisation définissant la couche mince ;
- fracturer le substrat donneur au niveau du plan de fragilisation pour libérer la couche mince et la reporter sur le substrat support.
Selon une caractéristique avantageuse et non limitative de l’invention, la face libre de la couche diélectrique n’est pas préparée par polissage avant son assemblage au substrat donneur.
D’autres caractéristiques et avantages de l’invention ressortiront de la description détaillée de l’invention qui va suivre en référence aux figures annexées sur lesquels :
La figure 1 représente un substrat support conforme à l’invention ;
La figure 2 représente un substrat final comprenant un substrat support conforme à l’invention.
DESCRIPTION DETAILLEE DE L’INVENTION
Présentation du substrat final
En référence aux figures, un substrat final S d’un mode de réalisation comprend un substrat de base 3, une couche de piégeage de charge 2 disposée sur le substrat de base 3, une couche diélectrique 4 disposée sur et directement en contact avec la couche de piégeage de charges 2 et une couche mince 5 disposée sur la couche diélectrique 4. Le substrat de base 3 muni de la couche de piégeage de charges et de la couche diélectrique 4 forme un substrat support 1 du substrat final S.
Le substrat final S (et donc le substrat support 1) peut prendre la forme d'une plaquette, circulaire, de dimension normalisée, par exemple de 200 mm ou 300 mm, voire 450 mm de diamètre. C’est notamment le cas lorsque le substrat final S, et en particulier la couche mince 5, est encore vierge de tout dispositif. Mais l'invention n'est nullement limitée à ces dimensions ou à cette forme.
Le substrat de base 3 présente une épaisseur de plusieurs centaines de microns. Préférentiellement, le substrat de base 3 présente une résistivité élevée, supérieure à 100 ou 1000 ohms.cm, et plus préférentiellement encore supérieure à 3000 ohms.cm. On limite de la sorte la densité des charges, trous ou électrons, qui sont susceptibles de se déplacer dans le substrat de base 3, et donc détériorer la performance RF du substrat final S. Mais l’invention n’est pas limitée à un substrat de base 3 présentant une telle résistivité, et elle procure également des avantages de performance RF lorsque le substrat de base 3 présente une résistivité plus conforme, inférieure à 1000 ohms.cm, de l’ordre de quelques centaines d’ohms.cm, ou 100 ohms.cm ou moins.
Pour des raisons de disponibilité et de coût, le substrat de base 3 est préférentiellement en silicium, et notamment en silicium monocristallin. Il peut s'agir par exemple d'un substrat CZ à faible teneur en oxygène interstitiel qui présente, comme cela est bien connu en soi, une résistivité qui peut être supérieure à 1000 ohms.cm. Le substrat de base 3 peut alternativement être formé d'un autre matériau : il peut s'agir par exemple de saphir, de carbure de silicium, de silicium-germanium, matériaux III-V, de verre… Il peut s'agir alternativement encore d'un substrat CZ monocristallin plus standard, dont la résistivité est inférieure à 1000 ohms.cm.
Le substrat support 1 peut optionnellement comporter, disposé sur, et directement en contact avec, le substrat de base 3, une fine couche diélectrique, par exemple en dioxyde de silicium ou en nitrure de silicium. La fine couche diélectrique (non représentée sur les figures 1 et 2) présente une épaisseur supérieure à quelques nm, par exemple comprise entre 5 nm et 500 nm. Elle peut être obtenue par oxydation du substrat de base 3 ou par dépôt sur ce substrat. Pour limiter la durée et le coût de la formation de cette fine couche, on peut choisir son épaisseur pour qu’elle soit comprise entre 5 nm et 200 nm, comme par exemple 145 nm. La fine couche diélectrique permet d’éviter ou de limiter la recristallisation de la couche de piégeage de charge 3, lorsque le substrat support 1 ou le substrat final S est exposé à une température élevée.
Le substrat support 1 comporte également une couche de piégeage de charges 2, disposée sur et directement en contact avec le substrat de base 3 (ou avec la fine couche diélectrique lorsque celle-ci est présente). La couche de piégeage 2 présente une résistivité supérieure à 1000 ohm.cm, préférentiellement supérieure à 10 kohm.cm. Comme cela a été évoqué en introduction de la présente demande, la couche de piégeage a pour fonction de piéger les porteurs de charges pouvant être présents dans le support 1 et de limiter leur mobilité. C’est notamment le cas lorsque le substrat final S comprend une structure semi-conductrice émettant un champ électromagnétique pénétrant dans le substrat support 1, et donc susceptible d'interagir et rendre mobiles ces charges. La couche de piégeage de charges 2 présente une épaisseur typiquement comprise entre 1 micron et 15 microns, voire même 20 microns.
La couche de piégeage 2 peut, d'une manière générale, être constituée d'une couche semi-conductrice non mono-cristalline présentant des défauts structurels tels que des dislocations, des joints de grains, des zones amorphes, des interstices, des inclusions, des pores… Ces défauts structurels forment des pièges pour les charges susceptibles de circuler dans le matériau, par exemple au niveau de liaisons chimiques non complètes ou pendantes. On prévient ainsi la conduction dans la couche de piégeage qui présente en conséquence une résistivité élevée.
Pour les mêmes raisons de disponibilité et de coût qui ont déjà été évoquées, la couche de piégeage 2 est préférentiellement en silicium polycristallin. Mais elle peut être constituée ou comprendre un autre matériau semi-conducteur et polycristallin. On peut bien entendu prévoir de former cette couche de piégeage de charges 2 par d’autre technique que celle prévoyant une couche formée de silicium polycristallin. Cette couche peut également comprendre du carbone ou être constituée ou comprendre du carbure de silicium ou un alliage de silicium et de carbone, par exemple sous la forme de couches intercalaires insérées dans une épaisseur de silicium polycristallin. Il peut alternativement s’agir de réaliser les pièges électriques dans la couche 2 par bombardement ionique d’espèces relativement lourdes (par exemple de l’argon) dans une partie superficielle du substrat de base 3 afin d’y créer des défauts cristallins aptes à piéger des charges électriques. On peut également prévoir une couche de piégeage de charges 2 formée d’une matière poreuse, par exemple par porosification d’une partie superficielle du substrat de base 3 lorsque celui-ci est en silicium.
En tout état de cause, la couche de piégeage 2 présente une résistivité élevée supérieure à 1000 ohm.cm. À cette fin, la couche de piégeage 2 n’est pas intentionnellement dopée, c’est-à-dire qu’elle présente une concentration en dopant porteur de charges inférieure à 10 E14 atomes par centimètre cube. Elle peut être riche en azote ou en carbone afin d’améliorer sa caractéristique de résistivité.
Revenant à la description générale des figures 1 et 2, le substrat support 1 comprend également une couche diélectrique 4 directement disposée sur la couche de piégeage 2. A titre d’exemple, la couche diélectrique 4 peut être constituée ou comprendre du dioxyde de silicium ou du nitrure de silicium. Il peut également s’agir d’un empilement de ces matériaux. L’épaisseur de la couche diélectrique 4 peut être comprise entre 10nm et 10 microns mais, dans le cadre de la présente description, cette couche présente une épaisseur relativement importante, par exemple supérieure à 200nm, et préférentiellement comprise entre 200nm et 1 micron.
Le substrat final S comprend une couche mince 5, sur et en contact avec la couche diélectrique 4 du substrat support 1. La couche mince est usuellement en silicium monocristallin, mais il pourrait s’agir de tout autre matériau, semi-conducteur ou non, selon la nature du dispositif destiné à y être formé. Lorsque le substrat final S est destiné à recevoir des composants intégrés à semi-conducteur, la couche mince 5 peut être ainsi composée de silicium monocristallin, ou de tout autre matériau semi-conducteur tel que du germanium, du silicium germanium, du carbure de silicium. Lorsque le substrat final S est destiné à recevoir des filtres à onde acoustique de surface, la couche mince 5 peut être composée d’un matériau piézoélectrique et/ou ferroélectrique, tel que du tantalate de lithium ou du niobate de lithium. La couche mince 5 peut également comprendre des composants intégrés finis ou semi-finis, formés sur un substrat donneur et reportés sur le substrat support 1 au cours de la fabrication du substrat final S. D’une manière générale, la couche mince 5 peut présenter une épaisseur comprise entre 10nm et 10 microns.
Préparation du substrat support
On présente maintenant un procédé de préparation du substrat support 1. Dans une première étape, on fournit le substrat de base 3 présentant sur une face principale la couche de piégeage de charges 2. La fabrication de cette couche de piégeage 2, lorsqu’elle est en silicium polycristallin, peut être réalisée avec des équipements de dépôt standards dans l’industrie. Il peut ainsi s’agir d’un dépôt du type RPCVD (acronyme de l’expression anglo-saxonne « Remote Plasma enhanced Chemical Vapor Deposition » ou dépôt chimique en phase vapeur assisté par plasma déporté) ou encore du type PECVD (acronyme de l’expression anglo-saxonne « Plasma Enhanced Chemical Vapor Deposition » ou dépôt chimique en phase vapeur assisté par plasma). Il peut également s’agir d’un dépôt LPCVD (acronyme de l’expression anglo-saxonne « Low Pressure Chemical Vapor Deposition » ou dépôt chimique en phase vapeur à pression sous atmosphérique). Mais, comme on l’a vu précédemment, la formation de la couche de piégeage sur ou dans le substrat de base 3 peut être réalisé par bien d’autres manières, par exemple par implantation d’espèce lourdes ou par porosification d’une couche superficielle du substrat de base 3. Optionnellement, on peut avoir prévu la formation d’une fine couche diélectrique sur le substrat de base 3, par exemple par oxydation ou dépôt d’une épaisseur d’oxyde, avant d’y former la couche de piégeage de charges 2.
Dans une seconde étape du procédé de préparation du substrat support 1, on forme la couche diélectrique 4 sur la couche de piégeage de charge 2. Selon un aspect important du procédé, la formation de la couche diélectrique 4 met simultanément en œuvre le dépôt et la pulvérisation ionique (« sputtering » selon l’expression anglo-saxonne employée dans le métier) de cette couche diélectrique 4.
Une telle technique de formation la couche diélectrique peut être réalisée en disposant le substrat de base 3 muni de la couche de piégeage 2 dans une chambre d’un équipement de dépôt du type HDP CVD (acronyme de l’expression anglo-saxonne « High Density Plasma Chemical Vapor Deposition » ou dépôt chimique en phase vapeur à haute densité de plasma).
Une telle chambre est munie d’une source plasma disposée dans une partie supérieure de la chambre, excité par une source RF (par exemple présentant une fréquence d’environ 13 MHz) afin d’y former un plasma d’où peuvent être extraits des électrons et des ions présents en très haute densité (de l’ordre de 10^10 à 10^12 par cm3). Le substrat introduit dans la chambre est disposé sur un support qui forme une seconde électrode reliée à une seconde source RF (par exemple présentant une fréquence d’environ 2 MHz), souvent désignée par l’expression « bias source » dans le domaine, permettant de projeter les ions et électrons sur la surface exposée du substrat, ce qui a pour effet de graver légèrement (pulvériser) cette surface. La première et la deuxième source sont activées à des puissances typiquement comprises entre 1000W et 10000W (pour un équipement destiné à recevoir un substrat se présentant sous la forme d’une plaquette circulaire de 300mm de diamètre). Des gaz précurseurs sont introduits dans la chambre pour les faire réagir entre eux au-dessus de la surface exposée du substrat et progressivement former sur celle-ci la couche diélectrique. La chambre est maintenue à une pression très basse, de l’ordre du mTorr ou de quelques dizaines de mTorr, à l’aide d’une pompe d’aspiration permettant de faire circuler et d’extraire de la chambre les gaz injectés et les espèces résiduels de la réaction. La chambre est également maintenue à relativement basse température, typiquement comprise entre 200°C et 450°C. Ainsi, pour former une couche d’oxyde de silicium, on introduit dans la chambre un gaz contenant du silicium, un gaz contenant de l’oxygène et un gaz inerte (argon ou hélium par exemple). En maitrisant les paramètres de la chambre, et notamment les flux des gaz entrants et les puissances des sources, il est possible de maitriser l’effet de dépôt et l’effet de pulvérisation qui se produisent simultanément au cours de la formation de la couche diélectrique dans la chambre, dans un ratio dépôt/pulvérisation compris entre 1 et 10, préférentiellement entre 2 et 5. Cet effet combiné tend à compenser la topologie éventuellement présente à la surface du substrat et à former une couche particulièrement uniforme et lisse. On rappelle à ce propos que pour obtenir une surface qui puisse être assemblée par adhésion moléculaire, celle-ci doit présenter une rugosité inférieure à 0,5 nm RMS (c’est-à-dire en valeur quadratique moyenne) sur un champ de mesure de 10 microns par 10 microns.
Revenant au procédé de préparation du substrat support 1, celui-ci comprend donc la formation de la couche diélectrique 4 en mettant en œuvre une telle technique de dépôt et de pulvérisation ionique simultanés. Dans un mode de mise en œuvre privilégié, la couche diélectrique 4 est constituée d’oxyde de silicium. Dans ce cas, et pour un substrat support 1 présentant une dimension de 300mm, les gaz introduits dans la chambre peuvent comprendre du silane (SiH4), de l’oxygène et de l’argon (ou un autre gaz neutre tel que de l’hélium), dans des débits massiques compris entre 20 et 80 sccm (centimètre cube standard par minute). La puissance des sources peut être choisie entre 1000W et 5000W. la couche diélectrique 4 est formée à une température comprise entre 300°C et 450°C, préférentiellement entre 350°C et 400°C, et la pression dans la chambre est maintenue sous la pression atmosphérique, et préférentiellement sous 5mTorr. On pourra contrôler ces paramètres pour définir un ratio dépôt/pulvérisation préférentiellement compris entre 2 et 5.
On pourra bien entendu choisir de former une couche diélectrique 4 autre qu’une couche d’oxyde de silicium, par exemple une couche de nitrure de silicium ou d’oxynitrure de silicium, en modifiant la nature des gaz introduits (du N2, NH3ou N2O à la place de l’oxygène pris en exemple) dans la chambre et en ajustant les autres paramètres du procédé.
Dans tous les cas, on maintiendra la chambre de dépôt en fonctionnement suffisamment longtemps pour former une couche diélectrique 4 d’épaisseur choisie. Dans le cadre de la présente description cette épaisseur est relativement épaisse, par exemple supérieure à 200nm et avantageusement comprise entre 200nm et 1 micron. Il peut s’agir à titre d’exemple complémentaire de former une couche diélectrique 4 de 400nm d’épaisseur.
Les essais menés par la demanderesse ont montré que la formation d’une telle couche en oxyde de silicium de 400nm sur une couche de piégeage 2 en silicium polycristallin et se présentant sous la forme d’une plaquette circulaire de 300mm de diamètre, permettait de préparer un substrat support 1 ayant des propriétés particulièrement adaptées à la formation du substrat final S.
Ainsi, la surface exposée de ce substrat support 1, ie la face libre de la couche diélectrique 4 en oxyde de silicium, présentait une rugosité de surface inférieure à 2 Angstrom RMS (valeur quadratique moyenne) sur des champs de mesure de 10 microns par 10 microns et sur des champs de mesure de 30 microns par 30 microns. Cette rugosité est similaire à celle obtenue en oxydant une couche de piégeage en silicium polycristallin, après que celle-ci ait subi une étape de polissage pour en rectifier la rugosité. Elle est suffisamment faible pour être compatible avec une étape d’assemblage par adhésion moléculaire. Le procédé proposé de formation de la couche diélectrique 4 est ainsi très avantageux en ce qu’il permet d’éviter cette étape de polissage, ce qui simplifie le procédé de préparation du substrat support 1.
De plus, l’interface entre la couche diélectrique 4 en oxyde de silicium et la couche de piégeage en silicium polycristallin présentait une rugosité inférieure à 2 Angstrom RMS (pour les mêmes champs de mesure de 10 microns par 10 microns et de 30 microns par 30 microns) alors qu’une couche diélectrique en oxyde de silicium de même épaisseur de 400nm formée par oxydation de la couche de piégeage en silicium polycristallin présentait une rugosité de l’ordre de 50 Angstrom RMS.
Le procédé de formation de la couche diélectrique 4 est réalisé à relativement basse température, inférieure à 400°C, et autour de 380°C pour la formation d’une couche diélectrique en oxyde de silicium. On évite de la sorte de recristalliser la couche de piégeage de charge 2 et de faire disparaître les pièges électriques, ce qui pourrait se produire lorsque cette couche est exposée à de plus haute température, par ré-épitaxie en phase solide de cette couche.
De plus, la formation de la couche diélectrique 4 selon la technique proposée induit une déformation du substrat support 1 bien moindre (de l’ordre de 100 microns sur un substrat support 1 de 300mm muni d’une couche d’oxyde de silicium de 400nm) que celle induite en oxydant une couche de piégeage en silicium polycristallin (de l’ordre de 150 microns). A nouveau, cette propriété rend un substrat support 1 obtenu par un procédé selon l’invention bien plus compatible avec une étape d’assemblage par adhésion moléculaire.
On note que le procédé de préparation du substrat support 1 peut également incorporer une étape de recuit de la couche diélectrique 4. Ce recuit, dit de dégazage, est avantageusement mené dans une atmosphère neutre. Il est réalisé à une température excédant la température de dépôt de la couche diélectrique 4, et de préférence inférieur à 950°C, pendant une durée relativement courte inférieure à 1h, comme par exemple 30 minutes. On choisira la durée et la température de ce recuit pour éviter, ou au moins pour limiter, la recristallisation de la couche de piégeage 2.
Fabrication du substrat final
On dispose à l'issue du procédé de préparation qui vient d’être présenté d’un substrat support 1 présentant une couche de piégeage 2 et une couche diélectrique 4 successivement disposés sur le substrat de base 3.
Comme on l'a déjà mentionné, le substrat support 1 a pour vocation de recevoir, par report, une couche mince 5 et former ainsi un substrat final S. Le substrat support 1 présente des propriété adaptées (en termes de rugosité de surface et de déformation notamment) pour recevoir une telle couche mince 5.
Comme cela est bien connu en soi, ce transfert est usuellement réalisé en assemblant une face libre d'un substrat donneur au substrat support 1, préférentiellement par adhésion moléculaire. La couche diélectrique 4 ayant été préalablement formé sur le substrat support 1, il n’est pas nécessaire que le substrat donneur soit lui-même muni d’une telle couche diélectrique. On peut néanmoins prévoir que ce substrat donneur soit muni d’une fine épaisseur de diélectrique (par exemple inférieure à 150nm), mais dans tous les cas cette épaisseur sera toujours bien inférieure à l’épaisseur de la couche diélectrique 4 de la structure finale S, puisqu’une partie de cette épaisseur sera fournie par la couche diélectrique 4 formée sur le substrat support 1. La nature du substrat donneur est choisie selon la nature désirée de la couche mince 5, comme celle-ci a déjà été décrite dans une section antérieure de cet exposé. Il peut donc s’agir d’un substrat formé d’un semi-conducteur monocristallin, par exemple de silicium, ou d’un substrat formé d’un matériau piézo-électrique ou comprenant une couche superficielle d’un tel matériau piézo-électrique.
Après cette étape d'assemblage, le substrat donneur est réduit en épaisseur pour former la couche mince 5. Cette étape de réduction peut être réalisée par amincissement mécanique ou chimique, mais dans le cadre de la présente description et pour tirer tout le profit des propriétés avantageuse du substrat support 1, la réduction d’épaisseur du substrat donneur est réalisée par fracture au niveau d’un plan de fragilisation préalablement introduit, par exemple selon les principes de la technologie Smart CutTM, comme cela a été exposé en introduction de cette demande. Ce plan de fragilisation définit, avec la surface libre du substrat donneur, la couche mince 5.
On note que le substrat donneur ne présentant pas de couche diélectrique (ou une couche d’épaisseur relativement réduite), la dose et l’énergie des espèces implantées pour former le plan de fragilisation peuvent être maintenues à des valeurs raisonnables, même lorsque le substrat final S présente une couche diélectrique 4 épaisse, de 200nm ou plus.
Après cette étape d’amincissement ou, préférentiellement, de fracture, des étapes de finition de la couche mince 5, telles qu’une étape de polissage, un traitement thermique sous atmosphère réductrice ou neutre, une oxydation sacrificielle peuvent être enchaînés à l’étape de réduction d'épaisseur.
Lorsque le substrat donneur est un simple substrat, c’est-à-dire qu’il ne comprend pas de dispositif intégré, on forme ainsi un substrat final S du type « sur isolant », dans lequel la couche mince 5 est une couche de matériau vierge, comprenant le substrat support 1 conforme à l’invention. Ce substrat final S peut être alors utilisé pour la formation de dispositifs intégrés. Lorsque le substrat donneur a été préalablement traité pour former à sa surface des dispositifs intégrés, on dispose à l'issue de ce procédé une couche mince 5 qui comprend ces dispositifs.
Bien entendu l'invention n'est pas limitée au mode de mise en œuvre décrit et on peut y apporter des variantes de réalisation sans sortir du cadre de l'invention tel que défini par les revendications.

Claims (13)

  1. Procédé de préparation d’un substrat support (1) comprenant les étapes suivantes :
    - fournir un substrat de base (3) présentant, sur une face principale, une couche de piégeage de charges (2) ;
    - former une couche diélectrique (4) sur la couche de piégeage de charges (2), la formation de la couche diélectrique (4) mettant simultanément en œuvre le dépôt et la pulvérisation ionique de la couche diélectrique.
  2. Procédé selon la revendication précédente dans lequel le substrat de base (3) est un substrat de silicium monocristallin présentant une résistivité inférieure à 1000 ohm.cm.
  3. Procédé selon l’une des revendications précédentes dans lequel la couche de piégeage de charges (2) comprend du silicium polycristallin.
  4. Procédé selon l’une des revendications précédentes dans lequel la couche de piégeage de charges (2) comprend du carbone.
  5. Procédé selon l’une des revendications précédentes dans lequel la couche de piégeage de charges (2) présente une épaisseur comprise entre 1 micron et 20 microns.
  6. Procédé selon l’une des revendications précédentes dans lequel la couche diélectrique (4) est constituée d’oxyde de silicium.
  7. Procédé selon l’une des revendications précédentes dans lequel la couche diélectrique (4) présente une épaisseur supérieure à 200nm, et préférentiellement comprise entre 200nm et 1 micron.
  8. Procédé selon l’une des revendications précédentes dans lequel le ratio dépôt/pulvérisation est compris entre 1 et 10, préférentiellement entre 2 et 5.
  9. Procédé selon l’une des revendications précédentes dans lequel la couche diélectrique (4) est formée à une température comprise entre 300°C et 450°C, préférentiellement entre 350°C et 400°C.
  10. Procédé selon l’une des revendications précédentes dans lequel la couche diélectrique (4) est formée dans une atmosphère présentant une pression inférieure à la pression atmosphérique.
  11. Procédé selon l’une des revendications précédentes comprenant en outre un recuit de la couche diélectrique (4) dans une atmosphère neutre et à une température excédant la température de formation de la couche diélectrique, préférentiellement inférieure à 950°C.
  12. Procédé de report d’une couche mince (5) sur un substrat support (1) comprenant les étapes suivantes :
    - préparer un substrat support (1) à l’aide d’un procédé conforme à l’une des revendications 1 à 11 ;
    - assembler, par adhésion moléculaire, un substrat donneur à la couche diélectrique (4) du substrat support (1), le substrat donneur présentant un plan de fragilisation définissant la couche mince (5) ;
    - fracturer le substrat donneur au niveau du plan de fragilisation pour libérer la couche mince (5) et la reporter sur le substrat support (1).
  13. Procédé selon la revendication précédente dans lequel la face libre de la couche diélectrique (4) n’est pas préparée par polissage avant son assemblage au substrat donneur.
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Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6544656B1 (en) 1999-03-16 2003-04-08 Shin-Etsu Handotai Co., Ltd. Production method for silicon wafer and silicon wafer
FR2860341A1 (fr) 2003-09-26 2005-04-01 Soitec Silicon On Insulator Procede de fabrication de structure multicouche a pertes diminuees
US7268060B2 (en) 2002-04-23 2007-09-11 S.O.I.Tec Silicon On Insulator Technologies Method for fabricating a substrate with useful layer on high resistivity support
FR2933233A1 (fr) 2008-06-30 2010-01-01 Soitec Silicon On Insulator Substrat de haute resistivite bon marche et procede de fabrication associe
FR2953640A1 (fr) 2009-12-04 2011-06-10 Soitec Silicon On Insulator Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante
US20150115480A1 (en) 2013-10-31 2015-04-30 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity soi wafers with charge trapping layers based on terminated si deposition
WO2020008116A1 (fr) 2018-07-05 2020-01-09 Soitec Substrat pour un dispositif integre radioafrequence et son procede de fabrication
US20200020520A1 (en) * 2017-01-26 2020-01-16 Soitec Support for a semiconductor structure

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6544656B1 (en) 1999-03-16 2003-04-08 Shin-Etsu Handotai Co., Ltd. Production method for silicon wafer and silicon wafer
US7268060B2 (en) 2002-04-23 2007-09-11 S.O.I.Tec Silicon On Insulator Technologies Method for fabricating a substrate with useful layer on high resistivity support
FR2860341A1 (fr) 2003-09-26 2005-04-01 Soitec Silicon On Insulator Procede de fabrication de structure multicouche a pertes diminuees
FR2933233A1 (fr) 2008-06-30 2010-01-01 Soitec Silicon On Insulator Substrat de haute resistivite bon marche et procede de fabrication associe
FR2953640A1 (fr) 2009-12-04 2011-06-10 Soitec Silicon On Insulator Procede de fabrication d'une structure de type semi-conducteur sur isolant, a pertes electriques diminuees et structure correspondante
US20150115480A1 (en) 2013-10-31 2015-04-30 Sunedison Semiconductor Limited (Uen201334164H) Method of manufacturing high resistivity soi wafers with charge trapping layers based on terminated si deposition
US20200020520A1 (en) * 2017-01-26 2020-01-16 Soitec Support for a semiconductor structure
WO2020008116A1 (fr) 2018-07-05 2020-01-09 Soitec Substrat pour un dispositif integre radioafrequence et son procede de fabrication

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
MACHIDA K ET AL: "NEW PLANARIZATION TECHNOLOGY USING BIAS-ECR PLASMA DEPOSITION", JAPANESE JOURNAL OF APPLIED PHYSICS, JAPAN SOCIETY OF APPLIED PHYSICS, JP, 25 August 1985 (1985-08-25), pages 329 - 332, XP000835880, ISSN: 0021-4922 *
PYE J T ET AL: "HIGH-DENSITY PLASMA CVD AND CMP FOR 0.25- M INTERMETAL DIELECTRIC PROCESSING", SOLID STATE TECHNOLOGY, PENNWELL CORPORATION, TULSA, OK, US, vol. 38, no. 12, 1 December 1995 (1995-12-01), XP000542745, ISSN: 0038-111X *

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