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CN115777139A - 将薄层转移到设有电荷俘获层的载体衬底的方法 - Google Patents

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CN115777139A
CN115777139A CN202180048518.0A CN202180048518A CN115777139A CN 115777139 A CN115777139 A CN 115777139A CN 202180048518 A CN202180048518 A CN 202180048518A CN 115777139 A CN115777139 A CN 115777139A
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charge
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M·波卡特
D·德尔普拉
S·鲁契尔
S·蒂弗里
卡里纳·杜雷特
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Abstract

本发明涉及一种将薄层(5)转移到支承衬底(1)上的方法，该方法包括使用制备方法来制备支承衬底(1)，该制备方法包括提供在主面上具有电荷俘获层(2)的基础衬底(3)并且在电荷俘获层(2)上形成厚度大于200nm的介电层(4)。一旦介电层(4)形成，同时执行介电层的沉积和离子溅射。该转移方法还包括通过分子键合将施主衬底接合到载体衬底(1)的介电层(4)，而不通过抛光来准备介电层(4)的自由面，施主衬底具有限定薄层(5)的脆化平面。最后，该方法包括在脆化平面处分离施主衬底，以便释放薄层(5)并将其转移到支承衬底(1)。

Description

将薄层转移到设有电荷俘获层的载体衬底的方法
技术领域
本发明涉及将薄层转移到包含电荷俘获层的载体衬底的方法。这些衬底特别适用于射频集成器件的领域，即处理在大约3kHz至300GHz之间的频率范围内的信号的电子器件的领域，例如在电信(电话、Wi-Fi、蓝牙等)领域。这些衬底也适用于光子学领域。
背景技术
为了防止或限制可能发生在电子或光子器件与该器件所形成在的绝缘体上硅(SOI)衬底的载体衬底之间的电磁耦合效应，已知的通常做法是在掩埋介电层与SOI的载体之间直接在介电层下面插入电荷俘获层。该层可以由例如1至10微米之间的多晶硅层组成。然后，形成多晶体的晶粒的边界形成电荷载流子的陷阱，被俘获的电荷载流子可能源自俘获层本身或源自下面的衬底。因此，防止了在绝缘层下形成导电平面。这种类型的已知SOI衬底的制造例如在文献FR2860341、FR2933233、FR2953640、US2015115480、US7268060、US6544656、US20200020520或WO2020008116中进行了描述。
为了形成具有这种俘获层特征的SOI衬底，通过在基础衬底(base substrate)上形成电荷俘获层来制备载体衬底。接下来，使用层转移方法(例如使用智能切割
Figure BDA0004041003890000011
技术)，将薄层转移到该载体衬底上。根据该技术，通常通过分子键合将施主衬底接合到载体衬底，施主衬底的特征在于用其暴露面限定待转移的薄层的弱化平面。然后在弱化平面处分离施主衬底，以便将薄层转移到载体衬底。在接合载体衬底和薄层之前，例如通过氧化这些衬底中的一个或两个，将介电层插入载体衬底与薄层之间。
利用智能切割
Figure BDA0004041003890000012
技术，通过将轻物质(例如氢和/或氦)引入到施主衬底中，当存在介电层时通常通过注入穿过介电层来获得弱化平面。待转移的薄层的厚度决定待注入的物质的能量和剂量：厚度越大，能量和剂量越大。以高能量注入大剂量在工业上不是有利的；因此，为了解决这个问题，优选在载体衬底上而不是在施主衬底上形成至少一部分介电层，特别是当将该介电层选择为相对厚时，例如厚于200nm。在光子学领域中，该厚度可达到一微米或甚至几微米，这加剧了与存在相当厚的介电层有关的所有问题。
申请人进行的实验因此揭示了通过氧化由多晶硅制成的电荷俘获层形成介电层存在许多问题。这种氧化倾向于形成呈现粗糙表面状态的载体衬底，因此必须在接合步骤之前例如通过抛光来制备该载体衬底，从而使方法更复杂。二氧化硅和多晶硅层的其余部分之间的掩埋界面也是粗糙的，这在器件制造步骤期间光学检查SOI衬底时可能存在问题。在这点上应当注意，对于抛光而言该界面是不可及的，并且必须保持在衬底的主体内，这可能不利地影响在采用这种载体衬底的衬底中/上形成的器件特别是光子器件的操作。此外，氧化步骤易于使载体衬底变形并导致显著的弯曲。这种弯曲的存在使随后的接合步骤复杂化，更一般地，使利用常规设备在生产线上处理载体基片复杂化。
应当注意，通过在载体衬底上沉积而不是通过氧化载体来形成介电层存在类似的问题。具体地，PECVD(等离子体增强化学气相沉积)或LPCVD(低压化学气相沉积)的常规技术引起显著的弯曲，并且通常导致形成非常粗糙的层，在考虑任何接合之前必须通过抛光来制备所述非常粗糙的层。
Pye等人的文献“High density plasma CVD and CMP for 0.25M intermetaldielectric processing”，solid state technology，Penwellcorporation，vol 38，n°12，1995和Machida等人的“New planarization technology using bias ECR plasmadeposition”，Japanese journal of applied physics，329-332页(1985)教导了用于沉积金属间介电膜的技术，所述金属间介电膜通常位于功能半导体结构的两层金属之间。这些膜的目的是填充表现出显著纵横比的形貌图案(topographical pattern)，并且在其沉积之后进行抛光步骤。
发明目的
本发明旨在克服全部上述缺点或其中一些缺点。
发明内容
为了实现这些目的之一，本发明的主题涉及一种将薄层转移至载体衬底的方法，该方法包括以下步骤：
-使用制备方法来制备载体衬底，所述制备方法包括：提供基础衬底，该基础衬底在主面上具有电荷俘获层；以及在所述电荷俘获层上形成厚度大于200nm的介电层，在形成所述介电层时同时实施所述介电层的沉积和离子溅射；
-借助分子键合，在不通过抛光来制备所述介电层的自由面的情况下，将施主衬底接合到所述载体衬底的所述介电层，所述施主衬底的特征在于弱化平面，所述弱化平面限定所述薄层；
在弱化平面处分离施主衬底，以便释放薄层并将其转移到载体衬底。
根据本发明的其他有利和非限制性特征，单独或以任何技术上可行的组合包括：
-所述制备方法包括在所述基础衬底的与所述主面相反的背面上形成弓形补偿层；
-该弓形补偿层的厚度介于500nm至1000nm之间；
-所述基础衬底是表现出低于1000ohm.cm的电阻率的单晶硅衬底；
-所述基础衬底是表现出高于600ohm.cm的电阻率的单晶硅衬底；
-电荷俘获层包括多晶硅；
-电荷俘获层包括碳；
-电荷俘获层的厚度介于1微米至20微米之间；
-介电层是由二氧化硅构成的；
-介电层包括由氮化硅或氮氧化硅制成的阻挡层；
-介电层的厚度介于200nm至10微米之间，并且优选地介于600nm至10微米之间；
-沉积/溅射比在1至10之间，优选地在2至5之间；
-介电层是在300℃至450℃间，优选在350℃至400℃之间的温度形成的；
-介电层是在表现出低于大气压的压力的气氛中形成的；
-该方法还包括在中性气氛中并且在超过介电层的形成温度并且优选低于950℃的温度对介电层进行退火的操作；
-在10微米×10微米的测量场上，介电层的自由面表现出以RMS值计的低于0.5nm的粗糙度；
-施主衬底没有任何介电表面层。
附图说明
本发明的其他特征和优点将从以下参照附图对本发明的详细描述中变得显而易见，在附图中：
图1示出了根据本发明的层转移方法的载体衬底；
图2示出了在完成根据本发明的层转移方法时获得的最终衬底；
图3A至图3E示出了载体衬底的一个实施方式；
图4示出了在完成一个实施方式的层转移方法时获得的最终衬底。
具体实施方式
最终衬底的呈现
参考图2，一个实施方式的最终衬底S包括基础衬底3、设置在基础衬底3上的电荷俘获层2、设置在电荷俘获层2上并与电荷俘获层2直接接触的介电层4以及设置在介电层4上的薄层5。设有电荷俘获层和介电层4的基础衬底3形成最终衬底S的载体衬底1。
在图4所示的实施方式中，最终衬底S的载体衬底1包括设有电荷俘获层2和弯曲补偿层32的基础衬底3。该层的功能是引起基础衬底3的变形，其目的特别是至少部分地补偿基础衬底3和最终衬底S在形成本说明书的主体的方法的各个步骤期间将经历的未来变形。特别地，这意味着当介电层4和电荷俘获层2形成在基础衬底3上时，补偿由介电层4和较小程度上由电荷俘获层2施加的应力。
电荷俘获层2设置在衬底3的主面31上，补偿层32设置在基础衬底3的背面33上，该背面33与主面31相反。优选地，补偿层32由二氧化硅或氮化硅制成。它具有大于200nm的厚度，更优选具有500–1000nm之间的厚度。
图2和图4的实施方式的最终衬底S(以及因此载体衬底1)可以采取标准尺寸(例如直径为200mm或300mm或甚至450mm)的圆形晶片的形式。特别是当最终衬底S，特别是薄层5仍然没有任何器件时就是这种情况。然而，本发明绝不限于这些尺寸或这种形式。
基础衬底3具有几百微米的厚度。优选地，基础衬底3表现出高电阻率，高于100或1000ohm.cm，更优选地仍高于3000ohm.cm。以这种方式，限制了易于在基础衬底3中移动并因此降低最终衬底S的RF性能的电荷(即空穴或电子)的密度。然而，本发明不限于表现出这种电阻率的基础衬底3，并且当基础衬底3表现出几百ohm.cm(低于1000ohm.cm)或100ohm.cm或更小量级的更典型的电阻率时，它还提供RF性能方面的优点。
出于可用性和成本的原因，基础衬底3优选由硅制成，特别是由单晶硅制成。例如，它可以是包含少量的间隙氧(interstitial oxygen)的CZ衬底，这种类型的衬底本身是公知的，具有可以高于1000ohm.cm的电阻率。基础衬底3可以另选地由另一种材料形成：它可以例如由蓝宝石、碳化硅、硅-锗、III-V族材料、玻璃等制成。它也可以另选地是更标准的CZ单晶衬底，其电阻率低于1000ohm.cm，或者是包含高或中等数量的间隙氧的CZ衬底，其可以是n型掺杂或p型掺杂的，并且其电阻率可以是500ohm.cm或更小的量级。
本发明的各种实施方式的载体衬底1可以可选地包括介电薄层，该介电薄层布置在基础衬底3上并与基础衬底3直接接触，该介电薄层例如由二氧化硅或氮化硅制成。介电薄层(图1和图2中未示出)的厚度大于几纳米，例如在5nm至500nm之间。它可以通过对衬底3进行氧化或通过在该衬底上进行沉积而获得。为了限制形成该薄层所需的时间和成本，可以选择其厚度以使得所述厚度介于5nm至200nm之间，例如145nm。当载体衬底1或最终衬底S暴露于高温时，介电薄层可以防止或限制电荷俘获层3再结晶。
载体衬底1还包括电荷俘获层2，电荷俘获层2被设置在基础衬底3上并与基础衬底3直接接触(或者当存在介电薄层时与介电薄层直接接触)。俘获层2的电阻率高于500ohm.cm，优选地高于1000ohm.cm，甚至更优选地高于10kohm.cm。如上所述，在本申请的介绍中，俘获层的功能是俘获载流子1中存在的任何电荷载流子并限制它们的迁移率。当最终衬底S包括发射电磁场的半导体结构时尤其是这种情况，该电磁场穿透到载体衬底1中并因此易于与这些电荷相互作用并使它们移动。电荷俘获层2的厚度通常介于1微米至15微米之间，或甚至为20微米。
俘获层2通常可以由具有结构缺陷的非单晶半导体层形成，所述结构缺陷例如是位错、晶界、非晶区，间隙、夹杂物、气孔等。这些结构缺陷例如在不完全或悬挂化学键的位置处形成针对流过材料的任何电荷的陷阱。因此，阻止了俘获层中的传导，其因此表现出高电阻率。
出于与上述相同的可用性和成本原因，俘获层2优选由多晶硅制成。然而，俘获层2可由另一多晶半导体材料形成或包含另一多晶半导体材料。当然，该电荷俘获层2可以通过不同于涉及由多晶硅形成的层的技术形成。该层也可以包含碳或由碳化硅或硅与碳的合金组成或包含碳化硅或硅与碳的合金，例如以插入多晶硅厚度中的间层(interlayer)的形式。当俘获层2由碳化硅或硅与碳的合金组成时，其厚度优选在几纳米(例如2nm)至几十纳米(例如50nm)之间。另选地，通过在基础衬底3的表面部分中利用相对重的物质(例如氩)进行离子轰击以便在其中产生能够俘获电荷的晶体缺陷，可以在层2中形成电荷陷阱。还可以设想由多孔材料形成的电荷俘获层2，例如当基础衬底3由硅制成时，通过使基础衬底3的表面部分多孔化。
在任何情况下，俘获层2表现出高于500ohm.cm的高电阻率。为此，俘获层2不是有意掺杂的，即，它具有低于每立方厘米10E14个原子的电荷载流子掺杂剂浓度。它可以富含氮或碳以改善其电阻率特性。
回到图1和图4的一般描述，载体衬底1还包括直接布置在俘获层2上的介电层4。举例来说，介电层4可由二氧化硅或氮化硅组成或包含二氧化硅或氮化硅。它也可以是这些材料的堆叠。介电层4的厚度可以在10nm至10微米之间，但是在本说明书的上下文中，该层具有相对较大的厚度，例如大于200nm，并且优选地在200nm至10微米之间，或者在200nm至1微米之间。当最终衬底以光子学领域中的应用为目标时尤其如此，光子学领域中的应用需要厚的介电层4，其厚度通常大于600nm并且甚至可以达到10微米。
最终衬底S包括位于载体衬底1的介电层4上并与介电层4接触的薄层5。薄层通常由单晶硅制成，但是取决于要在薄层上或薄层中形成的器件的性质，薄层可以包括任何其它材料，无论是半导体还是其它材料。当最终衬底S用于容纳半导体集成元件时，薄层5可以由单晶硅或诸如锗、硅锗或碳化硅的任何其它半导体材料构成。
半导体集成元件尤其可以是光子性质的，例如无源或有源元件，诸如波导、环形谐振器或马赫曾德尔干涉仪。这种类型的器件(特别是光学移相器和开关)必须能够有效地传送大量的信号，同时在紧凑性、低功耗、限制电磁耦合效应和开关速度方面遵守规范，这可以有利地由诸如最终衬底S的先进衬底提供。
有利地，光子器件51(在图4中以图示方式示出)形成开关、波导、移相器、调制器、激光发射器、放大器、定向耦合器、滤波器和/或多路复用器。
当最终衬底S用于容纳表面声波滤波器时，薄层5可以由压电和/或铁电材料构成，例如钽酸锂或铌酸锂。薄层5还可以包括在施主衬底上形成并在最终衬底S的制造期间被转移到载体衬底1的成品或半成品集成元件。通常，薄层5可以具有介于10nm至10微米之间的厚度。
载体衬底的制备
现在介绍制备图1所示的载体衬底1的方法。在第一步骤中，提供在主面上呈现电荷俘获层2的衬底3。当俘获层2由多晶硅制成时，它可以使用工业标准的沉积设备来生产。因此它可以包括RPCVD(远程等离子体增强化学气相沉积)或PECVD(等离子体增强化学气相沉积)。它还可以包括LPCVD(低压化学气相沉积)。然而，如上面所看到的，可以以许多其它方式(例如通过注入重物质或通过对基础衬底3的表面层进行多孔化)实现在基础衬底3上或在基础衬底3中形成俘获层。
可选地，在基底衬底3上形成电荷俘获层2之前，例如通过氧化或沉积一定厚度的氧化物，在基底衬底3上形成介电薄层。
在提供弓形补偿层的实施方式的情况下，该第一步骤在形成俘获层之前包括用于在基础衬底的所有暴露表面上形成补偿层的后续第一子步骤(图3A和图3B)。出于如上所述的可用性和成本的相同原因，补偿层32可以由通过例如在800℃至1100℃之间的温度下对硅基础衬底3进行热氧化而形成的二氧化硅制成。
在图3C所示的后续子步骤中，在形成俘获层2和介电层4之前，至少部分地从正面31去除补偿层32。该子步骤尤其可以通过对正面31进行抛光来执行。可以设想将补偿层32的一部分保留在基础衬底的正面31上，以便构成介电薄层(电荷俘获层将要形成在该介电薄层上)。
当补偿层32存在于基础衬底3的主面31和背面33的每一个面上时，补偿层32中存在的应力是平衡的。从主面31去除补偿层32同时至少在背面33上保留层32的子步骤导致该平衡被扰乱并且导致基础衬底3弯曲。因此，当补偿层32受到压缩应变时，基础衬底3将呈现负曲率，从而在其上赋予稍微凹入的形状。
因此，作为示例，当基础衬底3由硅制成并且具有650微米级的常规厚度时，将仅由热氧化硅制成的补偿层32以大约600nm的厚度保持在背面33上将产生-110μm量级的凹曲率。该凹曲率将使得可以至少部分地补偿由俘获层和介电层引起的变形。
因此，补偿层32的厚度是根据电荷俘获层2和介电层4的目标厚度确定的，使得载体衬底在这些层形成之后呈现预定的容许曲率。对于直径为300mm的衬底，该容许曲率可以是至多100微米(并且优选地至多为60微米或40微米)，该最大值允许使用常规设备来处理和加工载体衬底。补偿层32的厚度通常在500nm至1000nm之间。
图3D示出了该实施方式的在该第一步骤完成时(即，在形成电荷俘获层2之后)的载体衬底。
在制备载体衬底1的方法的第二步骤中，不管基础衬底是否设有补偿层，都在电荷俘获层2上形成介电层4。根据该方法的一个重要方面，在形成介电层4时同时实现该介电层4的沉积和离子溅射。
这种用于形成介电层的技术可以通过将设有俘获层2和可能具有补偿层32的基础衬底3置于HDP CVD(高密度等离子体化学气相沉积)装置的室中来执行。
这样的室设有布置在该室的上部中的等离子体源，所述等离子体源由RF源(例如具有约13MHz的频率)激发，以便在其中形成等离子体，从该等离子体中可以提取以非常高的密度(10^10至10^12/cm3的量级)存在的电子和离子。被引入到所述室中的衬底设置在载体上，该载体形成连接到第二RF源(例如具有约2MHz的频率)的第二电极，该第二RF源在场中通常称为“偏置源”，允许离子和电子投射到衬底的暴露表面上，其作用是轻微蚀刻(溅射)该表面。第一电源和第二电源以通常在1000W至10000W之间的功率启动(对于用于容纳采用直径为300mm的圆形晶片形式的衬底的装置)。前体气体被引入所述室中，以使它们在衬底的暴露表面上方相互反应，并在所述暴露表面上逐渐形成介电层。使用抽吸泵使注入的气体和来自反应的残余物质循环并将它们从所述室中抽出，从而将所述室保持在非常低的压力，该压力为mTorr或几十mTorr的量级。所述室也保持在相对低的温度，通常在200℃至450℃之间。因此，为了形成二氧化硅层，将含硅气体、含氧气体和惰性气体(例如氩或氦)引入到所述室中。通过控制所述室的参数(特别是进入的气体流和源功率的参数)，可以控制在所述室中形成介电层的过程中同时发生的沉积效应和溅射效应，其中沉积/溅射比在1至10之间，优选地在2至5之间。这种组合效应倾向于补偿可能存在于衬底表面上的拓扑结构并形成特别均匀和平滑的层。在这点上，回想到为了获得可通过分子键合而接合的表面，该表面必须在10微米×10微米的测量场上表现出低于0.5nmRMS(均方根)的粗糙度。特别令人惊讶的是，特别是对于厚于200nm的相对厚的介电层，这种形成方法允许满足低粗糙度的要求。具体地，回想到在HDP CVD装置的典型使用中，所形成的层旨在填充表现出相当大的纵横比的拓扑图案，并且这些沉积必须随后进行抛光步骤。因此，绝不期望在电荷俘获层上形成介电层将导致在10微米×10微米的测量场上形成表现出低至0.5nmRMS的表面粗糙度的层。
回到制备载体衬底1的方法，该方法因此包括通过实施这种同时沉积和离子溅射的技术来形成介电层4。在一种有利的实施方式中，介电层4由二氧化硅组成。在这种情况下，对于尺寸为300mm的载体衬底1，引入到所述室中的气体可以包括硅烷(SiH4)、氧气和氩气(或另一种惰性气体，如氦气)，质量流速在20至80sccm之间(标准立方厘米每分钟)。源的功率可以选择为在1000W至5000W之间。介电层4在300℃至450℃之间，优选在350℃至400℃之间的温度形成，并且所述室中的压力保持为低于大气压，并且优选地低于5mTorr。可以控制这些参数以限定优选地介于2至5之间的沉积/溅射比。
当然，通过改变引入到所述室中的气体的性质(在该示例中，N2、NH3或N2O而不是氧气)并通过调节方法的其它参数，可以选择形成二氧化硅层以外的介电层4，例如氮化硅层或氮氧化硅层。
特别地，可以控制进入所述室中的气流，以便形成包括由二氧化硅的第一基础层和氮氧化硅或氮化硅的第二基础层形成的至少一个交替的介电层4。因此，在一特定实施方式中，氮氧化硅或氮化硅层可被埋入主要由二氧化硅形成的介电层的厚度中。因此，形成了结合在介电层4内的阻挡层，该阻挡层尤其使得可以在制造最终衬底的后续步骤期间限制诸如氢的某些物质扩散通过介电层的深度。有利地，该氮氧化硅或氮化硅的阻挡层被布置为靠近介电层的自由面，例如在10nm至50nm的二氧化硅的表面层之下。
在任何情况下，不管介电层4的确切性质如何，沉积室将保持运转足够长的时间以形成选定厚度的介电层4。在本说明书的上下文中，该厚度是相对厚的，例如厚于200nm并且有利地介于200nm至1微米或甚至10微米之间。作为补充示例，形成厚度为400nm的介电层4可能是个问题。
申请人进行的测试已经表明，在采用直径为300mm的圆形晶片形状的多晶硅的俘获层2上形成这种400nm的二氧化硅层使得可以制备具有特别适合于形成最终衬底S的特性的载体衬底1。
因此，特别出乎意料地，如上所述，该载体衬底1的暴露表面(即由二氧化硅制成的介电层4的自由表面)在10微米×10微米的测量场上和在30微米×30微米的测量场上表现出低于2埃RMS(均方根)的表面粗糙度。该粗糙度类似于通过在由多晶硅制成的俘获层经历了抛光步骤以校正其粗糙度之后对该层进行氧化而获得的粗糙度。该粗糙度足够低以与通过分子键合接合的步骤相容。因此，所提出的形成介电层4的方法非常有利，因为其允许省略该抛光步骤，从而简化了用于制备载体衬底1的方法。
此外，二氧化硅的介电层44与多晶硅的俘获层之间的界面表现出低于2埃RMS的粗糙度(对于10微米×10微米和30微米×30微米的相同测量场)，而通过对多晶硅的俘获层进行氧化形成的具有400nm的相同厚度的二氧化硅的介电层表现出50埃RMS数量级的粗糙度。
用于形成介电层4的方法在低于400℃的并且约380℃的相对低的温度下进行以形成二氧化硅介电层。因此避免了电荷俘获层2的再结晶和电荷陷阱的损失，这可能在该层暴露于较高温度时通过该层的固相再外延而发生。
此外，根据所提出的技术形成介电层4导致载体衬底1(在设有400nm的二氧化硅层的300mm的载体衬底1上100微米量级)的变形显著小于由对多晶硅的俘获层(150微米量级)进行氧化所导致的变形。此外，该性质使得通过根据本发明的方法获得的载体衬底1与通过分子键合接合的步骤更加相容。当载体衬底设有补偿层时，该特性被进一步改善，该补偿层的厚度能够被选择为精确地补偿由介电层4和较小程度地由电荷俘获层引起的变形。当介电层表现出大于600nm的实质厚度时，该实施方式特别有用。
应当注意，用于制备载体衬底1的方法还可以包括对介电层4进行退火的步骤。这种称为脱气或致密化退火的退火有利地在中性气氛中进行。退火在高于介电层4的沉积温度并且优选低于950℃的温度进行相对短的时间，短于1小时(例如30分钟)。该退火的时间和温度将被选择以避免或至少限制俘获层2的再结晶。该退火步骤可以影响载体衬底的曲率，并且在确定补偿层的厚度时将考虑该步骤。
最终衬底的生产
在完成上述制备过程时，获得的是载体衬底1，该载体衬底1具有连续布置在基础衬底3上的至少一个俘获层2和一个介电层4。载体衬底还可以包括补偿层32，补偿层32允许该衬底的曲率保持为低于或等于100微米，例如在100至60微米之间，即使存在例如600nm的厚介电层。
如上所述，载体衬底1用于通过转移来接收薄层5，从而形成最终衬底S。载体衬底1表现出适合于接收这种薄层5的特性(特别是在表面粗糙度和变形方面)。
如本身公知的，这种转移通常通过将施主衬底的自由面接合到载体衬底1来实现，优选通过分子键合。由于介电层4已经形成在载体衬底1上，因此不需要给施主衬底本身提供这种介电层。然而，该施主衬底可以设有薄的介电层(例如薄于150nm)，但是在任何情况下，该厚度将总是远低于最终结构S的介电层4的厚度，因为该厚度的一部分将由形成在载体衬底1上的介电层4提供。因此，施主衬底优选没有任何有意形成的介电表面层。施主衬底的性质是根据薄层5的期望性质来选择的，如在本说明书的前面部分中已经描述的。因此，它可以是由单晶半导体(例如硅)形成的衬底，或由压电材料形成或包括这种压电材料的表面层的衬底。
在该接合步骤之后，减小施主衬底的厚度以形成薄层5。该减小步骤可以通过机械或化学减薄来执行，但是在本说明书的上下文中，为了最好地利用载体衬底1的有益特性，施主衬底的厚度通过在先前引入的弱化平面处分裂来减小，例如根据Smart CutTM技术的原理，如在本申请的介绍中所解释的。该弱化平面与施主衬底的自由表面一起限定薄层5。
应当注意，由于施主衬底优选地不具有表面介电层(或具有相对低厚度的层)，所以即使当最终衬底S呈现200nm或更大的厚介电层4时，注入以形成弱化平面的物质的剂量和能量也可以保持在合理的值。
转移薄层不会改变应力的平衡，使得在此阶段，最终衬底呈现与载体衬底非常相似的曲率。
在该薄化或优选分离步骤之后，可以在厚度减小步骤之后进行用于精加工薄层5的步骤，例如抛光步骤、在还原或惰性气氛下的热处理以及牺牲氧化。
当施主衬底仅仅是衬底(即不包括集成器件)时，由此形成“绝缘体上”最终衬底S，其中，薄层5是包括根据本发明的载体衬底1的原始材料层。该最终衬底S然后可用于形成集成或光子器件，如图4所示。当施主衬底已经被预先处理以在其表面上形成集成器件时，在该处理结束时获得包括这些器件的薄层5。
当然，本发明不限于所描述的实现方式，并且在不脱离由权利要求限定的本发明的范围的情况下可以对其进行修改。

Claims (16)

1.一种将薄层(5)转移至载体衬底(1)的方法，该方法包括以下步骤：
-使用制备方法来制备载体衬底(1)，所述制备方法包括提供在主面上具有电荷俘获层(2)的基础衬底(3)并且在所述电荷俘获层(2)上形成厚度大于200nm的介电层(4)，在形成所述介电层(4)时，同时实施所述介电层的沉积和离子溅射；
-在不通过抛光来制备所述介电层(4)的自由面的情况下，通过分子键合将施主衬底接合到所述载体衬底(1)的所述介电层(4)，所述施主衬底的特征在于弱化平面，所述弱化平面限定了所述薄层(5)；
-在所述弱化平面处分裂所述施主衬底，以便释放所述薄层(5)并将所述薄层(5)转移到所述载体衬底(1)。
2.根据权利要求1所述的方法，其中，所述制备方法包括在所述基础衬底(3)的与所述主面相反的背面上形成弓形补偿层(32)。
3.根据权利要求2所述的方法，其中，所述弓形补偿层(32)的厚度介于500nm至1000nm之间。
4.根据前述权利要求中任一项所述的方法，其中，所述基础衬底(3)是电阻率高于600ohm.cm的单晶硅衬底。
5.根据前述权利要求中任一项所述的方法，其中，所述电荷俘获层(2)包括多晶硅。
6.根据前述权利要求中任一项所述的方法，其中，所述电荷俘获层(2)包含碳。
7.根据前述权利要求中任一项所述的方法，其中，所述电荷俘获层(2)的厚度介于1微米至20微米之间。
8.根据前述权利要求中任一项所述的方法，其中，所述介电层(4)是由二氧化硅组成的。
9.根据前述权利要求中任一项所述的方法，其中，所述介电层(4)包括由氮化硅或氮氧化硅制成的阻挡层。
10.根据前述权利要求中任一项所述的方法，其中，所述介电层(4)的厚度介于200nm至10微米之间，优选地介于600nm至10微米之间。
11.根据前述权利要求中任一项所述的方法，其中，沉积/溅射比介于1至10之间，优选地介于2至5之间。
12.根据前述权利要求中任一项所述的方法，其中，所述介电层(4)是在300℃至450℃之间的温度形成的，优选地是在350℃至400℃之间的温度形成的。
13.根据前述权利要求中任一项所述的方法，其中，所述介电层(4)是在表现出低于大气压的压力的气氛中形成的。
14.根据前述权利要求中任一项所述的方法，该方法还包括在中性气氛中并且在超过所述介电层的形成温度并且优选地低于950℃的温度对所述介电层(4)进行退火的操作。
15.根据前述权利要求中任一项所述的方法，其中，所述介电层(4)的所述自由面在10微米×10微米的测量场上表现出低于0.5nm的RMS值的粗糙度。
16.根据前述权利要求中任一项所述的方法，其中，所述施主衬底没有任何介电表面层。
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