FR3084771A1 - Element anti-fusible compact et procede de fabrication - Google Patents
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Abstract
Le circuit intégré comporte au moins un élément anti-fusible (10), comprenant un empilement d'une première région conductrice (11), d'une couche diélectrique (13), et d'une deuxième région conductrice (15). La première région conductrice (11) est logée dans une tranchée s'étendant depuis une première face (4) d'un substrat semiconducteur (1) en profondeur dans le substrat (1), tandis que la couche diélectrique (13) repose sur la première face (4) du substrat (1) et la deuxième région conductrice (15) repose sur la couche diélectrique (13).
Description
Elément anti-fusible compact et procédé de fabrication
La présente invention concerne les dispositifs anti-fusibles, en particulier un élément anti-fusible intégré à faible empreinte surfacique et protégé contre d'éventuels accès frauduleux.
Un anti-fusible est un élément programmable une fois, dans lequel un état programmé correspond à un état conducteur et un état non programmé correspond à un état non conducteur.
On a proposé des anti-fusibles comprenant un empilement, audessus d’une face avant d’un substrat, d'un premier barreau conducteur en silicium polycristallin, d'une couche diélectrique présentant une portion de plus faible épaisseur définissant une zone de claquage, et d’un second barreau conducteur en silicium polycristallin. Ces structures ont pour principal défaut d’être encombrantes en matière de surface du substrat occupée par leurs réalisations.
La programmation consiste à claquer la couche diélectrique par application d'une tension relativement élevée entre les deux régions conductrices.
On utilise par exemple des anti-fusibles de ce type, disposés en matrice, pour réaliser des mémoires en lecture seule (ou ROM pour « Read Only Memory » en anglais) de circuit intégré.
Il est souhaitable pour ce type de mémoires d’être robuste aux attaques frauduleuses visant à lire les informations qu'elles contiennent.
Une attaque possible consiste, après un éventuel amincissement du substrat par sa face arrière, à balayer la surface découverte de la face arrière à l'aide d'un faisceau laser pour repérer les zones de claquage et en déduire l'état de la mémoire.
Un autre type d'attaque consiste à retirer la couche supérieure d'électrode de la mémoire, puis à analyser la puce par microscopie électronique à balayage. Ces méthodes permettent notamment de distinguer les anti-fusibles claqués des anti-fusibles non claqués, et par conséquent en déduire le contenu de la mémoire. Cela étant il a été montré qu’une épaisseur suffisamment fine de la zone de claquage de la couche diélectrique permet d’empêcher ou de compliquer cette distinction.
Par ailleurs, les anti-fusibles classiques visant à répondre à présentent une empreinte surfacique ce qui est problématique dans visant une constante réduction contraintes importante, modernes les de toutes ces relativement technologies l’encombrement des composants.
A cet égard il est proposé selon des modes de réalisation et de mise en œuvre des éléments anti-fusibles résistants aux attaques par la face avant et par la face arrière du substrat, selon une fabrication et un usage simple, et en outre de très faible encombrement surfacique.
Ainsi, selon un aspect il est proposé un circuit intégré au moins un élément anti-fusible, l’élément anti-fusible un empilement d’une première région conductrice, par silicium polycristallin, d’une couche diélectrique, par comportant comprenant exemple en exemple un oxyde de silicium, et d’une deuxième région conductrice, par exemple en silicium polycristallin, dans lequel la première région conductrice est logée dans une tranchée s’étendant depuis une première face d’un substrat semiconducteur en profondeur dans le substrat, tandis que la couche diélectrique repose sur la première face du substrat et la deuxième région conductrice repose sur la couche diélectrique.
Cette structure d’anti-fusible, comprenant première région conductrice logée dans une d’optimiser la surface sur laquelle sont empilées conductrice, la couche diélectrique, et la deuxième région conductrice. A titre d’exemple, l’empreinte surfacique d’un tel élément anti-fusible peut bénéficier d'une réduction de surface de gain 270 par rapport à une structure classique du type de celle mentionnée précédemment.
En outre, une telle structure s’étendant en profondeur dans le substrat est moins visible, et ainsi plus difficile à analyser, et il est également plus délicat de sonder le circuit et d’y appliquer une tension de l’extérieur.
en particulier une tranchée, permet la première région
Selon un mode de réalisation, ladite couche diélectrique définit une zone de claquage de l’élément anti-fusible en regard de la première région conductrice et de la deuxième région conductrice.
La zone de claquage étant définie par toute la surface de la couche diélectrique en regard à la fois de la première région conductrice et de la deuxième région conductrice, la zone de claquage sera détruite ou abîmée irréversiblement lors d’une déconstruction, même minutieuse, de la deuxième région conductrice. Ainsi, l’état de la couche diélectrique ne pourra pas être révélateur de l’état programmé ou non de l’élément anti-fusible.
Par exemple, ladite couche diélectrique est configurée pour claquer et devenir conductrice en présence d’une tension, entre la première région conductrice et la deuxième région conductrice, inférieure à une tension d’alimentation du circuit intégré.
En effet, au vu de la structure de l’élément anti-fusible selon cet aspect, un oxyde par exemple habituel dans les technologies logiques, présentera une basse tension de claquage, par exemple inférieure à 5V. Ainsi, l’élément anti-fusible peut être programmé immédiatement pendant une attaque, en guise de contre-mesure si cette dernière est détectée.
Selon un mode de réalisation, le substrat semiconducteur comprend une région d’isolation électrique s’étendant verticalement dans le substrat depuis la première face, et ladite tranchée logeant la première région conductrice traverse la région d’isolation.
Selon un mode de réalisation, le circuit intégré comporte :
- un plan-mémoire comprenant une pluralité de tranchées logeant des premières régions conductrices s’étendant dans une première direction du plan de la première face et une pluralité de bandes de deuxièmes régions conductrices s’étendant dans une deuxième direction du plan de la première face perpendiculaire à la première direction,
- un empilement d’une première région conductrice, d’une couche diélectrique et d’une deuxième région conductrice situé en regard de chaque intersection d’une tranchée et d’une bande formant un élément anti-fusible respectif.
La structure de l’élément anti-fusible selon cet aspect permet en effet d’utiliser directement les tranchées en longueur dans la première direction pour faire des lignes d’accès, dans une configuration matricielle avec des colonnes d’accès réalisées directement par les deuxièmes régions conductrices en bandes dans la deuxième direction.
Selon un mode de réalisation, l’élément anti-fusible est situé dans un caisson semiconducteur logé dans le substrat et comportant une première prise de contact et une deuxième prise de contact, électriquement reliées par un chemin électrique dans le caisson comprenant une section située entre le fond de ladite tranchée et le fond du caisson, et le circuit intégré comporte en outre un circuit de détection configuré pour détecter une discontinuité électrique dans le caisson entre la première prise de contact et la deuxième prise de contact.
Ainsi, en cas de détection d’une discontinuité électrique dans le caisson entre la première prise de contact et la deuxième prise de contact, le circuit de détection pourra par exemple commander une programmation de tous les éléments anti-fusibles du circuit intégré.
Selon un mode de réalisation, le circuit intégré comprend en outre une mémoire comportant des cellules-mémoires, chaque cellulemémoire comportant un transistor enterré à grille verticale comportant une région conductrice de grille logée dans une tranchée s’étendant depuis ladite première face du substrat semiconducteur en profondeur dans le substrat, dont l’agencement et les matériaux sont les mêmes que ladite première région conductrice de l’élément anti-fusible.
Selon un autre aspect, il est proposé un procédé de fabrication d’au moins un élément anti-fusible comprenant les étapes suivantes :
- une formation d’une tranchée s’étendant depuis une première face d’un substrat semiconducteur en profondeur dans le substrat, une formation d’une première région conductrice logée dans ladite tranchée,
- une formation d’une couche diélectrique reposant sur la première face,
- une formation d’une deuxième région conductrice reposant sur la couche diélectrique.
Selon un mode de mise en œuvre, ladite couche diélectrique est configurée pour former une zone de claquage de l’élément anti-fusible et pour claquer et devenir conductrice en présence d’une tension, entre la première région conductrice et de la deuxième région conductrice, inférieure à une tension d’alimentation du circuit intégré.
Selon un mode de mise en œuvre, comprenant une formation d’une région d’isolation s’étendant verticalement dans le substrat depuis la première face, ladite formation de la tranchée logeant la première région conductrice est mise en œuvre à travers la région d’isolation.
Selon un mode de mise en œuvre, le procédé comprend en outre les étapes suivantes :
- une formation d’une pluralité de tranchées et de premières régions conductrices respectives, les tranchées s’étendant dans une première direction du plan de la première face,
- une formation d’une pluralité de bandes de deuxièmes régions conductrices, les bandes s’étendant dans une deuxième direction du plan de la première face perpendiculaire à la première direction, et,
- une formation de couches diélectriques situées en regard de chaque intersection d’une tranchée et d’une bande de façon à former un plan-mémoire d’élément anti-fusible respectifs.
Selon un mode de mise en œuvre, le procédé comprend une formation préalable d’un caisson semiconducteur dans le substrat et une formation d’une première prise de contact et d’une deuxième prise de contact électriquement reliées par un chemin électrique dans le caisson comprenant une section située entre le fond de ladite tranchée et le fond du caisson, le procédé comprenant en outre une détection d’une discontinuité électrique dans le caisson entre la première prise de contact et la deuxième prise de contact.
Selon un mode de mise en œuvre, le procédé comprend une fabrication parallèle d’un transistor enterré à grille verticale appartenant à une cellule-mémoire d’une mémoire du circuit intégré, comprenant :
une formation d’une tranchée de grille verticale simultanément et identique à ladite formation de la tranchée s’étendant depuis une première face d’un substrat semiconducteur en profondeur dans le substrat,
- une formation d’une région conductrice de grille logée dans ladite tranchée de grille verticale, simultanément à ladite formation de la première région conductrice logée dans ladite tranchée.
D’autres avantages et caractéristiques de l’invention apparaîtront à l’examen de la description détaillée de modes de réalisation et de mise en œuvre, nullement limitatifs, et des dessins annexés sur lesquels :
- les figures 1 à 5 illustrent schématiquement différents modes de réalisation de l’invention ;
- la figure 6 illustre schématiquement un mode de mise en œuvre de l’invention.
La figure 1 est une vue en coupe représentant de façon schématique un mode de réalisation d'un élément anti-fusible 10 appartenant à un circuit intégré 100.
L'anti-fusible 10 est formé dans et sur un substrat semiconducteur 1 comprenant une région d’isolation 3 s’étendant verticalement dans le substrat 1 depuis une première face 4, dite face avant du substrat. On définit généralement la face avant du substrat comment étant la face à partir de laquelle sont réalisés les composants individuels du circuit intégré, parfois également désigné par l’acronyme FEOL pour « Front End Of Line » en anglais. A contrario, la face arrière du substrat est généralement la face opposée à la face avant, délimitant le volume du corps du substrat 1.
Par exemple, la région d’isolation 3 est du type tranchée d’isolation peu profonde, usuellement désigné par l’acronyme STI pour « Shallow Trench Isolation » en anglais, comprenant une tranchée remplie d'oxyde de silicium formé dans la partie supérieure (c’est-àdire du côté de la face avant 4) du substrat 1. En outre, dans cet exemple est représenté un caisson semiconducteur 2 formant, localement dans le substrat, une région d’un type de conductivité donnée. L'homme de l'art saura néanmoins réaliser la structure antifusible proposée dans et sur tout autre type de substrat adapté et éventuellement préparé à cet égard, tel que par exemple un substrat comportant un caisson du type triple caisson, électriquement isolé du reste du substrat, ou par exemple un substrat comportant un oxyde local « LOCOS » (pour « LOCal Oxidation of Silicon » en anglais) au niveau de sa face avant.
L’élément anti-fusible 10 comprend un empilement d’une première région conductrice 11, par exemple en silicium polycristallin, d’une couche diélectrique 13, par exemple du dioxyde de silicium, et d’une deuxième région conductrice 15, par exemple en silicium polycristallin.
La première région conductrice 11 est logée dans une tranchée s’étendant depuis la première face 4 du substrat semiconducteur 1 en profondeur dans le substrat 1. Avantageusement, notamment en relation avec les modes de réalisations décrits ci-après en référence aux figures 4 et 5, la tranchée logeant la première région conductrice 11 s’étend dans le substrat notamment plus profondément que la région d’isolation 3.
Par ailleurs, les flancs et le fond de la tranchée logeant la première couche conductrice 11 peuvent être recouverts d’une enveloppe diélectrique 12. Au moins les parties des flancs et du fond entourées du caisson semiconducteur 2 sont recouvertes de l’enveloppe diélectrique 12.
La couche diélectrique 13 repose sur la première face 4 du substrat 1 et recouvre notamment la partie de la première région conductrice 11 située au niveau de la première face 4. La deuxième région conductrice 15 repose sur la couche diélectrique 13.
La couche diélectrique 13 est configurée pour claquer et devenir conductrice en présence d’une tension suffisamment élevée entre la première région conductrice 11 et de la deuxième région conductrice 15, définissant ainsi une zone de claquage 50 en regard de la première région conductrice 11 et de la deuxième région conductrice 15. Avantageusement, la tension suffisamment élevée est inférieure à une tension d’alimentation fournie par une alimentation du circuit intégré 100, par exemple 5V. En effet, avec une couche diélectrique 13 claquant à une tension inférieure ou égale à la tension d’alimentation du circuit intégré 100, la programmation d’éléments anti-fusible, à titre d’écriture ou d’autodestruction, peut avantageusement être mise en œuvre sans recours à l’utilisation d’un circuit générateur de haute tension, par exemple une pompe de charge.
Dans un exemple de réalisation, la couche diélectrique 13 correspond à cet égard à une mince couche d'oxyde de silicium, d’une épaisseur de l'ordre de 2 à 3 nm. Par exemple la couche diélectrique 13 peut être issue d’une étape de fabrication de grille de transistors logiques destinés à fonctionner à basses tensions, de l’ordre de IV à 2V pour les technologies qui utilisent des oxydes de grille à 2nm. D’autres matériaux ayant d’autres épaisseurs peuvent être envisagés.
Dans un état non programmé, la couche diélectrique 13 isole électriquement la première région conductrice 11 de la deuxième région conductrice 15.
Dans l'exemple représenté, la deuxième région conductrice 15 est reliée à une borne de potentiel haut d'écriture, de l’ordre de 4 à 5V, par l'intermédiaire d'un transistor MOS à canal P 21. La première région conductrice 11 est reliée à une borne de potentiel bas, par exemple une borne de masse GND, par l'intermédiaire d'un transistor MOS à canal N 23. Les grilles des transistors 21 et 23 sont reliées à une borne de commande d'écriture recevant un signal PRG (et son contraposé PRG). La mise à un état haut du signal PRG conduit à rendre passants les transistors 21 et 23. Il en résulte qu'une tension d'écriture est appliquée entre les première et deuxième régions conductrices 11 et 15, conduisant au claquage de l'anti-fusible.
De plus, la deuxième région conductrice 15 est reliée à une borne de potentiel de lecture de l’ordre de 1,0 à 1,4V par l'intermédiaire d’un élément résistif 27 et d'un transistor MOS à canal N 25. Les grilles de commande des transistors 23 et 25 sont reliées à une borne de commande de lecture recevant un signal RD. La mise à l'état haut du signal RD conduit à rendre passant les transistors 23 et 25. Il en résulte qu'une tension de lecture est appliquée entre les première et deuxième régions conductrices 11 et 15. La mesure du courant circulant dans le transistor 25 permet alors de déterminer l'état (claqué ou non claqué) de l'anti-fusible, par exemple au moyen d’un amplificateur de lecture 29 connecté en aval de l’élément résistif 27.
Ainsi, les transistors MOS 21, 23, et 25 ainsi que l’élément résistif 27 et l’amplificateur de lecture 29 forment ensemble un exemple de configuration d’un circuit de programmation/lecture 20 capable de programmer l’élément anti-fusible, c’est-à-dire faire claquer l’oxyde à sa zone de claquage, et de lire l’état claqué ou non de cet oxyde.
On remarquera que le potentiel haut d'écriture, qui est de l’ordre de 4 à 5V, est également au voisinage inférieur proche des valeurs habituelles de tensions d’alimentation, par exemple 5V.
Ainsi, le circuit de programmation/lecture 20 peut par ailleurs être configuré pour programmer l’élément anti-fusible immédiatement, c’est-à-dire sans phase de précharge du type pompe de charge, pendant une attaque afin de dissimuler l’information initiale, en guise de contre-mesure si une attaque est détectée. On se référera à cet égard aux modes de réalisation décrit ci-après en relation avec les figures 4 et 5.
Par ailleurs, du fait de la faible épaisseur de la couche diélectrique 13 (par exemple comprise entre 2 et 3 nanomètres), le retrait de la deuxième région conductrice 15 par des procédés de gravure habituels entraîne inévitablement une détérioration de la couche diélectrique 13. Il devient alors impossible de distinguer les anti-fusibles claqués des anti-fusibles non claqués.
En outre, dans la structure silicium polycristallin/diélectrique/silicium polycristallin proposée, le claquage du diélectrique ne conduit pas à la formation de cratères détectables ni dans le caisson 2, ni dans le substrat 1.
De plus, la structure proposée est facilement réalisable par des procédés connus de formation de tranchées logeant une portion centrale conductrice, tel que dans le cadre d’une fabrication d’un transistor enterré à grille verticale, et d'empilements de couches diélectrique et de silicium polycristallin, par exemple utilisés pour la fabrication de mémoires à stockage de charges.
Les figures 2 et 3 représentent un exemple de mode de réalisation comportant un plan-mémoire 101 d’éléments anti-fusibles 10 tel que décrit ci-avant en relation avec la figure 1.
Dans le plan-mémoire 101, une pluralité de tranchées logeant des premières régions conductrices 11 s’étendent dans une première direction X et une pluralité de bandes de deuxièmes régions conductrices 15 s’étendent dans une deuxième direction Y perpendiculaire à la première direction X. La première et la deuxième direction appartiennent au plan de la première face 4.
Chaque intersection d’une tranchée 11 et d’une bande 15, comprenant un empilement d’une première région conductrice 11, d’une couche diélectrique 13, et d’une deuxième région conductrice 15, forment ainsi un élément anti-fusible 10 respectif.
Dans un tel plan-mémoire 101, il est possible d’utiliser les premières région conductrices 11 dans les tranchées dans la première direction X pour faire des lignes d’accès, et d’utiliser les deuxièmes régions conductrices 15 en bandes dans la deuxième direction Y pour faire des colonnes d’accès. Les lignes et les colonnes ainsi définies permettent un accès matriciel pour programmer et lire chaque élément anti-fusible 10. Des décodeurs de lignes et de colonnes habituels des plan-mémoires permettent par exemple d’aiguiller les signaux de programmation et de lecture tels que décrits précédemment en relation avec la figure 1, vers chaque élément anti-fusible du plan-mémoire 101.
Une telle utilisation des première et deuxième régions conductrices 11 et 15 comme lignes et colonnes d’accès, sans avoir recours à des zones de prises de contact ni à une allocation d’une surface en périphérie des zones de claquage, permet de réduire considérablement l’empreinte surfacique de ce plan-mémoire 101.
Les figures 4 et 5 représentent deux variantes d’un exemple de mode de réalisation, dans lequel le circuit intégré 100 comporte un circuit de détection 400/500 configuré pour détecter une discontinuité électrique dans le caisson 2 entre une première prise de contact 401/501 et une deuxième prise de contact 402/502.
Dans ce mode de réalisation, l’élément anti-fusible 10 est situé dans un caisson semiconducteur 2 logé dans le substrat semiconducteur 1.
Dans la variante de la figure 4, le caisson semiconducteur 2 est du type « simple caisson », c’est-à-dire d’un type de conductivité opposé au type de conductivité du substrat semiconducteur 1. Le caisson 2 et le substrat 1 sont ainsi électriquement séparés par une simple jonction PN qui délimite notamment le fond du caisson 2.
Dans la variante de la figure 5, le caisson semiconducteur 2 est du type « triple caisson », c’est-à-dire du même type de conductivité que le type de conductivité du substrat semiconducteur 1. Le caisson 2 et le substrat 1 sont électriquement séparés verticalement par une couche semiconductrice enterré 5 du type de conductivité opposé, et latéralement par des puits semiconducteur 6 également du type de conductivité opposé. Ainsi deux jonctions inverses et successives PN/NP (ou NP/PN) permettent d’isoler électriquement le caisson 2 et le substrat 1 pour des polarisations positives et négatives. La jonction PN (ou NP) entre le caisson 2 et la région semiconductrice enterrée 5 délimite le fond du caisson 2.
Dans les deux variantes, le caisson semiconducteur 2 comporte une première prise de contact 401/501 et une deuxième prise de contact 402/502 électriquement reliées par un chemin électrique dans le caisson 2. Le chemin électrique passe entre le fond des tranchées logeant les premières régions conductrices 11 et le fond du caisson respectif 2. Le chemin électrique comprend donc une section située entre le fond de ladite tranchée et le fond du caisson.
Ainsi, si une gravure 410/510 par la face arrière du substrat 1 est réalisé jusqu’à proximité du fond des tranchées, le chemin électrique sera rompu. Une mesure de continuité entre la première prise de contact 401/501 et la deuxième prise de contact 402/502 permet ainsi facilement de détecter une telle gravure.
Le circuit de détection 400/500 est configuré à cet égard pour imposer un signal de continuité CNT sur la première prise de contact 401/501 et comporte un amplificateur 404/504 couplé à la deuxième prise de contact 402/502 pour générer un signal révélateur d’une discontinuité DISCNT lorsque le signal de continuité CNT n’a pas été transmis via le chemin électrique du caisson 2.
En cas de détection d’une discontinuité électrique dans le caisson 2 entre la première prise de contact et la deuxième prise de contact, le circuit de détection 400/500 pourra par exemple commander le circuit de programmation/lecture 20 (illustré en figure 1) pour claquer les couches diélectriques de tous les éléments anti-fusibles 10 du circuit intégré 100, rendant illisibles les informations initiales du plan-mémoire 101, en guise de contre-mesure à une attaque frauduleuse.
Les exemples de modes de réalisation décrits précédemment en relation avec les figures 1 à 5 présentent en outre une compatibilité avantageuse avec des réalisations de transistors enterrés à grilles verticales.
En effet, une grille verticale de transistor enterré, par exemple appartenant à une cellule-mémoire d’une technologie de mémoire nonvolatile, comprend typiquement une région conductrice de grille 711 logée dans une tranchée de grille verticale s’étendant depuis la première face 4 du substrat 1 en profondeur dans le substrat 1. Ainsi, les premières régions conductrices 11 des éléments anti-fusibles 10, logées dans des tranchées s’étendant depuis la première face 4 du substrat semiconducteur 1 en profondeur dans le substrat 1, peuvent avantageusement avoir été réalisées par les mêmes étapes de fabrication que les grilles verticales de transistors enterrés.
Ainsi, le circuit intégré des modes de réalisation décrits précédemment peut comprendre en outre une mémoire comportant des cellules-mémoires, chaque cellule-mémoire comportant un transistor enterré à grille verticale comportant une région conductrice de grille 711 logée dans une tranchée s’étendant depuis ladite première face 4 du substrat semiconducteur 1 en profondeur dans le substrat 1. L’agencement de la région conductrice de grille 711 est le même que l’agencement de ladite première région conductrice 11 de l’élément anti-fusible 10. Les matériaux de la région conductrice de grille 711 sont les mêmes que les matériaux de ladite première région conductrice 11 de l’élément anti-fusible 10.
Par ailleurs, les flancs et le fond des tranchées de grilles verticales sont typiquement recouverts d’une enveloppe diélectrique dite oxyde de grille, comme peuvent l’être les tranchées logeant la première région conductrice 11 dans éléments anti-fusibles 11 (au moins sur les parties des flancs et du fond entourées du caisson semiconducteur 2).
La figure 6 représente schématiquement des étapes de fabrication d’un circuit intégré tel que décrit précédemment en relation avec les figures 1 à 5. Les références entre parenthèses se rapportent aux figures 1 à 5.
Dans une étape initiale 61, on a préparé par exemple des caissons (2) dans un substrat semiconducteur (1) ayant une première face (4).
Une étape 62 comprend une formation d’une région d’isolation (3) s’étendant verticalement dans le substrat depuis la première face (4) . Par exemple cette étape est mise en œuvre selon un procédé de formation de tranchées d’isolations peu profondes STI (« Shallow Trench Isolation » en anglais).
Une étape 63 comprend une formation d’une tranchée, destinée à loger une première région conductrice (11), s’étendant depuis une première face (4) d’un substrat semiconducteur (1) en profondeur dans le substrat (1). La formation de la tranchée logeant la première région conductrice (11) est mise en œuvre à travers la région d’isolation (3).
L’étape 63 de formation d’une tranchée peut comprendre une gravure sèche pour graver la région d’isolation 3 et le caisson 2. La formation de la tranchée 63 peut comprendre en outre une formation d’une enveloppe isolante au moins sur les parties du fond et des flancs de la tranchée entourée du substrat 2.
Une étape 64 comprend une formation d’une première région conductrice (11) logée dans ladite tranchée. La formation de la première région conductrice (11) peut comprendre un dépôt de silicium polycristallin, suivi d’un polissage mécano-chimique pour retirer un excédent de matière au-dessus du niveau de la première face (4).
Une étape 65 comprend une formation d’une couche diélectrique (65) reposant sur la première face (4), notamment sur la surface supérieure de la première région conductrice (11) logée dans ladite tranchée. Par exemple la formation de la couche diélectrique peut comprendre une croissance partielle ou complète d’une couche d’oxyde de grille de transistor MOS destinée à une utilisation logique.
La formation de la couche diélectrique (13) peut être configurée pour claquer et devenir conductrice en présence d’une tension, entre la première région conductrice (11) et de la deuxième région conductrice (15), inférieure à une tension d’alimentation fournie du circuit intégré (100).
Une étape 66 comprend une formation d’une deuxième région conductrice (15) reposant sur la couche diélectrique (13). La formation de la deuxième couche conductrice (15) peut également comprendre un dépôt de silicium polycristallin suivi d’une gravure sèche (par exemple la même gravure que celle qui est utilisée pour définir les transistors MOS destinés à une utilisation logique).
Un élément anti-fusible (10) est ainsi obtenu à une étape 67, sur lequel peuvent être réalisées une programmation 68 et des lectures 69, par exemple selon les façons décrites ci-avant en référence à la figure 1.
Par ailleurs, le procédé peut bien entendu comprendre une formation d’une pluralité de tranchées et de premières régions conductrices (11) respectives, s’étendant dans une première direction (X), une formation d’une pluralité de bandes de deuxièmes régions conductrices (15) s’étendant dans une deuxième direction (Y) perpendiculaire à la première direction (X), et une formation de couches diélectriques (13) situées en regard de chaque intersection d’une tranchée et d’une bande de façon à former un plan-mémoire (101) d’élément anti-fusible (10) respectifs.
Par ailleurs également, le procédé peut comprendre une formation dans le substrat (2) d’une première prise de contact (401, 501) et d’une deuxième prise de contact (402, 403) électriquement reliées par un chemin électrique dans le caisson (2) comprenant une section située entre le fond de ladite tranchée et le fond du caisson (2). Ainsi une étape de détection (400, 500) d’une discontinuité électrique (410, 510) dans le caisson (2) entre la première prise de contact (401, 501) et la deuxième prise de contact (402, 502) peut permettre de révéler une attaque frauduleuse.
Avantageusement, le procédé peut être mis en œuvre simultanément avec un procédé de fabrication de transistor enterré à grille verticale, par exemple appartenant à une cellule-mémoire d’une mémoire non-volatile. Bien entendu ce mode de mise en œuvre est avantageux dans le cas où le circuit intégré est destiné à comporter un transistor enterré à grille verticale, le procédé décrit précédemment en relation avec les étapes 61 à 69 pouvant être mise en œuvre indépendamment.
Dans une partie de mémoire non-volatile NVM d’un même substrat 1 préparé à l’étape initiale 61, des régions d’isolation 703 du type STI sont réalisées lors d’une étape 72 simultanée avec l’étape 62.
Une étape 73, simultanée avec l’étape 63, comprend une formation d’une tranchée de grille verticale, destinée à loger une région conductrice de grille 711, s’étendant depuis la première face (4) du substrat 1 en profondeur dans le substrat 1. L’étape 73 comprend une formation d’une enveloppe diélectrique sur le fond et les flancs de la tranchée de grille verticale.
Une étape 74, simultanée avec l’étape 64, comprend une formation d’une région conductrice de grille 711 logée dans ladite tranchée de grille verticale.
Un transistor enterré à grille verticale 710 est ainsi obtenu à 5 une étape 75, à l’issu notamment d’étapes en amont ou en aval d’implantation d’une région de drain au niveau de la face avant 4 du substrat 1 au bord de la grille verticale et d’une formation d’une région de source enterrée dans le caisson 2, au niveau du fond de la tranchée de grille verticale.
Claims (13)
- REVENDICATIONS1. Circuit intégré comportant au moins un élément anti-fusible (10), l’élément anti-fusible comprenant un empilement d’une première région conductrice (11), d’une couche diélectrique (13), et d’une deuxième région conductrice (15), dans lequel la première région conductrice (11) est logée dans une tranchée s’étendant depuis une première face (4) d’un substrat semiconducteur (1) en profondeur dans le substrat (1), tandis que la couche diélectrique (13) repose sur la première face (4) du substrat (1) et la deuxième région conductrice (15) repose sur la couche diélectrique (13).
- 2. Circuit intégré selon la revendication 1, dans lequel ladite couche diélectrique (13) définit une zone de claquage (50) de l’élément anti-fusible en regard de la première région conductrice (11) et de la deuxième région conductrice (15).
- 3. Circuit intégré selon la revendication 2, dans lequel ladite couche diélectrique (13) est configurée pour claquer et devenir conductrice en présence d’une tension, entre la première région conductrice (11) et la deuxième région conductrice (15), inférieure à une tension d’alimentation du circuit intégré (100).
- 4. Circuit intégré selon l’une des revendications précédentes, dans lequel le substrat semiconducteur (1) comprend une région d’isolation électrique (3) s’étendant verticalement dans le substrat depuis la première face (4), et dans lequel ladite tranchée logeant la première région conductrice (11) traverse la région d’isolation (3).
- 5. Circuit intégré selon l’une des revendications précédentes, comportant un plan-mémoire (101) comprenant :- une pluralité de tranchées logeant des premières régions conductrices (11) s’étendant dans une première direction (X) du plan de la première face (4) et une pluralité de bandes de deuxièmes régions conductrices (15) s’étendant dans une deuxième direction (Y) du plan de la première face (4) perpendiculaire à la première direction (X),- un empilement d’une première région conductrice (11), d’une couche diélectrique (13) et d’une deuxième région conductrice (15) situé en regard de chaque intersection d’une tranchée et d’une bande formant un élément anti-fusible (10) respectif.
- 6. Circuit intégré selon l’une des revendications précédentes, dans lequel l’élément anti-fusible (10) est situé dans un caisson semiconducteur (2) logé dans le substrat (1) et comportant une première prise de contact (401, 501) et une deuxième prise de contact (402, 403), électriquement reliées par un chemin électrique dans le caisson (2) comprenant une section située entre le fond de ladite tranchée et le fond du caisson (2), dans lequel le circuit intégré comporte en outre un circuit de détection (400, 500) configuré pour détecter une discontinuité électrique (410, 510) dans le caisson (2) entre la première prise de contact (401, 501) et la deuxième prise de contact (402, 502).
- 7. Circuit intégré selon l’une des revendications précédentes, comprenant en outre une mémoire (NVM) comportant des cellulesmémoires, chaque cellule-mémoire comportant un transistor enterré à grille verticale (710) comportant une région conductrice de grille (711) logée dans une tranchée s’étendant depuis ladite première face (4) du substrat semiconducteur (1) en profondeur dans le substrat (1), dont l’agencement et les matériaux sont les mêmes que ladite première région conductrice (11) de l’élément anti-fusible (10).
- 8. Procédé de fabrication d’au moins un élément anti-fusible comprenant les étapes suivantes :- une formation d’une tranchée (63) s’étendant depuis une première face (4) d’un substrat semiconducteur (1) en profondeur dans le substrat (1),- une formation d’une première région conductrice (64) logée dans ladite tranchée ; une formation d’une couche diélectrique (65) reposant sur la première face (4),- une formation d’une deuxième région conductrice (66) reposant sur la couche diélectrique (13).
- 9. Procédé selon la revendication 7, dans lequel ladite couche diélectrique (13) est configurée pour former une zone de claquage de l’élément anti-fusible et pour claquer et devenir conductrice en présence d’une tension, entre la première région conductrice (11) et de la deuxième région conductrice (15), inférieure à une tension d’alimentation du circuit intégré (100).
- 10. Procédé selon l’une des revendications 8 ou 9, comprenant une formation d’une région d’isolation (3) s’étendant verticalement dans le substrat depuis la première face (4), dans lequel ladite formation de la tranchée logeant la première région conductrice (11) est mise en œuvre à travers la région d’isolation (3).
- 11. Procédé selon l’une des revendications 8 à 10, comprenant en outre les étapes suivantes :- une formation d’une pluralité de tranchées et de premières régions conductrices (11) respectives, les tranchées s’étendant dans une première direction (X) du plan de la première face (4),- une formation d’une pluralité de bandes de deuxièmes régions conductrices (15), les bandes s’étendant dans une deuxième direction (Y) du plan de la première face (4) perpendiculaire à la première direction (X), et,- une formation de couches diélectriques (13) situées en regard de chaque intersection d’une tranchée et d’une bande de façon à former un plan-mémoire (101) d’élément anti-fusible (10) respectifs.
- 12. Procédé selon l’une des revendications 7 à 10, comprenant une formation préalable d’un caisson semiconducteur (2) dans le substrat (1) et une formation d’une première prise de contact (401, 501) et d’une deuxième prise de contact (402, 403) électriquement reliées par un chemin électrique dans le caisson (2) comprenant une section située entre le fond de ladite tranchée et le fond du caisson (2), le procédé comprenant en outre une détection (400, 500) d’une discontinuité électrique (410, 510) dans le caisson (2) entre la première prise de contact (401, 501) et la deuxième prise de contact (402, 502).
- 13. Procédé selon l’une des revendications 8 à 12, comprenant une fabrication parallèle d’un transistor enterré à grille verticale (710) 5 appartenant à une cellule-mémoire d’une mémoire (NVM) du circuit intégré, comprenant :- une formation d’une tranchée de grille verticale (73) simultanément et identique à ladite formation de la tranchée (63) s’étendant depuis une première face (4) d’un substrat10 semiconducteur (1) en profondeur dans le substrat (1),- une formation d’une région conductrice de grille (74) logée dans ladite tranchée de grille verticale (73), simultanément à ladite formation de la première région conductrice (64) logée dans ladite tranchée.
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