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FR3081633A1 - Dispositif electronique en demi-pont comprenant deux systemes pour l'optimisation des temps morts entre les commutations d'un interrupteur niveau haut et d'un interrupteur niveau bas - Google Patents

Dispositif electronique en demi-pont comprenant deux systemes pour l'optimisation des temps morts entre les commutations d'un interrupteur niveau haut et d'un interrupteur niveau bas Download PDF

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FR3081633A1
FR3081633A1 FR1854247A FR1854247A FR3081633A1 FR 3081633 A1 FR3081633 A1 FR 3081633A1 FR 1854247 A FR1854247 A FR 1854247A FR 1854247 A FR1854247 A FR 1854247A FR 3081633 A1 FR3081633 A1 FR 3081633A1
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FR
France
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voltage
level switch
signal
aton
synchronization
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Laurent Guillot
Thierry Sutto
Gerald Augustoni
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STMicroelectronics France SAS
Original Assignee
Exagan SAS
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Priority to EP19732078.1A priority patent/EP3797471A1/fr
Priority to US17/058,101 priority patent/US11695326B2/en
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Abstract

L'invention concerne un dispositif électronique en demi-pont (100), comprenant en série un interrupteur niveau bas (1) et un interrupteur niveau haut (2), connectés en un point milieu (3), et respectivement commandés par un premier (SLS) et un second (SHS) signal d'activation/désactivation. Le dispositif (100) comprend : • un premier (10) et un second (20) système de synchronisation configurés pour interpréter une variation de la tension (Vm) au point milieu (3), respectivement suivant un front descendant et suivant un front montant, et pour générer respectivement un premier (ATON-LS) et un second (ATON-HS) signal de synchronisation ; • une première (18) et une seconde (28) porte logique de type ET combinant respectivement le premier signal de synchronisation (ATON-LS) avec un premier signal de commande (PWM-LS) et le second signal de synchronisation (ATON-HS) avec un second signal de commande (PWM-HS), pour former respectivement les premier (SLS) et second (SHS) signaux d'activation/désactivation.

Description

DISPOSITIF ELECTRONIQUE EN DEMI-PONT COMPRENANT DEUX SYSTEMES
POUR L'OPTIMISATION DES TEMPS MORTS ENTRE LES COMMUTATIONS
D'UN INTERRUPTEUR NIVEAU HAUT ET D'UN INTERRUPTEUR NIVEAU BAS
DOMAINE DE L'INVENTION
La présente invention concerne le domaine de l'électronique de puissance. Elle concerne en particulier un dispositif électronique en demi-pont comprenant deux systèmes de synchronisation permettant d'optimiser de manière sécurisée les temps morts entre l'activation alternée d'un interrupteur niveau haut et d'un interrupteur niveau bas, le dispositif étant notamment utilisé dans un convertisseur DC-DC.
ARRIERE PLAN TECHNOLOGIQUE DE L'INVENTION
Des dispositifs électroniques dits « en demi-pont » (« half-bridge » selon la terminologie anglo-saxonne), composés d'un interrupteur niveau haut (« high-side ») et d'un interrupteur niveau bas (« low-side ») sont couramment utilisés dans des convertisseurs DC-DC pour convertir une tension continue en une autre tension continue de plus faible valeur.
Dans ces dispositifs en demi-pont, les deux interrupteurs, formés par des transistors, sont connectés en série au niveau d'un point milieu, auquel est connectée une charge. Comme déjà connu dans le domaine des convertisseurs DC-DC, la charge est sélectivement couplée soit à la source de tension continue, par activation (mise en mode passant) de l'interrupteur « high-side », soit à la masse, par activation de l'interrupteur « low-side ».
Un convertisseur DC-DC peut souffrir de pertes électriques significatives du fait des temps morts entre la désactivation (mise en mode bloqué) de l'interrupteur « highside » et l'activation de l'interrupteur « low-side », et entre la désactivation de l'interrupteur « low-side » et l'activation de l'interrupteur « high-side ».
Pour maximiser l'efficacité du convertisseur, il est donc souhaitable de minimiser ces temps morts de commutation, tout en évitant une conduction simultanée des interrupteurs « high-side » et « low-side » qui provoquerait un courtcircuit entre la source de tension et la masse.
Il existe dans l'art antérieur des systèmes de contrôle implémentés dans les dispositifs électroniques en demi-pont pour optimiser les temps morts de commutation. On connaît notamment les documents US6396250 et US6861826 qui proposent des systèmes de contrôle pour la synchronisation de l'activation et de la désactivation des interrupteurs « highside » et « low-side » dans un convertisseur, utilisant la mesure de la tension au point milieu.
Avec l'implémentation d'interrupteurs à commutation rapide (en particulier, formés à partir de transistors GaN) dans les dispositifs électroniques en demi-pont, une contrainte supplémentaire apparaît : les temps de commutation typiques desdits interrupteurs passant d'une centaine de nanosecondes à une dizaine de nanosecondes, le temps de mesure, d'analyse et de réponse du système de contrôle doit être du même ordre de grandeur, pour optimiser efficacement les temps morts entre les commutations des interrupteurs.
OBJET DE L'INVENTION
Un objet de la présente invention est de proposer une solution alternative aux solutions de l'état de l'art. Un objet de l'invention est notamment de proposer un dispositif électronique en demi-pont comprenant deux systèmes de synchronisation pour minimiser efficacement et de manière sécuritaire les temps morts entre les commutations successives des interrupteurs.
BREVE DESCRIPTION DE L'INVENTION
La présente invention concerne un dispositif électronique en demi-pont, comprenant en série un interrupteur niveau haut et un interrupteur niveau bas, connectés en un point milieu, l'interrupteur niveau bas et l'interrupteur niveau haut étant respectivement commandés par un premier et un second signal d'activation/désactivation.
Le dispositif comprend :
• un premier système de synchronisation configuré pour interpréter une variation, suivant un front descendant, de la tension au point milieu, et pour générer un premier signal de synchronisation ;
• un second système de synchronisation configuré pour interpréter une variation, suivant un front montant, de la tension au point milieu, et pour générer un second signal de synchronisation ;
• une première porte logique de type ET combinant le
premier signal de synchronisation avec un premier signal
de commande, pour former le premier signal
d'activation/désactivation ;
• une seconde porte logique de type ET combinant le second signal de synchronisation avec un second signal de commande, pour former le second signal d'activation/désactivation.
Selon d'autres caractéristiques avantageuses et non limitatives de l'invention, prises seules ou selon toute combinaison techniquement réalisable :
• chaque système de synchronisation comporte un circuit de détection et un circuit de traitement ;
• chaque circuit de détection comprend un élément capacitif destiné à générer un courant transitoire dépendant des variations de la tension au point milieu ;
• chaque circuit de détection comprend, en série avec l'élément capacitif, une diode et une résistance shunt, pour la mesure d'une tension proportionnelle au courant transitoire ;
• chaque circuit de traitement est configuré pour générer, à partir de mesures du circuit de détection, le signal de synchronisation ;
• chaque circuit de traitement comprend un comparateur de tension et un point mémoire ;
• chaque circuit de traitement comprend une porte logique de type OU, entre le comparateur de tension et le point mémoire, combinant un signal de sortie du comparateur et un signal de commande retardé d'un délai défini ;
• le second circuit de détection est configuré pour interpréter une variation, suivant un front descendant, de la tension résultant de la différence entre la tension d'entrée de l'interrupteur niveau haut et la tension au point milieu ;
• le premier système de synchronisation et le second système de synchronisation sont formés de circuits de détection et de traitement identiques ;
• au moins un des interrupteurs comprend un transistor à haute tension ;
• le transistor à haute tension est formé à base de GaN ;
• au moins un des interrupteurs comprend un transistor à haute tension en mode déplétion en série avec un transistor à basse tension en mode enrichissement.
L'invention concerne également un procédé de synchronisation de l'activation alternée d'un interrupteur niveau bas et d'un interrupteur niveau haut dans un dispositif électronique en demi-pont. Il comprend les étapes suivantes :
a) la désactivation de l'interrupteur niveau bas lorsqu'un premier signal de commande passe à l'état 0,
b) l'interprétation d'une variation suivant un front montant de la tension au point milieu, pour générer un second signal de synchronisation,
c) l'activation de l'interrupteur niveau haut, par un second signal d'activation/désactivation résultant de la combinaison du second signal de synchronisation avec un second signal de commande dans une porte logique de type ET,
d) la désactivation de l'interrupteur niveau haut lorsque le second signal de commande passe à l'état 0,
e) l'interprétation d'une variation suivant un front descendant de la tension au point milieu pour générer un premier signal de synchronisation,
f) l'activation de l'interrupteur niveau bas, par un premier signal d'activation/désactivation résultant de la combinaison du premier signal de synchronisation avec le premier signal de commande dans une porte logique de type ET.
Selon d'autres caractéristiques avantageuses et non limitatives de l'invention, prises seules ou selon toute combinaison techniquement réalisable :
• les étapes a) à f) sont réitérées pour chaque nouveau cycle de commutations alternées de l'interrupteur niveau bas et de l'interrupteur niveau haut ;
• l'étape b) est effectuée par interprétation d'une variation, suivant un front descendant, de la tension résultant de la différence entre la tension d'entrée de l'interrupteur niveau haut et la tension au point milieu ;
• le procédé comprend une étape b') opérée en cas de défaillance à l'étape b) dans l'interprétation d'une variation suivant un front montant de la tension au point milieu, permettant de générer le second signal de synchronisation au bout d'un délai défini ;
• le procédé comprend une étape e') opérée en cas de défaillance à l'étape e) dans l'interprétation d'une variation suivant un front descendant de la tension au point milieu, permettant de générer le premier signal de synchronisation au bout d'un délai défini.
BREVE DESCRIPTION DES DESSINS
D'autres caractéristiques et avantages de l'invention ressortiront de la description détaillée qui va suivre en référence aux figures annexées sur lesquelles :
les figures la et 1b présentent respectivement un schéma de principe et un chronogramme d'un dispositif électronique en demi-pont selon l'état de la technique ; les figures 2a et 2b présentent des schémas de principe d'un dispositif électronique en demi-pont selon un premier et un deuxième mode de réalisation de l'invention ;
la figure 3 présente un chronogramme des signaux de commande, des signaux de synchronisation et des signaux d'activation des interrupteurs du dispositif électronique en demi-pont conforme à l'invention ;
les figures 4a et 4b présentent des systèmes de synchronisation pour un dispositif électronique en demi-
pont selon un premier mode de réalisation de
l'invention ;
les figures 5a et 5b présentent des systèmes de
synchronisation pour un dispositif électronique en demipont selon un deuxième mode de réalisation de l'invention ;
la figure 6 présente un système de synchronisation pour un dispositif électronique en demi-pont selon une variante de l'invention.
DESCRIPTION DETAILLEE DE L'INVENTION
Dans la partie descriptive, les mêmes références sur les figures pourront être utilisées pour des éléments de même nature.
L'invention concerne un dispositif électronique en demi-pont 100, comprenant en série un interrupteur niveau haut 2 et un interrupteur niveau bas 1.
Classiquement, dans un tel dispositif, les deux interrupteurs 1,2 sont connectés entre eux en un point milieu 3 (figure la) . L'interrupteur niveau haut 2 est par ailleurs connecté à une source de tension V, pouvant être une source haute tension (de quelques lOaines de volts à quelques centaines de volts) ; l'interrupteur niveau bas 1 est par ailleurs connecté à la masse. Une charge 200, telle que par exemple illustrée sur la figure la, est destinée à être connectée au point milieu 3.
Selon un mode standard de fonctionnement, un signal d'entrée PWM (« pulse width modulation » selon la terminologie anglo-saxonne, ou MLI « modulation à largeur d'impulsion ») est envoyé aux interrupteurs niveau bas 1 et niveau haut 2, par l'intermédiaire respectivement d'un premier circuit de commande 19 et d'un second circuit de commande 29. Le signal d'entrée PWM se traduit par des impulsions pour activer et désactiver l'interrupteur niveau haut 2 et en alternance, désactiver et activer l'interrupteur niveau bas 1.
Par activer, on entend l'action de fermer l'interrupteur pour le rendre passant ; par désactiver, on entend l'action d'ouvrir l'interrupteur pour le rendre bloquant.
Pour éviter tout court-circuit lié à une activation des deux interrupteurs 1,2 simultanément, il est nécessaire de prévoir des temps morts TM entre la désactivation d'un interrupteur et l'activation de l'autre (figure 1b).
Un dispositif de génération de délais 40 (figure la), recevant le signal d'entrée PWM, génère habituellement un signal de commande PWM-LS (appelé premier signal de commande), de même polarité que le signal d'entrée PWM, et dont les impulsions (état activé 1) sont décalées d'un temps TM par rapport au signal d'entrée PWM. Le dispositif de génération de délai 40 génère également un signal de commande PWM-HS (appelé second signal de commande), de polarité inversée par rapport au signal d'entrée PWM, et dont les impulsions (état activé 1) sont également décalées d'un temps TM par rapport au signal d'entrée PWM.
Le premier circuit de commande 19 reçoit en entrée le premier signal de commande PWM-LS, qui va commander 1'activation/désactivation de l'interrupteur niveau bas 1. Le second circuit de commande 29 reçoit en entrée le second signal de commande PWM-HS (de polarité inversée par rapport au premier signal de commande PWM-LS), qui va commander 1'activation/désactivation de l'interrupteur niveau haut 2.
Bien sur, comme précédemment énoncé, il est important de minimiser les temps morts TM induits (figure la) pour éviter des pertes électriques significatives dans un convertisseur qui comprendrait le dispositif.
Le dispositif 100 selon l'invention comprend un premier 10 et un second 20 système de synchronisation, respectivement destinés à envoyer un signal de synchronisation ATON-LS (« Automatic Turn ON - Low Side ») pour permettre 1'activation de l'interrupteur niveau bas 1, et un signal de synchronisation ATON-HS (« Automatic Turn ON - High Side ») pour permettre l'activation de 1'interrupteur niveau haut 2 ( figures 2a, 2b) .
Le premier système de synchronisation 10 est configuré pour interpréter une variation, suivant un front descendant, de la tension Vm au point milieu 3, et pour générer le premier signal de synchronisation ATON-LS ; le second système de synchronisation 20 est configuré pour interpréter une variation, suivant un front montant, de la tension Vm au point milieu 3, et pour générer le second signal de synchronisation ATON-HS.
Une première porte logique 18 de type ET combine le premier signal de synchronisation ATON-LS avec un premier signal de commande PWM-LS, pour former un premier signal d'activation/désactivation SLs< qui, envoyé en entrée du premier circuit de commande 19, va commander 1'activation/désactivation de l'interrupteur niveau bas 1.
Une seconde porte logique 28 de type ET combine le second signal de synchronisation ATON-HS avec le second signal de commande PWM-HS, pour former le second signal d'activation/désactivation SHs< qui, envoyé en entrée du second circuit de commande 29, va commander l'activation /désactivation de l'interrupteur niveau haut 2.
Le temps mort fixe TM implémenté sur le premier PWM-LS et le second PWM-HS signal de commande peut être minimisé au maximum, voire même nul ; en effet, le premier et le second signal de synchronisation ATON-LS, ATON-HS permettent d'activer respectivement l'interrupteur niveau bas 1 et l'interrupteur niveau haut 2 au plus tôt après la désactivation respectivement de l'interrupteur niveau haut 2 et de l'interrupteur niveau bas 1, par observation de la variation de tension au point milieu 3.
Les portes logiques ET 18,28, nécessitent que le signal de synchronisation ATON-LS, ATON-HS et le signal de commande PWMLS, PWM-HS de chaque interrupteur 1,2 soient à l'état activé 1, pour générer le signal d'activation SLs,Shs, ce qui évite une conduction simultanée des deux interrupteurs 1,2. La combinaison du signal de synchronisation (ATON-LS ou ATON-HS) avec le signal de commande (PWM-LS ou PWM-HS) dans la porte logique (18 ou 28) de type ET, permet en outre de sécuriser tout basculement intempestif qui serait lié à une défaillance du système de synchronisation 10,20 associé. Pour pallier une défaillance des premier et second systèmes de synchronisation 10,20 (non-génération respectivement du premier signal de synchronisation ATON-LS et du second signal de synchronisation
ATON-HS), le premier signal d'activation/désactivation SLs et le second signal d'activation/désactivation SHs pour 1'activation respectivement de l'interrupteur niveau bas 1 et de l'interrupteur niveau haut 2 sont formés au bout d'un délai tT0 défini. A titre d'exemple, tT0 sera défini dans une gamme de 20ns à 50ns.
La présence de deux systèmes de synchronisation 10,20, dédiés respectivement à l'interrupteur niveau bas 1 et à l'interrupteur niveau haut 2 permet une commande optimisée et indépendante pour chacun des interrupteurs et non une prédiction de temps mort identique pour l'un et l'autre des interrupteurs ou dépendant de l'un et l'autre des interrupteurs.
Les deux systèmes de synchronisation 10,20 permettent ainsi d'optimiser de manière sécurisée les temps morts entre l'activation alternée d'un interrupteur niveau haut 2 et d'un interrupteur niveau bas 1.
Chaque système de synchronisation 10,20 comprend un circuit de détection 11,21 pour interpréter la variation dans le temps (dVm/dt) de la tension Vm au point milieu 3. Comme illustré sur le chronogramme de la figure 3, la tension Vm au point milieu 3 va varier au cours du temps, selon que l'interrupteur niveau haut 2 ou l'interrupteur niveau bas 1 seront respectivement activés (fermés) ou désactivés (ouverts). En pratique, la tension Vm au point milieu 3 va diminuer dès que l'interrupteur niveau haut 2 va s'ouvrir (désactivation) ; elle va augmenter dès que l'interrupteur niveau bas 1 va s'ouvrir (désactivation).
Le premier circuit de détection 11, inclus dans le premier système de synchronisation 10, vise à détecter les fronts descendants de la tension Vm au point milieu 3. Le second circuit de détection 21, inclus dans le second système de synchronisation 20 vise quant à lui à détecter les fronts montants de la tension Vm au point milieu 3.
Selon un premier mode de réalisation (figure 2a), chaque circuit de détection 11,21 comprend un élément capacitif 12,22 directement connecté au point milieu 3 (figures 4a, 4b) . Cet élément capacitif 12,22 va générer un courant transitoire i dépendant de la variation temporelle de la tension Vm au point milieu 3. L'élément capacitif 12,22 devra être compatible avec le niveau maximum que peut atteindre la tension Vm au point milieu 3, soit au moins la tension V de la source de tension connectée en entrée de l'interrupteur niveau haut 2. L'utilisation d'un élément capacitif 12,22 permet de s'affranchir dans le circuit de détection 11,21, d'un composant actif de mesure capable de tenir la tension V de la source de tension. A titre d'exemple, l'élément capacitif 12,22 pourra consister en une capacité dimensionnée en fonction la tension V de la source de tension (de quelques dizaines de volts à quelques centaines de volts) . Selon un autre exemple avantageux, l'élément capacitif 12,22 pourra consister en deux lignes métalliques coplanaires disposées sur un circuit imprimé incorporant le dispositif 100, également dimensionnées en fonction la tension V de la source de tension.
Selon une première approche (non représenté), le courant transitoire i pourra être mesuré directement par un ampèremètre, connecté en série avec l'élément capacitif 12,22.
Selon une deuxième approche, plus avantageuse, chaque circuit de détection 11,21 comprend, en série avec l'élément capacitif 12,22, une résistance shunt 13,23 (figures 4a, 4b) .
Elle permet de mesurer à ses bornes, une tension Ui,U2 proportionnelle au courant transitoire i. Chaque circuit de détection 11,21 peut ainsi produire une mesure de la tension Ui,U2, laquelle est représentative des variations de la tension
Vm au point milieu 3.
Avantageusement, chaque circuit de détection 11, 21
comprend également une diode 14, 24, en série avec la
résistance shunt 13, 23, cette dernière étant connectée à la
masse ou à une tension de référence Vrefi, Vref2 ·
La diode 14, 24 n'autorise le passage du courant
transitoire i dans la résistance shunt 13,23 que pour une polarité définie. Selon que la tension Vm au point milieu 3 varie suivant un front descendant ou montant, le courant transitoire i généré à la sortie de l'élément capacitif 12,22 sera positif ou négatif. Ainsi, la diode 14 est configurée pour autoriser uniquement le passage du courant transitoire ii lié à un front descendant de la tension Vm au point milieu 3, alors que la diode 24 est configurée pour autoriser uniquement le passage du courant transitoire i2 (de signe opposé à ii) lié à un front montant de la tension Vm au point milieu 3.
Selon un deuxième mode de réalisation (figure 2b), le premier système de synchronisation 10 et le second système de synchronisation 20 sont tous les deux formés de circuits de détection 11,21 identiques.
Pour cela :
• le premier circuit de détection 11 est configuré pour détecter les fronts descendants de la tension Vm au point milieu 3, comme dans le premier mode de réalisation ;
• et le second circuit de détection 21 est configuré pour interpréter une variation, suivant un front descendant, de la tension (V - Vm) résultant de la différence entre la tension d'entrée V de l'interrupteur niveau haut 2 et la tension Vm au point milieu 3.
Le premier circuit de détection 11 comprend un élément capacitif 12,22 connecté au point milieu 3, et la tension de référence Vrefi est la masse, comme illustré sur la figure 5a. Le second circuit de détection 21 comprend un élément capacitif connecté à la tension d'entrée V, et la tension de référence Vref2 est la tension Vm au point milieu 3, comme illustré sur la figure 5b.
Le premier circuit de détection 11 et le second circuit de détection 21 visent alors tous les deux à interpréter une variation suivant un front descendant, respectivement de la tension Vm au point milieu 3 et de la tension (V-Vm) précitée. Les composants précédemment décrits dans le premier mode de réalisation (la diode 14,24 et la résistance shunt 13,23) formant le premier et le second circuit de détection 11,21 peuvent ainsi être les mêmes pour les deux systèmes de synchronisation 10,20, ce qui simplifie la mise en œuvre industrielle de l'invention.
Dans la suite de la description, nous nous placerons dans le premier mode de réalisation des circuits de détection 11,21 par souci de simplification ; bien sur, le deuxième mode de réalisation décrit ci-dessus est également applicable.
Le premier circuit de détection 11 est ainsi configuré pour interpréter un front descendant de la tension Vm au point milieu 3 : il permet de faire une mesure directe ou indirecte du courant transitoire ii dû à une variation temporelle décroissante (front descendant) de la tension Vm au point milieu 3.
A partir de cette mesure, le premier système de synchronisation 10 doit générer un premier signal de synchronisation ATON-LS pour permettre l'activation de l'interrupteur niveau bas 1.
Pour cela, le premier système de synchronisation 10 comprend avantageusement un premier circuit de traitement 15 (figures 2a, 2b) . Ce circuit de traitement 15 comporte un comparateur de tension 16, qui va comparer la valeur de la tension Ui mesurée (proportionnelle au courant transitoire ii) avec une tension de consigne Vci (figures 4a, 5a) . Dès que la tension Ui mesurée est supérieure à la tension de consigne Vci, le comparateur 16 va envoyer une impulsion à un point mémoire
17. Ladite impulsion fait passer le premier signal de synchronisation ATON-LS, en sortie du point mémoire 17, dans un état activé 1 (figure 3) . A titre d'exemple, le point mémoire 17 peut être réalisé par une bascule asynchrone (verrou ou « latch » selon la terminologie anglo-saxonne). Le point mémoire 17 (ATON-LS) est remis à zéro dès que le signal de commande PWM-LS passe à l'état 0 (figure 3).
Le premier signal de synchronisation ATON-LS, généré par le premier système de synchronisation 10, et le premier signal de commande PWM-LS sont ensuite combinés dans une porte logique 18 de type ET, pour former le premier signal d'activation/désactivation SLs (figure 3) . Le premier signal d'activation/désactivation SLs est transmis au premier circuit de commande 19 et va activer/désactiver l'interrupteur niveau bas 1.
Dans le premier système de synchronisation 10, la différence entre la tension de consigne et la tension de référence (Vci-Vrefi) permet d'ajuster le niveau de basculement (Ui > Vci) du comparateur de tension 16, pour créer le signal ATON-LS. L'ajustement de ce niveau permet de compenser le temps de propagation du système : on pourra par exemple définir cette différence de tension pour que le signal ATON-LS soit activé à l'état 1 sensiblement avant que Vm n'atteigne sa valeur minimale.
Le second circuit de détection 21, quant à lui, est configuré pour interpréter un front montant de la tension Vm au point milieu 3. Il permet de faire une mesure directe ou indirecte du courant transitoire 12 dû à une variation temporelle croissante de la tension Vm au point milieu 3.
A partir de cette mesure, le second système de synchronisation 20 doit générer un signal de synchronisation ATON-HS pour permettre l'activation de l'interrupteur niveau haut 2.
Pour cela, le second système de synchronisation 20 comprend avantageusement un second circuit de traitement 25 (figures 2a, 2b) . Ce circuit de traitement 25 comporte un comparateur de tension 2 6, qui va comparer la valeur de la tension U2 mesurée (proportionnelle au courant transitoire 12) avec une tension de consigne VC2 (figures 4b, 5b) . Dès que la tension U2 mesurée est supérieure à la tension de consigne VC2, le comparateur 26 va envoyer une impulsion à un point mémoire 27. Ladite impulsion fait passer le second signal de synchronisation ATON-HS, en sortie du point mémoire 27, dans un état activé 1. A titre d'exemple, le point mémoire 27 peut être réalisé par une bascule asynchrone. Le point mémoire 27 (ATON-HS) est remis à zéro dès que le signal de commande PWMHS passe à l'état 0 (figure 3).
Le second signal de synchronisation ATON-HS, généré par le second système de synchronisation 20, et le second signal de commande PWM-HS sont ensuite combinés dans une porte logique 28 de type ET, pour former un second signal d'activation/désactivation SHs (figure 3) . Le second signal d'activation/désactivation SHs est transmis au second circuit de commande 29 et va activer/désactiver l'interrupteur niveau haut 2 .
Dans le second système de synchronisation 20, la différence entre la tension de consigne et la tension de référence (Vc2-Vref2) permet d'ajuster le niveau de basculement (U2 > VC2) du comparateur de tension 26, pour créer le signal ATON-HS. L'ajustement de ce niveau permet de compenser le temps de propagation du système : on pourra par exemple définir cette différence de tension pour que le signal ATON-HS soit activé à l'état 1 sensiblement avant que Vm n'atteigne sa valeur maximale.
Comme illustré sur le chronogramme de la figure 3, les premier et second signaux d'activation/désactivation SLs,SHs permettent d'optimiser les temps morts tm, en activant au plus tôt respectivement l'interrupteur niveau bas 1 et l'interrupteur niveau haut 2, après que l'autre interrupteur ait été désactivé. En effet, partant d'un délai fixe minimum TM défini (par exemple 0 à 20ns) entre les signaux de commande PWM-LS et PWM-HS, les signaux de synchronisation ATON-LS et ATON-HS combinés auxdits signaux de commande PWM-LS, PWM-HS dans une porte logique de type ET 18,28, sont aptes à basculer à l'état 1, respectivement le premier SLs et le second SHs signal d'activation/désactivation commandant les interrupteurs niveau bas 1 et niveau haut 2 : ce qui permet de sécuriser le basculement alternatif des interrupteurs 1,2, tout en ayant des temps morts effectifs tm optimisés (par exemple entre 4 à 30ns) .
L'optimisation des temps morts tm permet de minimiser les pertes donc de maximiser le rendement (ou l'efficacité énergétique) du convertisseur muni du dispositif 100.
Les signaux de synchronisation ATON-LS et ATON-HS sont générés pour chaque cycle de commutation des interrupteurs niveau bas 1 et niveau haut 2 ; le dispositif 100 selon l'invention permet donc une activation (mise à l'état 1) automatique d'un interrupteur 1,2 à chaque cycle de commutation, et au plus tôt après la désactivation de l'autre interrupteur 2,1, par l'interprétation de la variation de la tension Vm au point milieu 3.
Le fait que chaque système de synchronisation 10,20 soit dédié à l'activation d'un interrupteur 1,2 permet également une interprétation efficace de la variation de tension Vm et une transmission directe et rapide de l'instruction à l'interrupteur associé.
Les convertisseurs DC-DC comprenant des interrupteurs
I, 2 rapides permettent des commutations de 5 à 20 ns de signal Vm : le système de synchronisation 10,20 doit, dans ce cas, présenter un temps de réponse inférieur à ces valeurs pour minimiser le temps mort.
Pour pallier une défaillance des circuits de détection
II, 21 ou des comparateurs 16,26 des circuits de traitements 15,25, défaillance qui se traduirait pas la non-génération respectivement du premier signal de synchronisation ATON-LS et du second signal de synchronisation ATON-HS, chaque circuit de traitement 15,25 pourra comporter une porte logique 30 de type OU combinant le signal de sortie du comparateur 16,26 et un signal de commande PWM-LS (tT0) ou PWM-HS (tT0) (respectivement pour l'interrupteur niveau bas 1 et l'interrupteur niveau haut 2) retardé d'un délai défini tT0 (figure 6). En d'autres termes, le signal de commande retardé PWM-LS (tT0) ou PWM-HS (tT0) passe à un état 1 avec un retard de tT0 par rapport au signal de commande PWM-LS ou PWM-HS.
Ainsi les premier ATON-LS et second ATON-HS signaux de synchronisation sont toujours générés en sortie des circuits de traitement 15,25, pour former le premier signal d'activation/désactivation SLs et le second signal d'activation/désactivation SHs pour l'activation respectivement de l'interrupteur niveau bas 1 et de l'interrupteur niveau haut 2. Une défaillance des circuits de détection 11,21 ou des comparateurs 16,26 des circuits de traitements 15,25 ne peut pas interrompre le fonctionnement du dispositif électronique en demi-pont 100.
Enfin, pour des questions de flexibilité, le dispositif électronique en demi-pont 100 pourra comprendre un système de neutralisation de la fonction de détection automatique des fronts montants et/ou descendant de la tension Vm au point milieu 3 des systèmes de synchronisation 10,20. Par exemple, la porte logique 30 de type OU illustrée sur la figure 6 pourra comprendre une troisième entrée (non représentée) alimentée par un signal digital mis à l'état 1 pour la neutralisation: les signaux d'activation/désactivation SHS, SLS en sortie des portes logiques (28,29) de type ET dépendent alors uniquement des signaux de commande PWM-HS, PWM-LS.
Le fonctionnement du dispositif électronique en demipont 100 selon l'invention va maintenant être décrit en référence au chronogramme de la figure 3.
Prenons l'exemple d'un signal d'entrée PWM digital en créneau correspondant à une alternance d'états 1 et 0. Par l'intermédiaire d'un dispositif de génération de délais 40, un premier signal de commande PWM-LS, dont les impulsions sont décalées d'un temps fixe TM, et un second signal de commande PWM-HS, dont les impulsions sont inversées et décalées par rapport au signal d'entrée PWM d'un temps TM, sont générés. Le temps mort TM est défini selon l'invention à un minimum, voire même à une valeur nulle.
Comme illustré sur la figure 3, le point de départ du chronogramme correspond à l'état 1 pour le signal d'entrée PWM, qui génère un premier signal de commande PWM-LS à l'état 1 commandant la fermeture (activation) de l'interrupteur niveau bas 1. La tension Vm au point milieu 3 présente une valeur minimale, typiquement 0.
Lorsque le signal d'entrée PWM passe à l'état 0, le signal de commande PWM-LS passe également à l'état 0 et le premier circuit de commande 19 commande la désactivation (ouverture) de l'interrupteur niveau bas 1. La tension Vm au point milieu 3 croit jusqu'à une valeur maximale, typiquement la tension V.
Le second système de synchronisation 20 interprète ce front montant de la tension Vm au point milieu 3 par l'intermédiaire de son circuit de détection 21. Au moment où la tension Vm atteint sa valeur maximale, ou sensiblement avant, selon la valeur paramétrée de la différence de tension (Vc2-Vref2) , le second système de synchronisation 20, par l'intermédiaire de son circuit de traitement 25, génère le second signal de synchronisation ATON-HS, qui se combine avec le signal de commande PWM-HS dans la porte logique 28 de type ET, pour former le second signal d'activation/désactivation Shs : le second signal de synchronisation ATON-HS permet de basculer en mode activation (état 1) le signal SHs pour commander la fermeture (activation) de l'interrupteur niveau haut 2, dans un délai optimisé tm.
Dès que le siqnal d'entrée passe à l'état 1, le signal de commande PWM-HS passe à l'état 0 et le second circuit de commande 29 commande la désactivation (ouverture) de l'interrupteur niveau haut 2. Le passage à l'état 0 du signal de commande PWM-HS remet à 0 (reset) le point mémoire 27 du circuit de traitement 25 du second système de synchronisation 20. La tension Vm au point milieu 3 décroit jusqu'à une valeur minimale, typiquement 0.
Le premier système de synchronisation 10 interprète ce front descendant de la tension Vm au point milieu 3 par l'intermédiaire de son circuit de détection 11. Au moment où la tension Vm atteint sa valeur minimale (ou sensiblement avant, selon la valeur paramétrée de la différence de tension (Vci-Vrefi) ) , le premier système de synchronisation 10, par l'intermédiaire de son circuit de traitement 15, génère le premier signal de synchronisation ATON-LS, qui se combine avec le signal de commande PWM-LS dans la porte logique 18 de type ET, pour former le signal d'activation/désactivation SLs : le premier signal de synchronisation ATON-LS va permettre de basculer en mode activation (état 1) le signal SLs pour commander la fermeture (activation) de l'interrupteur niveau bas 1, dans un délai optimisé tm.
Notons que, même si les délais optimisés d'activation de l'interrupteur niveau bas 1 et de l'interrupteur niveau haut 2 sont tous deux nommé tm, leur valeur pourra être différente au cours des cycles de commutation.
Lorsque le signal d'entrée PWM repasse à l'état 0, le signal de commande PWM-LS passe également à l'état 0, remettant à 0 (reset) le point mémoire 17 du circuit de traitement 15 du premier système de synchronisation 10, et le premier circuit de commande 19 commande la désactivation (ouverture) de l'interrupteur niveau bas 1, et ainsi de suite. Pour chaque nouveau cycle de commutation alternée des interrupteurs 1,2, les systèmes de synchronisation 10,20 vont générer alternativement les signaux de synchronisation ATON-LS et ATON-HS pour activer un interrupteur 1,2 de manière sécurisée au plus tôt après que l'autre interrupteur 2,1 a été désactivé.
Selon un mode particulier de mise en œuvre, au moins un des interrupteurs 1,2 du dispositif électronique en demi-pont 100 comprend un transistor à haute tension, permettant de commuter des tensions de plusieurs dizaines à quelques centaines de volts (par exemple 400V).
Le transistor à haute tension pourra par exemple être formé à base de matériaux III-N tels que le nitrure de gallium (GaN). Le transistor pourra être un HEMT (« high electron mobility transistor »). Alternativement, le transistor haute tension pourra être formé à base de silicium.
Selon un autre mode de mise en œuvre particulier, au moins l'un des interrupteurs 1,2 du dispositif 100 en demipont comprend un transistor à haute tension en mode déplétion en série avec un transistor à basse tension en mode enrichissement. Le transistor à haute tension et le transistor à basse tension pourront former un circuit cascode, la grille du transistor à haute tension étant dans ce cas connectée à la source du transistor à basse tension. Ils pourront alternativement former un circuit cascade, la grille du transistor à haute tension étant dans ce cas commandée par un circuit de commande 19,29.
L'invention concerne également un procédé de synchronisation de l'activation alternée d'un interrupteur niveau bas 1 et d'un interrupteur niveau haut 2 dans un dispositif électronique en demi-pont 100. L'interrupteur niveau bas 1 et l'interrupteur niveau haut 2 sont respectivement commandés par un premier signal d'activation/désactivation SLs et un second signal d'activation/désactivation SHs- Le procédé comporte les étapes suivantes :
a) la désactivation de l'interrupteur niveau bas 1 lorsqu'un premier signal de commande PWM-LS passe à l'état 0 ; ledit premier signal de commande PWM-LS passe à l'état 0 dès que le signal d'entrée PWM passe à l'état 0 ;
b) l'interprétation d'une variation suivant un front montant de la tension Vm au point milieu 3 pour générer un second signal de synchronisation ATON-HS ;
c) l'activation (mode passant) de l'interrupteur niveau haut 2, par le second signal d'activation/désactivation SHs résultant de la combinaison, dans une porte logique 28 de type ET, du second signal de synchronisation ATON-HS et d'un second signal de commande PWM-HS ;
d) la désactivation de l'interrupteur niveau haut 2 lorsque le second signal de commande PWM-HS passe à l'état 0 ; ledit second signal de commande PWM-HS passe à l'état 0 dès que le signal d'entrée PWM passe à l'état 1 ;
e) l'interprétation d'une variation suivant un front descendant de la tension Vm au point milieu 3 pour générer un premier signal de synchronisation ATON-LS ;
f) l'activation de l'interrupteur niveau bas 1, par le premier signal d'activation/désactivation SLs résultant de la combinaison, dans une porte logique 18 de type ET, du premier siqnal de synchronisation ATON-LS et du premier signal de commande PWM-LS.
Les étapes a) à f) sont réitérées pour chaque nouveau cycle de commutations alternées de l'interrupteur niveau bas 1 et de l'interrupteur niveau haut 2.
Avantageusement, le procédé comporte à l'étape d) , une remise à zéro (reset) du second signal de synchronisation
ATON-HS ; la remise à zéro s'opère lorsque le second signal de commande PWM-HS passe à l'état 0.
Avantageusement, le procédé comporte également à l'étape a) , une remise à zéro du premier signal de synchronisation ATON-LS ; la remise à zéro s'opère lorsque le premier signal de commande PWM-LS passe à l'état 0.
L'interprétation de la variation selon un front montant de la tension Vm au point milieu 3 (étape b) comprend la détection d'un niveau haut déterminé de ladite tension Vm. Le niveau déterminé pourra être la valeur maximale de la tension
Vm ou alternativement une valeur sensiblement inférieure à la
valeur maximale. Le choix du niveau haut déterminé permet de
générer, plus ou moins tôt après la désactivation de
1'interrupteur niveau bas 1, le second signal de
synchronisation AT ON -HS pour activer l'interrupteur niveau
haut 2 .
L'interprétation de la variation selon un front descendant de la tension Vm au point milieu 3 (étape e) ) comprend la détection d'un niveau bas déterminé de ladite tension Vm. Le niveau bas déterminé pourra être la valeur minimale de la tension Vm ou alternativement une valeur sensiblement supérieure à la valeur minimale. Le choix du niveau bas déterminé permet de générer, plus ou moins tôt après la désactivation de l'interrupteur niveau haut 2, le premier signal de synchronisation ATON-LS pour activer l'interrupteur niveau bas 1.
Préférentiellement, l'étape b) est effectuée par interprétation d'une variation, suivant un front descendant, de la tension (V - Vm) résultant de la différence entre la tension d'entrée V de l'interrupteur niveau haut 2 et la tension Vm au point milieu 3. Le premier et le second système de synchronisation 10,20 peuvent ainsi être formés par les mêmes circuits de détection 11,21 et de traitement 15,25.
Pour pallier une défaillance des circuits de détection 11,21 ou des comparateurs 16,26 des systèmes de synchronisation 10,20, les étapes c) et f) d'activation respectivement de l'interrupteur niveau haut 2 et de l'interrupteur niveau bas 1 pourront s'opérer au bout d'un délai tTo défini (« Time Out ») .
Pour cela, le procédé comprend une étape b' ) , opérée en cas de défaillance à l'étape b), permettant de générer le second signal de synchronisation ATON-HS au bout d'un délai tT0 défini ; il comprend également une étape e'), opérée en cas de défaillance à l'étape e) , permettant de générer le premier signal de synchronisation ATON-LS au bout d'un délai tT0 défini.
Le dispositif électronique
100 en demi-pont et le procédé selon l'invention peuvent trouver des applications dans le domaine des convertisseurs de puissance DC-DC, AC-DC, etc.
Bien entendu l'invention n'est pas limitée aux modes de mise en œuvre décrits, et on peut y apporter des variantes de réalisation sans sortir du cadre de l'invention tel que défini par les revendications.

Claims (17)

  1. REVENDICATIONS
    1. Dispositif électronique en demi-pont (100), comprenant en série un interrupteur niveau haut (2) et un interrupteur niveau bas (1), connectés en un point milieu (3), l'interrupteur niveau bas (1) et l'interrupteur niveau haut (2) étant respectivement commandés par un premier (SLs) et un second (SHs) signal d'activation/désactivation, le dispositif (100) étant caractérisé en ce qu'il comprend :
    • un premier système de synchronisation (10) configuré pour interpréter une variation, suivant un front descendant, de la tension (Vm) au point milieu (3), et pour générer un premier signal de synchronisation (ATON-LS) ;
    • un second système de synchronisation (20) configuré pour interpréter une variation, suivant un front montant, de la tension (Vm) au point milieu (3), et pour générer un second signal de synchronisation (ATON-HS) ;
    • une première porte logique (18) de type ET combinant le premier signal de synchronisation (ATON-LS) avec un premier signal de commande (PWM-LS), pour former le premier signal d'activation/désactivation (SLs) ;
    • une seconde porte logique (28) de type ET combinant le second signal de synchronisation (ATON-HS) avec un second signal de commande (PWM-HS), pour former le second signal d'activation/désactivation (SHs) ·
  2. 2. Dispositif électronique en demi-pont (100) selon la revendication précédente, dans lequel chaque système de synchronisation (10,20) comporte un circuit de détection (11,21) et un circuit de traitement (15,25).
  3. 3. Dispositif électronique en demi-pont (100) selon la revendication précédente, dans lequel chaque circuit de détection comprend un élément capacitif (12,22) destiné à générer un courant transitoire (1,11,12) dépendant des variations de la tension (Vm) au point milieu (3).
  4. 4. Dispositif électronique en demi-pont (100) selon la revendication précédente, dans lequel chaque circuit de détection (11,21) comprend, en série avec l'élément capacitif (12,22), une diode (14,24) et une résistance shunt (13,23), pour la mesure d'une tension (U,Ui,U2) proportionnelle au courant transitoire (1,11,12) .
  5. 5. Dispositif électronique en demi-pont (100) selon l'une des revendications 2 à 4, dans lequel chaque circuit de traitement (15,25) est configuré pour générer, à partir de mesures du circuit de détection (11,21), le signal de synchronisation (ATON-LS,ATON-HS).
  6. 6. Dispositif électronique en demi-pont (100) selon la revendication précédente, dans lequel chaque circuit de traitement (15,25) comprend un comparateur de tension (16,26) et un point mémoire (17,27) .
  7. 7. Dispositif électronique en demi-pont (100) selon la revendication précédente, dans lequel chaque circuit de traitement (15,25) comprend une porte logique (30) de type OU, entre le comparateur de tension (16,26) et le point mémoire (17,27), combinant un signal de sortie du comparateur (16,26) et un signal de commande retardé (PWM-HS (tTo) ) d'un délai (tTO) défini.
  8. 8. Dispositif électronique en demi-pont (100) selon l'une des revendications 2 à 7, dans lequel le second circuit de détection (21) est configuré pour interpréter une variation, suivant un front descendant, de la tension (V
    - Vm) résultant de la différence entre la tension d'entrée (V) de l'interrupteur niveau haut (2) et la tension (Vm) au point milieu (3).
  9. 9. Dispositif électronique en demi-pont (100) selon la revendication précédente, dans lequel le premier système de synchronisation (10) et le second système de synchronisation (20) sont formés de circuits de détection et de traitement identiques.
  10. 10. Dispositif électronique en demi-pont (100) selon l'une des revendications précédentes, dans lequel au moins un des interrupteurs (1,2) comprend un transistor à haute tension.
  11. 11. Dispositif électronique en demi-pont (100) selon la revendication précédente, dans lequel le transistor à haute tension est formé à base de GaN.
  12. 12. Dispositif électronique en demi-pont (100) selon l'une des deux revendications précédentes, dans lequel au moins un des interrupteurs (1,2) comprend un transistor à haute tension en mode déplétion en série avec un transistor à basse tension en mode enrichissement.
  13. 13. Procédé de synchronisation de l'activation alternée d'un interrupteur niveau bas (1) et d'un interrupteur niveau haut (2) dans un dispositif électronique en demipont (100), caractérisé en ce qu'il comprend les étapes suivantes :
    a) la désactivation de l'interrupteur niveau bas (1) lorsqu'un premier signal de commande (PWM-LS) passe à l'état 0,
    b) l'interprétation d'une variation suivant un front montant de la tension (Vm) au point milieu (3), pour générer un second signal de synchronisation (ATONHS) ,
    c) l'activation de l'interrupteur niveau haut (2), par un second signal d'activation/désactivation (SHs) résultant de la combinaison du second signal de synchronisation (ATON-HS) avec un second signal de commande (PWM-HS) dans une porte logique (28) de type ET,
    d) la désactivation de l'interrupteur niveau haut (2) lorsque le second signal de commande (PWM-HS) passe à l'état 0,
    e) l'interprétation d'une variation suivant un front descendant de la tension (Vm) au point milieu (3) pour générer un premier signal de synchronisation (ATON-LS),
    f) l'activation de l'interrupteur niveau bas (1), par un premier signal d'activation/désactivation (SLs) résultant de la combinaison du premier signal de synchronisation (ATON-LS) avec le premier signal de commande (PWM-LS) dans une porte logique (18) de type ET.
  14. 14. Procédé de synchronisation selon la revendication précédente, dans lequel les étapes a) à f) sont réitérées pour chaque nouveau cycle de commutations alternées de l'interrupteur niveau bas (1) et de l'interrupteur niveau haut (2).
  15. 15. Procédé de synchronisation selon l'une des deux revendications précédentes, dans lequel l'étape b) est effectuée par interprétation d'une variation, suivant un front descendant, de la tension (V - Vm) résultant de la différence entre la tension d'entrée (V) de l'interrupteur niveau haut (2) et la tension (Vm) au point milieu (3).
  16. 16. Procédé de synchronisation selon l'une des trois revendications précédentes, comprenant une étape b'), opérée en cas de défaillance à l'étape b) dans l'interprétation d'une variation suivant un front montant de la tension (Vm) au point milieu (3), permettant de générer le second signal de synchronisation (ATON-HS) au bout d'un délai (tTO) défini.
  17. 17. Procédé de synchronisation selon l'une des quatre revendications précédentes, comprenant une étape e'), opérée en cas de défaillance à l'étape e) dans l'interprétation d'une variation suivant un front descendant de la tension (Vm) au point milieu (3), permettant de générer le premier signal de synchronisation (ATON-LS) au bout d'un délai (tT0) défini.
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