FR3025353A1 - Memoire non volatile composite a effacement par page ou par mot - Google Patents
Memoire non volatile composite a effacement par page ou par mot Download PDFInfo
- Publication number
- FR3025353A1 FR3025353A1 FR1458239A FR1458239A FR3025353A1 FR 3025353 A1 FR3025353 A1 FR 3025353A1 FR 1458239 A FR1458239 A FR 1458239A FR 1458239 A FR1458239 A FR 1458239A FR 3025353 A1 FR3025353 A1 FR 3025353A1
- Authority
- FR
- France
- Prior art keywords
- memory
- memory cell
- floating gate
- type
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000015654 memory Effects 0.000 title claims abstract description 391
- 239000002131 composite material Substances 0.000 title description 8
- 239000000758 substrate Substances 0.000 claims description 39
- 239000004065 semiconductor Substances 0.000 claims description 5
- 102000012199 E3 ubiquitin-protein ligase Mdm2 Human genes 0.000 claims 1
- 108050002772 E3 ubiquitin-protein ligase Mdm2 Proteins 0.000 claims 1
- PXUQTDZNOHRWLI-OXUVVOBNSA-O malvidin 3-O-beta-D-glucoside Chemical compound COC1=C(O)C(OC)=CC(C=2C(=CC=3C(O)=CC(O)=CC=3[O+]=2)O[C@H]2[C@@H]([C@@H](O)[C@H](O)[C@@H](CO)O2)O)=C1 PXUQTDZNOHRWLI-OXUVVOBNSA-O 0.000 claims 1
- 238000000034 method Methods 0.000 description 31
- 230000000694 effects Effects 0.000 description 17
- 238000002347 injection Methods 0.000 description 13
- 239000007924 injection Substances 0.000 description 13
- 239000002784 hot electron Substances 0.000 description 12
- 238000010586 diagram Methods 0.000 description 11
- 238000012217 deletion Methods 0.000 description 9
- 230000037430 deletion Effects 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 8
- 201000006705 Congenital generalized lipodystrophy Diseases 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000002513 implantation Methods 0.000 description 4
- 230000006872 improvement Effects 0.000 description 4
- 230000008569 process Effects 0.000 description 4
- 230000000717 retained effect Effects 0.000 description 4
- 101000717417 Arabidopsis thaliana Cysteine proteinase RD21A Proteins 0.000 description 3
- 101100410784 Arabidopsis thaliana PXG3 gene Proteins 0.000 description 3
- 238000000605 extraction Methods 0.000 description 3
- 230000005764 inhibitory process Effects 0.000 description 3
- 101000666730 Homo sapiens T-complex protein 1 subunit alpha Proteins 0.000 description 2
- 101000837443 Homo sapiens T-complex protein 1 subunit beta Proteins 0.000 description 2
- 102100038410 T-complex protein 1 subunit alpha Human genes 0.000 description 2
- 102100028679 T-complex protein 1 subunit beta Human genes 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 239000011449 brick Substances 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 239000002019 doping agent Substances 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 235000012239 silicon dioxide Nutrition 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000012546 transfer Methods 0.000 description 2
- CIWBSHSKHKDKBQ-JLAZNSOCSA-N Ascorbic acid Chemical compound OC[C@H](O)[C@H]1OC(=O)C(O)=C1O CIWBSHSKHKDKBQ-JLAZNSOCSA-N 0.000 description 1
- 102100030385 Granzyme B Human genes 0.000 description 1
- 101001009603 Homo sapiens Granzyme B Proteins 0.000 description 1
- 101000658644 Homo sapiens Tetratricopeptide repeat protein 21A Proteins 0.000 description 1
- 102100028029 SCL-interrupting locus protein Human genes 0.000 description 1
- 102100034913 Tetratricopeptide repeat protein 21A Human genes 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 201000001130 congenital generalized lipodystrophy type 1 Diseases 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 230000004907 flux Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 210000000056 organ Anatomy 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
- G11C16/0441—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing multiple floating gate devices, e.g. separate read-and-write FAMOS transistors with connected floating gates
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/08—Address circuits; Decoders; Word-line control circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/0411—Manufacture or treatment of FETs having insulated gates [IGFET] of FETs having floating gates
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/68—Floating-gate IGFETs
- H10D30/681—Floating-gate IGFETs having only two programming levels
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Non-Volatile Memory (AREA)
Abstract
L'invention concerne une mémoire non volatile (MEM2) comprenant des lignes de bit (BLj, BLj+1), un premier secteur (SO) effaçable par page comprenant des cellules mémoire d'un premier type (Mi,j, Mi,j+1), et un second secteur (S1) effaçable par mot ou par bit comprenant des cellules mémoire d'un second type (Ci-n,j/2). Les cellules mémoire du premier type comprennent un seul transistor à grille flottante (Ti,j, Ti,j+1) et les cellules mémoire du second type (Ci-n,j/2, Ci-n-1,j/2) comprennent un premier transistor à grille flottante (TRi-n,j/2) et un second transistor à grille flottante (TEi-n,j/2) dont les grilles flottantes sont reliées électriquement, le second transistor à grille flottante d'une cellule mémoire du second type permettant d'effacer individuellement la cellule mémoire.
Description
1 MÉMOIRE NON VOLATILE COMPOSITE A EFFACEMENT PAR PAGE OU PAR MOT La présente invention concerne les mémoires non volatiles et notamment une structure de plan mémoire et de cellule mémoire du type décrit 5 dans la demande US 2013/0228846. A titre de rappel, la figure 1 représente une telle structure de plan mémoire MAO et montre des cellules mémoire Mi,j, Mi-1,i+1 du type précité, appartenant ici à deux pages physiques adjacentes Pi, Pi-1 10 du plan mémoire, de rangs respectifs "i" et "i-1". Les cellules mémoire Mi,j, Mi-1,j+1 sont accessibles en lecture et programmation par l'intermédiaire de lignes de bit BLi, BLi+i, d'une ligne de mot WLi-1,i et de lignes de contrôle de grille CGLi, CGLi-1- Chaque cellule mémoire comporte un transistor à grille flottante, 15 respectivement Ti,j, Les bornes de drain D des transistors Ti,j, sont connectées à la ligne de bit BLi et les bornes de drain des transistors Ti,j41i sont connectées à la ligne de bit BLi11. Les grilles de contrôle CG des transistors Ti,j, Ti,j+1 sont connectées à la ligne de contrôle de grille CGLi et les 20 grilles de contrôle CG des transistors à grille flottante sont connectées à la ligne de contrôle de grille CGLi-1- Chaque transistor à grille flottante Ti,j, a par ailleurs sa borne de source reliée à une ligne de source SL par 25 l'intermédiaire d'un transistor de sélection ST. Les transistors de sélection ST des cellules mémoire Mid et partagent la même grille de contrôle CSG et les deux cellules mémoire sont, de ce fait, dites "jumelles". De même, des cellules mémoire Mi,j+1 et sont des cellules mémoire jumelles et leurs transistors de sélection ST ont une 30 grille de contrôle commune CSG. Chaque grille de contrôle commune est préférentiellement une grille verticale enterrée dans un substrat recevant le plan mémoire MAO, la ligne de source SL étant également une ligne enterrée. Ces grilles de contrôle communes CSG, ou grilles de sélection de cellules mémoire jumelles, sont connectées à la ligne 35 de mot WLi-1,i- 3025353 2 De telles cellules mémoire sont effacées ou programmées par le canal, c'est-à-dire en portant le substrat à une tension d'effacement positive ou de programmation négative provoquant l'extraction de charges électriques de leur grilles flottantes ou l'injection de charges électriques dans leurs grilles flottantes, par effet FowlerNordheim. Plus particulièrement, l'effacement d'une cellule mémoire est assuré en combinant la tension positive appliquée au substrat à une tension négative appliquée à la grille de contrôle de son transistor à grille flottante, pendant que la grille de contrôle du transistor à grille flottante de la cellule mémoire jumelle reçoit une tension d'inhibition d'effacement positive permettant d'éviter qu'elle soit simultanément effacée (Fig. 11 de la demande précitée).
De même, la programmation d'une cellule mémoire est assurée en combinant une tension négative appliquée à la ligne de bit de la cellule mémoire et au substrat, à une tension positive appliquée à la grille de contrôle de son transistor à grille flottante, pendant que la grille de contrôle du transistor à grille flottante de la cellule mémoire jumelle reçoit une tension d'inhibition de programmation négative permettant d'éviter qu'elle soit simultanément programmée (Fig. 12 de la demande précitée).
Enfin, la lecture d'une cellule mémoire est assurée en appliquant une tension positive à la grille de contrôle de son transistor à grille flottante, ainsi qu'une tension positive à la ligne de bit correspondante, pendant que la cellule mémoire jumelle, qui est connectée à la même ligne de bit, reçoit sur sa grille de contrôle une tension d'inhibition de lecture négative permettant d'éviter qu'elle soit simultanément lue (Fig. 9 de la demande précitée). Cette structure de plan mémoire ayant des cellules mémoire jumelles comprenant une grille de sélection verticale partagée et enterrée dans 35 le substrat, présente l'avantage d'être d'un faible encombrement. Le procédé d'effacement par le canal qu'elles nécessitent convient bien à 3025353 3 la réalisation d'un plan mémoire effaçable par page mais se prête par contre moins bien à la réalisation d'un plan mémoire effaçable par mot. Ceci apparaît en comparant le plan mémoire effaçable par mot représenté sur la figure 24 de la demande précitée, au plan mémoire 5 effaçable par page représenté sur la figure 23 de cette demande, le premier étant plus complexe que le second. Ainsi, pour que le plan mémoire soit effaçable par mot, chaque ligne de contrôle de grille CGL, au lieu d'être connectée à l'ensemble des cellules mémoire d'une page, doit être divisée en une pluralité de lignes de contrôle de 10 grille à raison d'une ligne de contrôle de grille par mot. Cela entraîne à une complexification notable des décodeurs de ligne de mot et de colonne, et nécessite la prévision de divers commutateurs de tension pour contrôler, au sein de chaque page, les lignes de contrôle de grille des différents mots.
15 Il pourrait donc être souhaité de prévoir un perfectionnement de cette structure de plan mémoire et de cellule mémoire qui soit plus approprié à la mise en oeuvre d'une mémoire effaçable par mot, et n'entraîne pas une complexification des organes de contrôle du plan 20 mémoire. Des modes de réalisation de l'invention concernent une mémoire non volatile sur substrat semi-conducteur comprenant des lignes de bit, des cellules mémoire d'un premier type comprenant chacune un seul 25 transistor à grille flottante, le transistor à grille flottante comportant une région de drain reliée électriquement à une ligne de bit, et des cellules mémoire d'un second type comprenant chacune un premier transistor à grille flottante comportant une région de drain reliée électriquement à une première ligne de bit à laquelle sont 30 également reliées électriquement des cellules mémoire du premier type, et un second transistor à grille flottante comportant une région de drain reliée électriquement à une seconde ligne de bit à laquelle sont également reliées électriquement des cellules mémoire du premier type, et dans lesquelles : la grille flottante du premier transistor à grille flottante est reliée électriquement à la grille flottante du second transistor à grille flottante, et le second transistor à grille 3025353 4 flottante comprend une région conductrice s'étendant en regard de sa grille flottante par l'intermédiaire d'une couche diélectrique tunnel. Selon un mode de réalisation, la mémoire comprend au moins un premier 5 secteur effaçable par page ou par secteur, comprenant des cellules mémoire du premier type, et au moins un second secteur effaçable par mot ou par bit, comprenant des cellules mémoire du second type. Selon un mode de réalisation, la région conductrice du second 10 transistor à grille flottante d'une cellule mémoire du second type est une région dopée du substrat. Selon un mode de réalisation, chaque transistor à grille flottante d'une cellule mémoire du premier type et au moins chaque premier 15 transistor à grille flottante d'une cellule mémoire du second type a une région de source reliée électriquement à une ligne de source par l'intermédiaire d'un transistor de sélection. Selon un mode de réalisation, le transistor de sélection comporte une 20 grille de contrôle verticale enterrée dans le substrat. Selon un mode de réalisation, les cellules mémoire du premier type et du second type sont arrangées par paires, chaque paire de cellule mémoire comprenant un transistor de sélection commun.
25 Selon un mode de réalisation, la mémoire est configurée pour, lors de l'effacement d'une cellule mémoire du second type, appliquer une tension d'effacement à la ligne de bit à laquelle est relié le second transistor à grille flottante de la cellule mémoire, de manière à 30 extraire des charges électriques de la grille flottante du second transistor à grille flottante par l'intermédiaire de la région conductrice. Selon un mode de réalisation, la mémoire est configurée pour, lors de 35 la programmation d'une cellule mémoire du premier type, appliquer une tension de programmation à la ligne de bit à laquelle est relié le 3025353 5 transistor à grille flottante de la cellule mémoire, et, lors de la programmation d'une cellule mémoire du second type, appliquer une tension de programmation à la ligne de bit à laquelle est relié le second transistor à grille flottante de la cellule mémoire.
5 Selon un mode de réalisation, la mémoire est configurée pour lire une cellule mémoire du premier type par l'intermédiaire d'une ligne de bit à laquelle le transistor à grille flottante de la cellule mémoire est relié, et lire une cellule mémoire du second type par l'intermédiaire 10 d'une ligne de bit à laquelle le premier transistor à grille flottante de la cellule mémoire est relié. Selon un mode de réalisation, la mémoire comprend une colonne de lignes de bit, comprenant plusieurs lignes de bit, un circuit de 15 lecture associé à la colonne pour lire individuellement une cellule mémoire reliée à une ligne de bit de la colonne, un circuit de programmation associé à la colonne pour programmer une cellule mémoire reliée à une ligne de bit de la colonne, un circuit d'effacement associé à la colonne pour effacer une cellule mémoire du second type 20 reliée à une ligne de bit de la colonne, un décodeur de colonne configuré pour relier des lignes de bit de la colonne de la mémoire au circuit de lecture ou au circuit de programmation, et relier au circuit d'effacement des lignes de bits de la colonne qui sont reliées aux seconds transistors à grille flottante des cellules mémoire du 25 second type. Selon un mode de réalisation, le décodeur de colonne est configuré pour, lors de la lecture d'une cellule mémoire du premier type, relier l'une quelconque des lignes de bit au circuit de lecture, et, lors de 30 la lecture d'une cellule mémoire du second type, relier au circuit de lecture une ligne de bit reliée au premier transistor à grille flottante d'une cellule mémoire. Selon un mode de réalisation, le décodeur de colonne est configuré 35 pour, lors de la programmation d'une cellule mémoire du premier type, relier l'une quelconque des lignes de bit au circuit de programmation, 3025353 6 lors de la programmation d'une cellule mémoire du second type, relier au circuit de programmation une ligne de bit reliée au second transistor à grille flottante de la cellule mémoire, et, lors de l'effacement d'une cellule mémoire du second type, relier au circuit 5 de programmation une ligne de bit reliée au second transistor à grille flottante de la cellule mémoire. cuits de programmation et bloc d'effacement et de Selon un mode de réalisation, les cir d'effacement sont regroupés dans un 10 programmation relié à l'ensemble des lignes de bit d'une colonne par l'intermédiaire du décodeur de colonne, et fournissant une tension effacement ou une tension de programmation. Selon un mode de réalisation, le décodeur de colonne est configuré 15 pour recevoir une adresse d'une ligne de bit au sein d'une colonne, une information sur le secteur dans lequel se trouve une cellule mémoire, et une information sur un type d'opération appliquée à une cellule mémoire, à savoir lecture, programmation ou effacement.
20 Selon un mode de réalisation, le premier secteur comprend des pages comprenant chacune N mots binaires, et le second secteur comprend des pages comprenant chacune N/2 mots ayant le même nombre de bits que les mots du premier secteur.
25 Des modes de réalisation et procédés de fabrication d'une structure de plan mémoire et de cellules mémoire selon l'invention, ainsi que des procédés de lecture et d'écriture de cellules mémoire selon l'invention, seront décrits dans ce qui suit en se référant à titre non limitatif aux figures jointes parmi lesquelles : 30 - la figure 1 précédemment décrite est le schéma électrique d'une structure classique de plan mémoire et de cellule mémoire, - la figure 2 est le schéma électrique d'un premier mode de réalisation d'une structure de plan mémoire et de cellule mémoire selon l'invention, 35 - la figure 3 est une vue en coupe d'une cellule mémoire de la figure 2, 3025353 7 - la figure 4 est une autre vue en coupe de la cellule mémoire, - la figure 5 montre des tensions appliquées au plan mémoire de la figure 2 pour l'effacement d'une cellule mémoire, - la figure 6 est une vue en coupe d'une cellule mémoire de la figure 5 5, et montre des tensions appliquées à la cellule mémoire, - la figure 7 est une autre vue en coupe de la cellule mémoire, et montre les tensions appliquées à la cellule mémoire, - la figure 8 montre des tensions appliquées au plan mémoire de la figure 2 pour la programmation d'une cellule mémoire par effet Fowler 10 Nordheim, - la figure 9 est une vue en coupe d'une cellule mémoire de la figure 8 et montre des tensions appliquées à la cellule mémoire, - la figure 10 est une autre vue en coupe de la cellule mémoire et montre les tensions appliquées à la cellule mémoire, 15 - la figure 11 montre des tensions appliquées au plan mémoire de la figure 2 pour la programmation d'une cellule mémoire par injection d'électrons chauds, - la figure 12 est une vue en coupe d'une cellule mémoire de la figure 11 et montre des tensions appliquées à la cellule mémoire, 20 - la figure 13 montre des tensions appliquées au plan mémoire de la figure 2 pour la lecture d'une cellule mémoire, - la figure 14 est une vue en coupe d'une cellule mémoire de la figure 13 et montre des tensions appliquées à la cellule mémoire, - les figures 15 à 24 montrent des étapes d'un procédé de fabrication 25 d'une cellule mémoire montrée sur les figures 2 à 4, - la figure 25 est le schéma électrique d'une mémoire comprenant le plan mémoire de la figure 2, - la figure 26 est le schéma électrique d'un second mode de réalisation d'une structure de plan mémoire et de cellule mémoire 30 selon l'invention, - la figure 27 est le schéma électrique d'une mémoire composite effaçable par page ou par mot comprenant le plan mémoire de la figure 1 et le plan mémoire de la figure 2.
35 3025353 8 La figure 2 est le schéma électrique d'un mode de réalisation de deux cellules mémoire Ci,j, et d'un plan mémoire MAl selon l'invention, dérivé de la structure de plan mémoire et de cellule mémoire de la figure 1.
5 Les cellules mémoire sont accessibles en lecture, programmation et effacement via une première ligne de bit RBLi, une seconde ligne de bit EBLi, une ligne de mot WLi_i,i, et deux lignes de contrôle de grille CGLi, CGLi_i. La cellule mémoire Ci appartient à une page physique Pi 10 du plan mémoire et la cellule mémoire appartient à une page adjacente Pi_i. Les pages Pi, Pi_i peuvent comprendre diverses autres cellules mémoire et le plan mémoire MAl peut comprendre diverses autres pages.
15 La cellule mémoire Cid comporte deux transistors à grille flottante TEi,i dont les grilles flottantes FGr, FGe sont interconnectées, le transistor à grille flottante TRi,i étant dédié à la lecture de la cellule mémoire transistor et le transistor à grille flottante TEi,i dédié à l'effacement de la cellule mémoire. Dans un mode de 20 réalisation, l'interconnexion des grilles flottantes FGr, FGe est assurée en fabriquant les deux grilles flottantes à partir d'un même élément conducteur CFG. Le transistor TRi,i a une grille de contrôle CGr connectée à la ligne 25 de contrôle de grille CGLi, une borne de drain D connectée à la ligne de bit RBLi et une borne de source S connectée à la borne de drain D d'un transistor de sélection ST dont la borne de source S est reliée à une ligne de source SL. Le transistor TEi,i a une grille de contrôle CGe connectée à la ligne de contrôle de grille CGLi, une borne de drain 30 D connectée à la ligne de bit EBLi et une borne de source S connectée à la borne de drain D d'un transistor de sélection ST dont la borne de source S est reliée à une ligne de source SL. La cellule mémoire a la même structure que la cellule mémoire Cid 35 et comporte deux transistors à grille flottante TRi_i,i, TEi_i,i dont les grilles flottantes FGr, FGe sont interconnectées et/ou formées par un 3025353 9 même élément conducteur CFG. Le transistor TRi_i,i a une grille de contrôle CGr connectée à la ligne de contrôle de grille CGLi_i, une borne de drain D connectée à la ligne de bit RBLi et une borne de source S connectée à la borne de drain D d'un transistor de sélection 5 ST dont la borne de source S est reliée à une ligne de source SL. Le transistor à grille flottante TEi_i,i a une grille de contrôle CGe connectée à la ligne de contrôle de grille CGLi_i, une borne de drain D connectée à la ligne de bit EBLi et une borne de source S connectée à la borne de drain D d'un transistor de sélection ST dont la borne de 10 source S est reliée à une ligne de source SL. Les transistors de sélection ST associés aux transistors à grille flottante TRi,j, ont une grille de contrôle commune CSG connectée à la ligne de mot WLi_i,i, qui est réalisée préférentiellement sous la 15 forme d'une grille verticale enterrée dans un substrat recevant le plan mémoire MAl. De même, les transistors de sélection ST associés aux transistors à grille flottante TEi,j, ont une grille de contrôle commune verticale enterrée CSG qui est connectée à la ligne de mot WLil,i. La cellule mémoire Ci,j est donc, structurellement, 20 l'équivalent de la combinaison des cellules mémoire Mi,j, Mi,j+1 montrées sur la figure 1, dont les grilles flottantes auraient été reliées électriquement. De même, la cellule mémoire est, structurellement, l'équivalent de la combinaison des cellules mémoire montrées sur la figure 1 dont les grilles flottantes 25 auraient été reliées électriquement. Les deux cellules mémoire peuvent donc être qualifiées de cellules mémoire "duales". Leurs transistors de sélection ST ayant deux à deux la même grille de contrôle, ces cellules mémoire peuvent également être qualifiées de cellules mémoire "jumelles".
30 Le transistor à grille flottante TEi,i diffère toutefois du transistor à grille flottante Ti,j+1 de la cellule mémoire Mi,j+1 en ce qu'il comporte une région conductrice IS qui s'étend en face de sa grille flottante FGe avec interposition d'une couche diélectrique tunnel, et 35 qui est reliée électriquement à sa borne de drain D. De même, le transistor à grille flottante diffère du transistor à grille 3025353 10 flottante de la cellule mémoire NIi_1,j+1 en ce qu'il comporte une région conductrice IS qui s'étend en face de sa grille flottante FGe par l'intermédiaire d'une couche diélectrique tunnel, et qui est reliée électriquement à sa borne de drain D.
5 La figure 3 est une vue en coupe d'un mode de réalisation des transistors TEi,j, TEi_i,i et de leurs transistors de sélection respectifs ST. Les transistors à grilles flottante sont réalisés sur un substrat PW, par exemple en silicium, formant la région supérieure 10 d'une microplaquette de semi-conducteur WF. La microplaquette WF est initialement un wafer sur lequel plusieurs circuits intégrés sont réalisés, qui est ensuite découpé en puces individuelles. Les lignes de source SL des transistors de sélection ST sont formées 15 par une région dopée profonde nO qui forme ici un plan de source collectif pour l'ensemble du plan mémoire. La grille de contrôle commune CSG des transistors de sélection ST est formée avec un matériau conducteur, par exemple du polysilicium (silicium polycristallin), déposé dans une tranchée pratiquée dans le substrat, 20 et isolé de celui-ci par une couche diélectrique DO. Cette "tranchée conductrice" forme également la ligne de mot WLi_i,i selon un axe perpendiculaire au plan de la figure. Les grilles flottantes FGe des transistors TEi,j, TEi_i,i sont agencées 25 de chaque côté de la tranchée CSG, et reposent sur le substrat PW par l'intermédiaire d'une couche diélectrique tunnel Dl. Elles sont formées ici par une pièce conductrice, par exemple en polysilicium, qui s'étend jusqu'aux transistors TRi,j, (non visibles dans ce plan de coupe, Cf. Fig. 4) pour former également les grilles 30 flottantes de ces transistors. Les grilles de contrôle CGe des transistors TEi,j, s'étendent au- dessus des grilles flottantes par l'intermédiaire d'une couche diélectrique D2. Elles sont formées ici par des bandes conductrices de 35 polysilicium qui forment également les lignes de contrôle de grille CGLi, CGLi_i selon un axe perpendiculaire au plan de la figure.
3025353 11 Des régions dopées n2 et n3 implantées de chaque côté de l'empilement de grilles FG/CGe forment respectivement les régions de drain (D) et de source (S) des transistors TEi,j, TEi_i,i, les régions n3 formant 5 également les régions de drain (D) des transistors de sélection ST. Les régions de source (S) des transistors de sélection ST sont ici formées par la couche nO, la grille verticale commune CSG des transistors de sélection s'étendant ici jusqu'à la région nO. Dans une variante de réalisation, l'extrémité inférieure de la tranchée 10 conductrice CSG n'atteint pas la région nO et une poche dopée profonde est implantée entre la tranchée et la couche nO pour former la région de source des transistors de sélection ST. Les empilements de grille FG/CGe des transistors TEi,j, sont 15 recouverts par une couche diélectrique D3 sur laquelle s'étend la ligne de bit EBLi. Des contacts Cl traversent la couche D3 pour relier électriquement la ligne de bit EBLi aux régions de drain n2 (D) des transistors TEi,j, Les régions conductrices IS des transistors TEi_i,i sont ici des régions dopées nl du substrat qui s'étendent 20 sous les grilles flottantes FG, entre les régions de drain n2 et de source n3 des transistors TEi,j, TEi_i,i, et sont donc recouvertes par la couche diélectrique tunnel Dl. Les couches diélectriques DO, Dl, D2 et D3 sont par exemple en dioxyde de silicium SiO2.
25 La figure 4 est une vue en coupe des transistors à grille flottante des cellules mémoire Ci,j, et de leurs transistors de sélection respectifs ST. La structure de ces transistors est essentiellement identique à celle des transistors TEi,j, et ne sera pas de nouveau décrite. Les grilles de contrôle CGe de ces 30 transistors sont formées par les pièces de polysilicium formant les lignes de contrôle de grille CGLi, CGLi_i et leurs grilles flottantes FG sont formées par les mêmes pièces de polysilicium que celles qui forment les grilles flottantes des transistors TEi,j, (Fig. 3). Leurs régions de drain n2 (D) sont reliées par des contacts Cl à la 35 ligne de bit RBLi qui s'étend sur la couche diélectrique D3.
3025353 12 Les transistors TRi,j, diffèrent des transistors TEi,j, en ce qu'ils ne comportent pas la région conductrice IS s'étendant sous la grille flottante FG. Ainsi, lorsque ces transistors sont polarisés par une tension de grille appropriée, un canal conducteur CH1 ou CH1' 5 peut se former entre la région de drain n2 (D) et la région de source n3 (S). Un canal conducteur vertical CH2 ou CH2' peut se former également entre les régions de drain n3 (D) et de source (S) du transistor de sélection ST si la grille verticale commune CSG de ces transistors reçoit simultanément une tension de polarisation. Plus 10 particulièrement, la région de canal vertical CH2 du transistor de sélection ST de la cellule mémoire Ci,j s'étend en regard d'une première face de la grille de contrôle verticale enterrée CSG, et la région de canal vertical CH2' du transistor de sélection ST de la cellule mémoire s'étend en regard d'une seconde face de la grille 15 de contrôle verticale enterrée, et donc en face de la région de canal CH2 du transistor de sélection de la cellule mémoire Ci,j. Les transistors TRi,j, peuvent également différer des transistors par l'épaisseur de leur couche diélectrique tunnel Dl, qui 20 peut être différente de celle qui s'étend sous les grilles flottantes des transistors TEi,j, TEi_i,i, ce choix étant offert à l'homme de l'art en fonction du procédé de programmation des cellules mémoire qui sera retenu, à savoir par effet Fowler-Nordheim au moyen des transistors ou par injection d'électrons chauds au moyen des 25 transistors TRi,j, ces deux options étant décrites plus loin. Contrairement aux transistors TRi,j, TRi_i,i, les transistors TEi,j, TEi_i,i ne peuvent pas présenter de canal conducteur CH1 contrôlé par la tension qui leur est appliquée, du fait que la région s'étendant entre 30 leurs régions de drain n2 et de source n3 est court-circuitée par la région dopée nl (Fig. 3). Ces transistors sont donc toujours passants quelle que soit leur tension de grille, et ne peuvent être utilisés pour lire les cellules mémoire Ci,j, Ils peuvent par contre être utilisés pour effacer les cellules mémoire dans des conditions où 35 aucun courant drain-source ne les traverse, c'est-à-dire par effet Fowler-Nordheim. Ils peuvent également être utilisés pour programmer 3025353 13 les cellules mémoire dans des conditions où aucun courant drain-source ne les traverse, soit également par effet Fowler-Nordheim, comme cela sera vu plus loin.
5 De ce fait, les transistors de sélection ST associés aux transistors ne sont pas utilisés et ne sont présents ici que pour rationaliser la fabrication des cellules mémoire, conformément à un mode de réalisation d'un procédé de fabrication décrit plus loin. Il peut en effet être plus simple de réaliser un transistor sans utilité 10 au sein d'un ensemble de transistors utilisés, lorsque la non-réalisation du transistor sans utilité impliquerait des étapes de masquage et de photolithographie supplémentaires. Comme d'une part ces transistors de sélection sont passants lorsque la ligne de mot à laquelle ils sont connectés reçoit une tension positive, et que, 15 d'autre part, les transistors à grille flottante TEi,j, sont toujours passants en raison de leur région IS, il convient de s'assurer, lors de la conception des organes de contrôle de la mémoire, que la ligne de bit correspondante EBLi ne puisse pas recevoir simultanément une tension différente de zéro.
20 En résumé, le transistor TEi,i peut être utilisé comme transistor d'effacement de la cellule mémoire Ci,j par effet Fowler-Nordheim, qui consiste en une programmation statique sans courant de programmation, tandis que le transistor TRi,i peut être utilisé comme transistor de 25 lecture de la cellule mémoire. De même, le transistor peut être utilisé comme transistor d'effacement de la cellule mémoire par effet Fowler-Nordheim et le transistor peut être utilisé comme transistor de lecture de la cellule mémoire. La ligne de bit RBLi peut être utilisée comme ligne de bit de lecture et la ligne de bit EBLi 30 comme ligne de bit d'effacement de la cellule mémoire Ci,j ou de la cellule mémoire En ce qui concerne la programmation des cellules mémoire Ci,j, des modes de réalisation de l'invention prévoient deux procédés, au 35 choix de l'homme de l'art, à savoir un procédé de programmation par effet Fowler-Nordheim au moyen du transistor d'effacement TEi,i ou 3025353 14 TEi_i,i, ou un procédé de programmation par injection d'électrons chauds au moyen du transistor de lecture TRi,i ou Des procédés d'effacement, programmation et de lecture de cellules du 5 plan mémoire MAl seront décrit dans ce qui suit, en supposant à titre d'exemple que l'on souhaite effacer, programmer et lire la cellule mémoire C. Effacement d'une cellule mémoire par effet Fowler-Nordheim via le 10 transistor d'effacement TEij Un procédé d'effacement de la cellule mémoire Ci,j sans effacement de la cellule mémoire via le transistor d'effacement TEi,j, est décrit par le tableau 1 de l'Annexe, qui fait partie intégrante de la 15 description. Les figures 5 et 6 illustrent ce procédé d'effacement. La figure 5 est le schéma électrique de la figure 2 dans lequel les valeurs de tensions figurant dans le tableau 1 ont été reportées. La figure 6 est 20 une vue en coupe des transistors TEi,j, identique à celle de la figure 3, dans laquelle les valeurs de tensions figurant dans le tableau 1 ont été reportées. La région conductrice IS du transistor TEi,i est portée à la tension 25 positive EBLV appliquée à la ligne de bit EBLi, ici 6V, par l'intermédiaire du contact Cl et de la région de drain nl (D) du transistor. La grille de contrôle CGe du transistor TEi,j étant portée à la tension négative CGVi, ici -8V, il apparaît entre cette grille de contrôle et la région conductrice IS une différence de tension dV 30 égale à -14V (Fig. 6) qui provoque l'extraction d'électrons de la grille flottante FGe par effet Fowler-Nordheim, ce qui met le transistor TEi,i dans l'état effacé. La ligne de bit RBLi connectée au transistor à grille flottante TRi,i étant à haute impédance, ce transistor ne joue aucun rôle dans le processus d'effacement de la 35 cellule mémoire. La grille flottante du transistor TRi,i étant toutefois reliée électriquement à celle du transistor TEi,j, le 3025353 15 transfert de charges électriques cause également l'effacement du transistor TRi,j, la cellule mémoire Ci,j dans son ensemble étant ainsi effacée par l'intermédiaire du transistor TEi,j.
5 La région conductrice IS du transistor de la cellule mémoire jumelle est également portée à la tension positive EBLV appliquée à la ligne de bit EBLi, ici 6V, par l'intermédiaire du contact Cl et de la région de drain nl (D) du transistor. La grille de contrôle CGe du transistor TEi_i,i étant portée à la tension positive CGVi_i, ici 3V, il 10 apparaît entre cette grille de contrôle et la région conductrice IS une différence de tension dV égale à -3V, qui est insuffisante pour extraire des électrons de la grille flottante du transistor. La cellule mémoire jumelle n'est donc pas effacée.
15 Cette structure de plan mémoire et de cellule mémoire permet ainsi un effacement individuel de chaque cellule mémoire, soit un effacement par bit. Cette possibilité permet de réaliser indifféremment une mémoire effaçable par bit, par mot ou par page sans modification de la structure générale du plan mémoire ou de ses organes de contrôle.
20 La figure 7 est une vue en coupe de deux transistors TEi,j41, de deux cellules mémoire Ci,j41, (non représentées sur les figures 2 ou 5) qui sont contiguës aux cellules mémoire Ci,j, Les cellules mémoire Ci, j41, Ci_1,i+1 sont connectées à la même ligne de mot que 25 les cellules mémoire Ci,j, mais sont connectées à une ligne de bit différente EBLi+i qui reçoit la tension par défaut EBLV*, ici 0V. Les transistors TEi,j+1, ont leurs grilles de contrôle CGe connectées aux mêmes lignes de contrôle de grille CGLi, CGLi_i que les transistors TEi,j, et reçoivent donc les même tensions CGV-i, 30 ici -8V, et CGVi_i, ici 3V. Ainsi, la différence de tension dV entre la grille de contrôle CGe du transistor TEi,j+1 et sa région conductrice IS est égale à -8V et ce transistor subit un stress d'effacement, c'est-à-dire un effacement parasite de faible intensité qui pourrait, si le transistor était dans l'état programmé, et après de nombreux cycles 35 d'effacement d'autres cellules mémoire reliées aux lignes de contrôle de grille CGLi, CGLi_i, altérer sensiblement sa tension de seuil et donc 3025353 16 entraîner une corruption de son état, et donc une corruption du bit de donnée associé à l'état programmé. Par ailleurs, la différence de tension dV entre la grille de contrôle 5 CGe du transistor et sa région conductrice IS est de 3V et ce transistor ne subit aucun stress d'effacement, la ligne de contrôle de grille CGLi_i étant portée à seulement 3V. De même, des tensions par défaut appliquées aux cellules mémoire connectées à d'autres lignes de mot WL (non représentées sur les figures) ne provoquent aucun stress 10 d'effacement dans ces cellules mémoire. En définitive, le procédé d'effacement selon l'invention permet non seulement un effacement individuel de chaque cellule mémoire, mais limite en outre l'apparition d'un stress d'effacement aux cellules 15 mémoire connectées à la même ligne de contrôle de grille, tandis que divers autres procédés d'effacement connus, ne permettant qu'un effacement par mot, sinon par page, provoquent également un stress d'effacement aux cellules mémoire connectées à d'autres lignes de mot. La gestion du stress d'effacement, par des procédés en soi connus de 20 rafraîchissement des cellules mémoire, s'en trouve donc simplifiée, compte tenu du nombre réduit de cellules mémoire à rafraîchir. On pourra par exemple décider d'initier une séquence de rafraîchissement des cellules mémoire d'une ligne de mot après N cycles de programmation de cellules mémoire de cette ligne de mot, en prévoyant 25 un compteur de cycles d'effacement associé à la ligne de mot. Programmation d'une cellule mémoire par effet Fowler-Nordheim via le transistor d'effacement TEij 30 Un procédé de programmation de la cellule mémoire Cid sans programmation de la cellule mémoire r via le transistor d'effacement TEi,j, est décrit par le tableau 2 en Annexe. Les figures 8 et 9 illustrent ce procédé de programmation. La figure 8 35 est le schéma électrique de la figure 2 dans lequel les valeurs de tensions figurant dans le tableau 2 ont été reportées. La figure 9 est 3025353 17 une vue en coupe des transistors TEi,j, identique à celle de la figure 3, dans laquelle les valeurs de tensions figurant dans le tableau 2 ont été reportées.
5 La région conductrice IS du transistor TEi,i est portée à la tension EBLV appliquée à la ligne de bit EBLi, ici 0V, par l'intermédiaire du contact Cl et de la région de drain nl (D) du transistor. La grille de contrôle CGe du transistor TEi,i étant portée à la tension positive CGVi, ici 14V, il apparaît entre cette grille de contrôle et la région 10 conductrice IS une différence de tension dV positive égale à 14V (Fig. 9) qui provoque l'injection d'électrons dans la grille flottante FGe par effet Fowler-Nordheim, ce qui met le transistor TEi,i dans l'état programmé. La ligne de bit RBLi connectée au transistor à grille flottante TRi,i étant à haute impédance, ce transistor ne joue aucun 15 rôle dans le processus de programmation de la cellule mémoire. La grille flottante du transistor TRi,i étant toutefois reliée électriquement à celle du transistor TEi,j, le transfert de charges électriques cause également la programmation du transistor TRi,j, la cellule mémoire Ci,j dans son ensemble étant ainsi programmée par 20 l'intermédiaire du transistor TEi,j. La région conductrice IS du transistor de la cellule mémoire jumelle est portée à la tension EBLV appliquée à la ligne de bit EBLi, ici 0V, par l'intermédiaire du contact Cl et de la région de 25 drain nl (D) du transistor. La grille de contrôle CGe du transistor TEi_i,i étant portée à la tension positive CGVi_i, ici 3V, il apparaît entre cette grille de contrôle et la région conductrice IS une différence de tension dV égale à 3V, qui est insuffisante pour injecter des électrons de la grille flottante du transistor. La 30 cellule mémoire jumelle n'est donc pas programmée. La figure 10 est une vue en coupe des transistors TEi,j41, des cellules mémoire voisines Ci, j+1, déjà décrites en relation avec la figure 7, connectées à la même ligne de mot que les cellules 35 mémoire Ci,j, mais connectées à la ligne de bit voisine EBLi_n qui reçoit la tension par défaut EBLV*, ici 6V. Les transistors TEi,j41, 3025353 18 ont leurs grilles de contrôle CGe connectées aux mêmes lignes de contrôle de grille CGLi, CGLi_i que les transistors TEi,j, TEi_i,i et reçoivent donc les même tensions CGV.i, ici 14V, et CGVi_i, ici 3V. Ainsi, la différence de tension dV entre la grille de contrôle CGe du 5 transistor TEi,i+i et sa région conductrice IS est de 8V et ce transistor subit un stress de programmation, c'est-à-dire une programmation parasite de faible intensité. Par ailleurs, la différence de tension dV entre la grille de contrôle 10 CGe du transistor et sa région conductrice IS est de 3V et ce transistor ne subit aucun stress de programmation, la ligne de contrôle de grille CGLi_i étant portée à seulement 3V. De même, des tensions par défaut appliquées aux cellules mémoire connectées à d'autres lignes de mot WL (non représentées sur les figures) ne 15 provoquent aucun stress de programmation dans ces cellules mémoire. En définitive, ce procédé de programmation, comme le procédé d'effacement précédemment décrit, ne cause un stress électrique qu'aux cellules mémoire connectées à la même ligne de contrôle de grille, 20 dont les effets peuvent être neutralisés par un procédé de rafraîchissement du type mentionné plus haut. Programmation d'une cellule mémoire par injection d'électrons chauds via le transistor de lecture TRij 25 Un procédé de programmation de la cellule mémoire Ci,j sans programmation de la cellule mémoire Ci1,j, via le transistor de lecture TRi,j, est décrit par le tableau 3 en Annexe.
30 Les figures 11 et 12 illustrent ce procédé de programmation. La figure 11 est le schéma électrique de la figure 2 dans lequel les valeurs de tensions figurant dans le tableau 3 ont été reportées. La figure 12 est une vue en coupe des transistors TRi,j, TRi_i,i identique à celle de la figure 4, dans laquelle les valeurs de tensions figurant dans le 35 tableau 3 ont été reportées.
3025353 19 Le transistor TRi,i reçoit la tension positive CGV-i, ici 10V, sur sa grille de contrôle et est dans l'état passant, le canal conducteur CH1 apparaissant dans le substrat PW sous l'empilement de grille FG/CGr. Le transistor de sélection ST associé au transistor TRi,i reçoit la 5 tension de sélection positive SV, ici 1 à 2V, sur sa grille verticale enterrée CSG, et est dans l'état passant, le canal conducteur vertical CH2 apparaissant en face la grille CSG. La ligne de bit RBLi étant portée à la tension positive RBLV, ici 4V, et la ligne de source SL étant reliée à la masse (0V), un courant circule de la ligne de bit 10 vers la ligne de source à travers le transistor TRi,i et le transistor de sélection ST correspondant. Ce courant correspond à un flux d'électrons HE montré sur la figure 12, de sens inverse à celui du courant. Ce flux d'électrons contient des électrons à haute énergie cinétique (électrons chauds) qui contournent la région dopée n3 15 (région "froide"). Certains de ces électrons sont injectés dans la grille flottante en un point d'injection HI, provoquant la programmation du transistor TRi,j, ainsi que la programmation du transistor d'effacement TEi,i qui ne joue ici aucun rôle dans le processus de programmation. Le transistor de la cellule jumelle 20 reçoit par contre la tension CGVi_i qui est égale à 0V, de sorte qu'il ne subit aucun processus de programmation parasite, ni aucun des autres transistors de lecture du plan mémoire, qui ne reçoivent que des tensions nulles.
25 Lecture d'une cellule mémoire via le transistor de lecture TRij Un procédé de lecture de la cellule mémoire Ci,j via le transistor de lecture TRi,j, est décrit par le tableau 4 en Annexe.
30 Les figures 13 et 14 illustrent ce procédé de lecture. La figure 13 est le schéma électrique de la figure 2 dans lequel les valeurs de tensions figurant dans le tableau 4 ont été reportées. La figure 14 est une vue en coupe des transistors TRi,j, TRi_i,i identique à celle de la figure 4, dans laquelle les valeurs de tensions figurant dans le 35 tableau 4 ont été reportées.
3025353 20 Le transistor TRi,i reçoit la tension positive CGV-i, ici de 2 à 3V, qui est inférieure à la tension de seuil du transistor programmé mais supérieure à la tension de seuil du transistor effacé. Si le transistor TRi,i est dans l'état effacé, c'est-à-dire s'il présente une 5 tension de seuil Vt inférieure à la tension CGV-i, le canal conducteur CH1 apparaît dans le substrat PW, sous l'empilement de grille FG/CGr. Le transistor de sélection ST associé au transistor TRi,i reçoit la tension de sélection positive SV, ici 3V, sur sa grille verticale enterrée CSG, et est dans l'état passant, le canal conducteur vertical 10 CH2 apparaissant en face de la grille enterrée CSG. La ligne de bit RBLi étant portée à la tension positive RBLV, ici 1V, et la ligne de source SL étant reliée à la masse (0V), le transistor TRi,i est traversé par un courant de lecture Ir qui circule de la ligne de bit vers la ligne de source. Ce courant Ir est par contre nul si le 15 transistor TRi,i est dans l'état programmé, c'est-à-dire s'il présente une tension de seuil supérieure à la tension CGV-i. Un amplificateur de courant (non représenté) connecté à la ligne de bit RBLi permet de détecter la présence ou l'absence du courant Ir, et d'en déduire l'état effacé ou programmé du transistor TRi,j, auquel une valeur 20 logique, 0 ou 1, est attribuée par convention. Le transistor de la cellule mémoire jumelle reçoit la tension négative CGVi_i, ici -2V. Ce transistor, s'il est dans l'état effacé, peut présenter une tension de seuil proche de zéro. L'application 25 d'une tension de contrôle de grille négative permet de s'assurer qu'il reste dans l'état bloqué. En effet, ce transistor étant connecté à la même ligne de bit RBLi que le transistor TRi,i en cours de lecture, sa mise en conduction pourrait corrompre la lecture du transistor TRi,j.
30 Les figures 15 à 22 montrent des étapes d'un procédé de fabrication des cellules mémoire Ci,j, précédemment décrites. La figure 15 montre une étape préliminaire de formation dans le substrat PW de trois tranchées d'isolation STIO, ST1, ST2 de type STI ("Shallow Trench Insolation") qui délimitent deux bandes de substrat S1, S2 dans 35 lesquelles les cellules mémoire vont être réalisées. Cette étape est précédée d'une étape d'implantation dans le substrat de la couche 3025353 21 enterrée nO formant un plan de source (non visible sur la figure) ou d'implantation de plusieurs lignes de source. Un plan de source est généralement préféré à des lignes de source multiples s'il est prévu d'effacer les cellules mémoire par injection d'électrons chauds.
5 Au cours d'une étape montrée sur la figure 16, une tranchée conductrice est formée transversalement aux bandes Sl, S2, par gravure du substrat, dépôt de la couche diélectrique DO (non visible) et dépôt d'une couche de polysilicium PO et gravure de celle-ci. La tranchée 10 est destinée à former à la fois la ligne de mot WLi_i,i et la grille de contrôle verticale enterrée des transistors de sélection ST des cellules mémoire. Au cours d'une étape montrée sur la figure 17, la bande de substrat S2 15 est dopée par implantation de dopants de type N, la bande de substrat S1 étant masquée pendant cette opération. Cette étape permet de réaliser la région conductrice IS qui s'étendra sous la grille flottante des transistors d'effacement TEi,j, 20 Au cours d'une étape montrée sur la figure 18, la couche diélectrique Dl tunnel précédemment décrite est déposée sur le substrat PW, puis une bande de polysilicium Pl, destinée à former des grilles flottantes, est déposée sur les bandes de substrat S1 et S2.
25 Au cours d'une étape montrée sur la figure 19, la couche diélectrique D2 est déposée sur le substrat PW, puis une couche de polysilicium P2 est déposée sur la couche D2. La couche P2 est ensuite gravée avec la couche D2 ainsi qu'avec la couche Pl pour former les lignes de contrôle de grille CGLi, CGLi_i, et, sous celle-ci, les grilles 30 flottantes communes CFG, issues de la gravure simultanée de la couche Pl. Au cours d'une étape montrée sur la figure 20 les bandes de substrat Sl, S2 sont dopées par implantation de dopants auto alignée sur les 35 lignes de contrôle de grille CGLi, CGLi_i et sur la ligne de mot la bande de substrat S2 étant donc dopée une seconde fois. Cette étape 3025353 22 fait apparaître les régions de source S et de drain D des transistors ainsi que les région de drain des transistors de sélection ST.
5 Au cours d'une étape montrée sur la figure 21, la couche diélectrique D3 est déposée sur le substrat et des orifices sont pratiqués dans la couche D3, puis sont métallisés pour former les contacts Cl. Des contacts Cl s'étendent au-dessus des régions de drain D des transistors TRi,j, TRi_i,j et d'autres au-dessus des régions de drain D 10 des transistors TEi,j, Au cours d'une étape montrée sur la figure 22, une couche métallique Ml ("métal 1") est déposée sur le substrat puis est gravée pour obtenir deux bandes conductrices qui forment les lignes de bit RBLj et 15 EBLj, la première étant agencée sur les contacts Cl réalisés au-dessus des régions de drain D des transistors TRi,j, TRi_i,j et la seconde agencée sur les contact réalisés au-dessus des régions de drain D des transistors TEi, j , .
20 La figure 23 est identique à la figure 22 et montre la surface occupée en largeur W et en longueur L par chaque cellule mémoire Ci,j, l'ensemble formant une "brique de base" 20 du plan mémoire, contenant deux cellules duales jumelles, dont la répétition permet la conception d'un plan mémoire MA1 de taille variable choisie en fonction de 25 l'application visée. Les contacts Cl étant dans ce cas partagés par des cellules mémoire réalisés au-dessus et au-dessous des cellules mémoire Ci,j, Ci_1,j ("dessus" et "dessous" s'entendant dans le plan de la figure), qui ne sont pas représentées, seule la moitié de la surface occupée par les contacts Cl est considérée comme faisant 30 partie de la "brique de base" 20. Bien que ces cellules mémoire Ci,j, aient une surface double de celles montrées sur la figure 1, l'homme de l'art notera que la surface de semi-conducteur qu'elles occupent ne diffère guère de celle 35 qu'occupent des cellules mémoire classiques ayant des transistors de sélection de type "planar" qui ne sont pas partagés, du fait que les 3025353 23 grilles de sélection verticale enterrées réduisent considérablement leur surface et encore plus le fait qu'elles soient partagées. Par ailleurs, dans un mode de réalisation de l'invention, un plan 5 mémoire selon l'invention peut comprendre une première zone mémoire réalisée à partir de cellules mémoire telles que décrites sur la figure 1, formant une mémoire de masse effaçable par page, et une seconde zone mémoire réalisée à partir de cellules mémoire selon l'invention, formant une mémoire de données effaçable par bit ou par 10 mot, offrant une granularité en effacement plus fine que la mémoire de masse et plus appropriée à certaines applications. La figure 24 est une vue en coupe de la cellule mémoire Ci,j selon un plan de coupe AA' montré sur la figure 23 et perpendiculaire au plan 15 de coupe des figures 3 et 4, montrant ensemble les transistors TRi,j, TEi,i et leur grille flottante commune FGT. Cette figure montre également qu'il est possible de réduire encore plus la largeur W de la cellule mémoire en réduisant la largeur de la tranchée isolante centrale STIO qui sépare les transistors TRi,j, TEi,j, cette tranchée 20 isolante n'ayant pas besoin de présenter la largeur d'isolation habituellement retenue pour les tranchées STIL, STI2 qui séparent des cellules mémoire voisines, puisque les transistors TRi,j, sont couplés électriquement.
25 La figure 25 est le schéma électrique d'une mémoire MEM' comprenant le plan mémoire MAl selon l'invention, seules les cellules Ci,j, étant représentées. La mémoire comprend un circuit de contrôle CCT1, un décodeur de ligne de mot RD1, un décodeur de colonne CD1, des amplificateurs de lecture SA en nombre égal au nombre de bits d'un mot 30 DTR à lire dans la mémoire, par exemple un mot de huit bits BO-B7, et des verrous d'effacement ou programmation EPLT. Si le procédé de programmation retenu est le procédé de programmation par injection d'électrons chauds décrit plus haut, les verrous EPLT et 35 le décodeur de colonne CD1 sont configurés pour appliquer des tensions de programmation aux lignes de bit RBLi ou appliquer des tensions 3025353 24 d'effacement aux lignes de bit EBLi, en fonction de la valeur des bits d'un mot DTW à écrire ou à effacer dans la mémoire, par exemple un mot de huit bits BO-B7.
5 Si le procédé de programmation retenu est le procédé de programmation par effet Fowler Nordheim décrit plus haut, les verrous EPLT et le décodeur de colonne CD1 sont configurés pour appliquer des tensions de programmation ou des tensions d'effacement aux lignes de bit EBLi, en fonction de la valeur des bits d'un mot DTW à écrire ou à effacer dans 10 la mémoire. Le décodeur de ligne de mot RD1 contrôle les tensions appliquées aux lignes de contrôle de grille CGLi, CGLi_i et à la ligne de mot en fonction d'une adresse de poids fort A(n-1)-A(x) d'un mot, ou adresse 15 de ligne. Le décodeur CD1, en combinaison avec les verrous EPLT, contrôle les tensions appliquées aux lignes de bit RBLi, EBLi en fonction d'une adresse de poids faible A(x-1)-A(0) du mot, ou adresse de colonne, les adresses de ligne et de colonne formant ensemble l'adresse A(n-1)-A0 d'un mot à lire ou à écrire dans le plan mémoire.
20 La mémoire est donc structurellement effaçable par bit, mais peut être configurée pour être seulement effaçable par mot en ce qui concerne les fonctionnalités d'effacement offertes à l'utilisateur final. En mode lecture, le décodeur CD1 relie les amplificateurs de lecture 25 SA aux lignes de bit RBLi reliées aux cellules mémoire devant être lues, et les amplificateurs de lecture fournissent le mot DTR. Le circuit CCT1 comprend par exemple une unité centrale CPU, un générateur de tension VGEN, et des registres d'adresses et de données 30 REG. Il exécute des commandes de lecture ou d'écriture, assure le contrôle des décodeurs, des verrous, des amplificateurs de lecture, la fourniture des tensions nécessaires aux opérations de lecture ou d'écriture (effacement et programmation), la fourniture des adresses de poids fort et de poids faible aux décodeurs, et si nécessaire 35 exécute un programme de rafraîchissement des cellules mémoire.
3025353 25 Bien que le perfectionnement qui vient d'être décrit ait été initialement conçu pour être appliqué à une structure de cellule mémoire du type représenté sur la figure 1, il apparaîtra clairement à l'homme de l'art que des modes de réalisation de ce perfectionnement 5 peuvent s'appliquer à d'autres types de cellules mémoire. A titre d'exemple, la figure 26 représente un mode de réalisation de ce perfectionnement appliqué à des cellules mémoire sans transistor de sélection. Le plan mémoire MAl' représenté comprend des cellules 10 mémoire Ci,j, Ci 1 7comprenant chacune un transistor à grille flottante TRi,j, respectivement et un transistor à grille flottante TEi,j, respectivement de même structure que ceux décrits plus haut. Le transistor TRi,i a une borne de drain connectée à la ligne de bit RBLi, une grille de contrôle CGr connectée à la ligne de mot WLi, et une 15 borne de source connectée directement à la ligne de source SL. Le transistor TEi,i comprend une borne de drain connectée à la ligne de bit EBLi, une grille de contrôle CGr connectée à la ligne de mot WLi, et une borne de source non connectée. Comme précédemment, la grille flottante FGr du transistor TRi,i est reliée électriquement à la grille 20 flottante FGe du transistor TEi,i et ce dernier comprend la région conductrice IS en regard de sa grille flottante, permettant d'effacer la cellule mémoire. La cellule mémoire Ci 17présente une structure identique et la description ci-dessus s'applique en remplaçant l'indice i par l'indice i-1.
25 Encore d'autres variantes pourraient être prévues, par exemple en supprimant la borne de source des transistors TEi,j, TEi_i,i dans le mode de réalisation de la figure 26 ou dans le mode de réalisation de la figure 2, ou en supprimant les transistors de sélection ST associés 30 aux transistors TEi,j, TEi_i,i dans le mode de réalisation de la figure 2. La figure 27 représente un mode de réalisation d'une mémoire composite MEM2 selon l'invention, comprenant : 35 - un secteur SO recevant un plan mémoire MAO du type décrit plus haut en relation avec la figure 1 et 3025353 26 - un secteur S1 recevant un plan mémoire MA1 du type décrit plus haut en relation avec la figure 2. Les deux plans mémoire sont de préférence réalisés dans deux caissons 5 différents, par exemple des caissons P ("P-Wells"), afin de pouvoir appliquer à leurs substrats respectifs des potentiels électriques différents. Les cellules mémoire du secteur SO sont effacées par le canal, de la 10 manière décrite dans la demande US 2013/0228846, en portant le substrat à une tension d'effacement positive provoquant l'extraction de charges électriques des grilles flottantes de cellules mémoire. Le secteur SO peut être configuré pour être effaçable par page ou être effaçable par secteur, dans le second cas toutes les cellules mémoire 15 du secteur SO sont effacées en même temps. Les cellules mémoires du secteur SO peuvent par ailleurs être programmées par le canal, i.e. par effet Fowler-Nordheim, comme décrit dans la demande précitée, ou être programmées par injection d'électrons chauds par l'intermédiaire de lignes de bit. Cette deuxième option a été retenue dans le mode de 20 réalisation décrit ici. Les cellules mémoire du secteur S1 sont effacées de la manière décrite plus haut, par l'intermédiaire de lignes de bit d'effacement EBL. Toujours comme décrit plus haut, elles peuvent être programmées par 25 effet Fowler-Nordheim, par l'intermédiaire de lignes de bit d'effacement, ou être programmées par injection d'électrons chauds, par l'intermédiaire de lignes de bit de lecture RBL. Cette deuxième option a été retenue dans le mode de réalisation décrit ici.
30 Le secteur SO est donc un secteur effaçable par page ou par secteur, tandis que le secteur S1 est un secteur effaçable par bit. Le secteur S1 peut toutefois être configuré pour être seulement effaçable par mot en ce qui concerne les fonctionnalités d'effacement offertes à l'utilisateur final.
35 3025353 27 Dans un souci de simplicité du dessin, ne sont montrées dans le plan mémoire MAO que les deux paires de cellules mémoire jumelles précédemment décrites Mi,jr Mi-1, j r respectivement Mi,j-n, appartenant ici à deux pages physiques adjacentes Pi, Les cellules 5 mémoire Mi,j, Mi_1,j+1 sont reliées à des lignes de bit BLi, BLi+i, à une ligne de mot WLi_i,i et à de lignes de contrôle de grille CGLi, CGLi_i. Chaque cellule mémoire comporte un transistor à grille flottante, respectivement Ti,j, Les bornes de drain D des transistors Ti,j, sont connectées à la ligne de bit 10 BLi et les bornes de drain des transistors Ti,j+1, sont connectées à la ligne de bit BLi+1. Les grilles de contrôle CG des transistors Ti,j, Ti,j+1 sont connectées à la ligne de contrôle de grille CGLi et les grilles de contrôle CG des transistors à grille flottante sont connectées à la ligne de contrôle de grille CGLi_i.
15 Chaque transistor à grille flottante Ti,j, a sa borne de source reliée à une ligne de source SL par l'intermédiaire d'un transistor de sélection ST. Les transistors de sélection ST des cellules mémoire jumelles Mi,j, respectivement partagent la même grille de contrôle CSG, ici une grille verticale 20 enterrée dans le substrat recevant le plan mémoire MAO et connectée à une ligne de mot WLi_i,i. Également, ne sont montrées dans le plan mémoire MAl que deux cellules mémoire Ci-n,j/2r Ci-n-1,j/2 de même structure que les cellules Ci,j, 25 précédemment décrites. Les cellules mémoire Ci_n,i/2, Ci_n_ 1,j/2 sont accessibles en lecture, programmation et effacement via une première ligne de bit RBLin, une seconde ligne de bit EBLin, une ligne de mot WLi-n-1, i-nr et deux lignes de contrôle de grille CGLi_n, CGLi-n_1- La cellule mémoire Ci_n,i/2 appartient à une page physique Pi-n du plan 30 mémoire MAd et la cellule mémoire Ci_n_ 1,j/2 appartient à une page adjacente La cellule mémoire Ci_n,i/2 comporte deux transistors à grille flottante TRi_n,i/2, TEi_n,i/2 dont les grilles flottantes FGr, FGe sont interconnectées et/ou formées par un même élément conducteur CFG. De même, la cellule mémoire Ci_ n-1,j/2 comporte deux transistors à grille 35 flottante TRi_n_ TEi' 1,,j/2 dont les grilles flottantes FGr, FGe sont interconnectées et/ou formées par un même élément conducteur CFG.
3025353 28 Comme précédemment décrit, chaque transistor TEi,,i/2, 1,j/2 comporte une région conductrice IS qui s'étend en face de sa grille flottante FGe avec interposition d'une couche diélectrique tunnel, la région IS étant reliée électriquement à sa borne de drain D.
5 Le transistor TRi,,i/2 a une grille de contrôle CGr connectée à la ligne de contrôle de grille CGLi,, une borne de drain D connectée à la ligne de bit RBLin et une borne de source S connectée à la borne de drain D d'un transistor de sélection ST dont la borne de source S est 10 reliée à une ligne de source SL. Le transistor TEi',i/2 a une grille de contrôle CGe connectée à la ligne de contrôle de grille CGLi,, une borne de drain D connectée à la ligne de bit EBLin et une borne de source S connectée à la borne de drain D d'un transistor de sélection ST dont la borne de source S est reliée à une ligne de source SL. Le 15 transistor TRi_ /-1-1,j/2 a une grille de contrôle CGr connectée à la ligne de contrôle de grille CGLi,i, une borne de drain D connectée à la ligne de bit RBLin et une borne de source S connectée à la borne de drain D d'un transistor de sélection ST dont la borne de source S est reliée à une ligne de source SL. Le transistor TEi_ /-1-1,j/2 a une grille 20 de contrôle CGe connectée à la ligne de contrôle de grille CGLi_n_i, une borne de drain D connectée à la ligne de bit EBLin et une borne de source S connectée à la borne de drain D d'un transistor de sélection ST dont la borne de source S est reliée à une ligne de source SL. Les transistors de sélection ST associés aux transistors à grille 25 flottante TRi_n, in, TRi_n_i, i /2 ont une grille de contrôle commune CSG connectée à une ligne de mot WLinl,in, ici une grille verticale enterrée dans le substrat recevant le plan mémoire MAl. De même, les transistors de sélection ST associés aux transistors à grille flottante TEi-n,jni ont une grille de contrôle commune 30 verticale enterrée CSG qui est connectée à la ligne de mot On pourra se référer à la figure 3 précédemment décrite en tant que vue en coupe d'un mode de réalisation des transistors TEi,,i/2, 1,j/2 et de leurs transistors de sélection ST, ceux-ci étant identiques 35 aux transistors TEi,j, TEi_i,i, ST représentés. De même, on pourra se référer à la figure 4 en tant que vue en coupe d'un mode de 3025353 29 réalisation des transistors 1,j/2 et de leurs transistors de sélection ST, ceux-ci étant identiques aux transistors TRi,j, ST représentés.
5 Selon un aspect de l'invention permettant à la mémoire composite MEM2 d'être vue de l'extérieur comme une mémoire unitaire, c'est-à-dire d'être accessible à partir d'une même entrée d'adresse quel que soit le secteur SO ou S1 visé, les secteurs SO et Sl, ou au moins une partie de ceux-ci, partagent les mêmes lignes de bit. Ainsi, dans 10 l'exemple de réalisation représenté, la ligne conductrice formant la ligne de bit BLi du plan mémoire MAO s'étend jusqu'au plan mémoire MA1 où elle forme la ligne de bit RBLin. De même, la ligne conductrice formant la ligne de bit BLi+i du plan mémoire MAO s'étend jusqu'au plan mémoire MA1 où elle forme la ligne de bit EBLin.
15 Plus généralement, en désignant par "j" un indice formé par un nombre entier et pair, il découle de cette structure de mémoire composite que les lignes de bit BLi de rang "j" (soit j=0, 2, 4, 8) sont utilisables pour la lecture ou la programmation par injection d'électrons chauds 20 de cellules mémoire du plan mémoire MAO, et qu'elles sont utilisables, en tant que lignes de bit RBLin de rang j/2 (soit j/2=0, 1, 2, 3, 4...), pour la lecture ou la programmation par injection électrons chauds de cellules mémoire du plan mémoire MA1, de la manière décrite plus haut.
25 Également, les lignes de bit BLi+i de rang "j+1" impair (soit j+1=1, 3, 5, 7) sont utilisables pour la lecture ou la programmation par injection d'électrons chauds des cellules mémoire du plan mémoire MAO, et sont utilisables, en tant que lignes de bit EBLin de rang j/2 (soit 30 j=0, 1, 2, 3, 4...), pour l'effacement par effet Fowler Nordheim de cellules mémoire du plan mémoire MAL Dans une variante de réalisation, ces lignes de bits pourraient aussi être utilisées pour la programmation par effet Fowler Nordheim de cellules mémoire du plan mémoire MA1, conformément au procédé décrit plus haut.
35 3025353 30 Les cellules mémoire Ci_n,i12, 1,j/2 étant reliées chacune à deux lignes de bit RBL, EBL, le nombre de bits que peut stocker une page Pi-n, Pi-n-1 du plan mémoire MA1 est égal à la moitié du nombre de bits que peut stocker une page Pi, Pi-1 du plan mémoire MAO, pour un 5 nombre identique de lignes de bit traversant les deux plans mémoire MAO, MAl. Plus particulièrement, à taille de mot identique dans chacun des secteurs, si les pages du premier secteur SO comprennent chacune N2 mots de N1 bits chacun, les pages du second secteur S1 comprennent alors N2/2 mots de N1 bits chacun.
10 La structure du plan mémoire composite de la mémoire ME/12 peut par ailleurs être organisée à la manière des mémoires FLASH, en regroupant dans des colonnes toutes les cellules mémoire recevant des bits de même rang de mots binaires stockés par la mémoire. Par exemple, comme 15 montré sur la figure 27, le plan mémoire composite est organisé en N1 colonnes COLk de rang k, k étant un indice de colonne allant de 0 à N11 correspondant au nombre de bits par mot (par exemple k=0 à 7 pour des mots de huit bits). Chaque colonne COLk comporte N2 lignes de bit BLi, BLi+i (j étant alors un indice variant de 0 à N2-2 et j+1 un indice 20 variant de 1 à N2-1), N2 correspondant au nombre de mots par page. Dans le plan mémoire MAO chaque ligne de bit BLi ou BLi+i est reliée à des cellules mémoire de rang j ou j+1 contenant des bits de même rang. Dans le plan mémoire MA1, chaque paire de lignes de bit BLi, formant une paire de lignes de bit RBLin, EBLin, est reliée à des 25 cellules mémoire de rang j contenant des bits de même rang. Chaque page du plan mémoire MAO peut alors recevoir N2 mots de N1 bits chacun, effaçables par page, et chaque page du plan mémoire MA1 peut recevoir N2/2 mots de N1 bits chacun.
30 La mémoire MEM2 comprend également des organes de contrôle permettant, à partir d'une adresse de n bits A.(n-1)-.A0 fournie à la mémoire, de lire, programmer ou effacer des cellules mémoire dans l'un quelconque des secteurs SO ou Sl. Dans l'exemple représenté sur la figure 27, ces organes comprennent un circuit de contrôle CCT2, un décodeur de ligne 35 de mot RD2, un décodeur de colonne CD2, des amplificateurs de lecture SAk à raison d'un amplificateur par colonne COLk, et des verrous 3025353 31 d'effacement ou programmation EPLTk à raison d'un verrou par colonne. Le décodeur de colonne CD2 comprend un prédécodeur de colonne CPD, des démultiplexeurs MUXk à raison d'un démultiplexeur par colonne, des groupes de transistors de sélection TSGk à raison d'un groupe par 5 colonne. Le circuit CCT2 comprend par exemple une unité centrale CPU, un générateur de tension VGEN, et des registres d'adresses et de données REG. Il exécute des commandes de lecture ou d'écriture, assure le 10 contrôle des décodeurs, la fourniture des tensions nécessaires aux opérations de lecture ou d'écriture (effacement-programmation), la fourniture des adresses de poids fort et de poids faible aux décodeurs, et si nécessaire exécute un programme de rafraîchissement des cellules mémoire.
15 Un groupe de transistors TSGk d'une colonne COLk comprend un transistor de sélection TSi, TSi+i par ligne de bit BLi, BLi+i, pour relier la ligne de bit à l'entrée du démultiplexeur MUXk. Les transistors de sélection sont pilotés par des signaux de sélection fournis par le prédécodeur 20 de colonne CDP. Le démultiplexeur comprend deux transistors-interrupteurs Txl, Tx2. Le transistor Tx1 relie l'entrée du démultiplexeur MUXk à l'amplificateur de lecture SAk affecté à la colonne COLk, dont la sortie est reliée à un bus les mots DTR lus dans la mémoire. Le transistor de données véhiculant Tx2 relie l'entrée du colonne COLk, dont la des mots DTW à écrire 25 démultiplexeur MUXk au verrou EPLTk affecté à la sortie est reliée à un bus de données véhiculant dans la mémoire. Le prédécodeur CPD reçoit, en sus d'une adresse de colonne CAD (bits 30 d'adresses A(x-1)-A(0)) désignant l'emplacement des bits du mot dans chaque colonne, un signal SO/S1 lui indiquant dans quel secteur se trouve un mot sélectionné en lecture, effacement ou programmation, et un signal d'opération OP lui indiquant si l'opération en cours est une opération de lecture, d'effacement ou de programmation.
35 3025353 32 Le transistor Txl est piloté par un signal RD ("Read") qui rend le transistor passant lorsque la mémoire est en mode lecture. Dans ce cas, une ligne de bit de la colonne COLk est reliée à l'amplificateur de lecture SAk, par l'intermédiaire d'un transistor de sélection TS. Le 5 prédécodeur CPD est configuré de manière que cette ligne de bit soit une ligne quelconque de la colonne si le mot à lire se trouve dans le secteur SO, ou une ligne de bit paire si le mot à lire se trouve dans le secteur Sl, soit une ligne de bit de lecture RBL du secteur Sl.
10 Le transistor Tx2 est piloté par un signal PE ("Program-Erase") qui rend le transistor passant lorsque la mémoire réalise une opération d'effacement ou de programmation. Dans ce cas, une ligne de bit de la colonne COLk peut être sélectionnée et reliée au verrou EPLTk par l'intermédiaire d'un transistor de sélection TS. Plus 15 particulièrement, le prédécodeur CPD est configuré de la manière suivante : - si l'opération en cours est une programmation et si le mot à effacer se trouve dans le secteur SO, une ligne quelconque de la colonne COLk, désignée par l'adresse de colonne, est sélectionnée, 20 - si l'opération en cours est une programmation et si le mot à effacer se trouve dans le secteur Sl, une ligne paire de la colonne COLk, soit une ligne de bit de lecture RBL du secteur Sl, désignée par l'adresse de colonne, est sélectionnée, - si l'opération en cours est un effacement et si le mot à effacer se 25 trouve dans le secteur SO, aucune ligne de bit n'est sélectionnée, l'effacement étant alors géré par le décodeur de ligne RD2 pour un effacement global de la page concernée ou du secteur, - si l'opération en cours est un effacement et si le mot à effacer se trouve dans le secteur Sl, une ligne impaire de la colonne COLk, soit 30 une ligne de bit d'effacement EBL du secteur Sl, désignée par l'adresse de colonne, est sélectionnée. Le décodeur RD2 reçoit une adresse de ligne de mot PAD ou adresse de page, comprenant des bits de poids fort A(n-1)-A(x), et peut être 35 divisé en deux parties de décodeur RD20 et RD21, la partie RD20 étant affectée au contrôle des lignes de mot WLi_i,i du secteur SO et la 3025353 33 partie RD21 affectée au contrôle des lignes de mot WLinl,in du secteur Sl. La partie RD20 est alors configurée pour prendre en charge l'effacement des pages du secteur SO en sus de leur sélection, en appliquant aux lignes de mot non sélectionnées des tensions 5 d'inhibition d'effacement appropriées (si un effacement par page est visé). La partie RD21 ne gère que la sélection des pages contenant des cellules mémoire à lire, effacer ou programmer, puisque l'effacement est réalisé individuellement via les lignes de bit.
10 La mémoire composite ME/12 qui vient d'être décrite offre l'avantage que le secteur SO est utilisable par exemple pour l'enregistrement rapide de données de grande taille, telles des images ou des programmes, et le secteur S1 est utilisable par exemple pour l'enregistrement rapide de données de petite taille, par exemple des 15 variables d'un programme, ou des données quelconques comprenant un faible nombre de mots. Elle est susceptible de diverses applications et notamment des applications dites "embedded memory" c'est-à-dire d'intégration d'une mémoire dans une puce de semi-conducteur recevant un microcontrôleur. Un programme d'optimisation de l'espace mémoire 20 peut être prévu pour décider si des données à mémoriser doivent être enregistrées dans le secteur SO ou dans le secteur S1 en fonction de leur nature ou de la nature de l'opération que le microcontrôleur exécute.
25 3025353 34 ANNEXE Tableau 1 : Effacement Fowler Nordheim de Ci ,i via TEij, Figs. 5 et 6 Réf. Description Signe Exemple CG.Vi Tension d'effacement appliquée à la grille de contrôle CGLi des transistors TRij, TEii de la négative -8V cellule mémoire Ci i (cellule mémoire sélectionnée en effacement) via la ligne de contrôle de grille CGLi CGVi_i Tension d'inhibition d'effacement appliquée à la grille de contrôle CGLi_i des transistors TRi_i,j, positive 3V TEi_i,j de la cellule mémoire Ci_i,i (cellule mémoire jumelle non sélectionnée en effacement) via la ligne de contrôle de grille CGLi EBLV Tension d'effacement appliquée à la ligne de bit EBLj positive 6V RBLV Tension appliquée à la ligne de bit RBLj - HZ (*) SV Tension de sélection appliquée à la ligne de mot - OV WLi_i,i commune aux cellules mémoire jumelles Ci_i, i , Ci, i SPV Tension de ligne de source appliquée à toutes les lignes de source SL (ou au plan de source) - OV VB Potentiel électrique du substrat PW - OV CGV* Tension par défaut appliquée à toutes les autres lignes de contrôle de grille CGL positive 3V EBLV* Tension par défaut appliquée aux lignes de bit EBL non sélectionnées - OV RBLV* Tension par défaut appliquée à une ligne de bit RBL non sélectionnée - OV SV* Tension appliquée aux lignes de mot WL non - OV sélectionnées (*) Haute impédance, i.e. ligne déconnectée du reste du circuit 5 3025353 35 Tableau 2 : Prograrrrnation Fowler-Mmxilleimde Cij via TEij, Figs. 8 et 9 Réf. Description Signe Exemple CGVi Tension appliquée à la grille de contrôle CGLi positive 14V des transistors TRij, TEii de la cellule mémoire Ci i (cellule mémoire sélectionnée en programmation) via la ligne de contrôle de grille CGLi CGVi_i Tension appliquée à la grille de contrôle CGLi_i positive 3V des transistors TRi_i,i, TEi_i,i de la cellule mémoire Ci_i,i (cellule mémoire jumelle non sélectionnée en programmation) via la ligne de contrôle de grille CGLi EBLV Tension appliquée à la ligne de bit EBLj - OV RBLV Tension appliquée à la ligne de bit RBLj - HZ SV Tension de sélection appliquée à la ligne de mot - OV WLi_i,i conmune aux cellules mémoire jumelles Ci_i, i , Ci, i SPV Tension de ligne de source appliquée à toutes les lignes de source SL (ou au plan de source) - OV VB Potentiel électrique du substrat PW - OV CGV* Tension appliquée à toutes les autres lignes de contrôle de grille CGL positive 3V EBLV* Tension appliquée aux lignes de bit EBL non - 6V sélectionnées RBLV* Tension appliquée aux lignes de bit RBL non - HZ sélectionnées SV* Tension appliquée aux lignes de mot WL non - OV sélectionnées 3025353 36 Tableau 3 : Progrannation de Cij par injection, via TRij, Figs. 11 et 12 Réf. Description Signe Exemple CGVi Tension appliquée à la grille de contrôle CGLi positive 10V des transistors TRij, TEii de la cellule mémoire Ci i (cellule mémoire sélectionnée en programmation) via la ligne de contrôle de grille CGLi CGVi_i Tension appliquée à la grille de contrôle CGLi_i - OV des transistors TRi_i,i, TEi_i,i de la cellule mémoire Ci_i,i (cellule mémoire jumelle non sélectionnée en programmation) via la ligne de contrôle de grille CGLi EBLV Tension appliquée à la ligne de bit EBLj - OV ou plus RBLV Tension appliquée à la ligne de bit RBLj positive 4V SV Tension de sélection appliquée à la ligne de mot positive 1-2V WLi_i,i conmune aux cellules mémoire jumelles Ci_i, i , Ci, i SPV Tension de ligne de source appliquée à toutes les lignes de source SL (ou au plan de source) - OV VB Potentiel électrique du substrat PW - OV CGV* Tension appliquée à toutes les autres lignes de contrôle de grille CGL - OV EBLV* Tension appliquée aux lignes de bit EBL non - OV sélectionnées RBLV* Tension appliquée aux lignes de bit RBL non - OV sélectionnées SV* Tension appliquée aux lignes de mot WL non - OV sélectionnées 3025353 37 Tableau 4 : Lecture de Cij via TRij, Fig. 13 et 14 Réf. Description Signe Exerrple CGVi Tension appliquée à la grille de contrôle CGLi des positive 2-3V transistors TRij, TEij de la cellule mémoire Ci j (cellule mémoire sélectionnée en lecture) via la ligne de contrôle de grille CGLi CGVi_i Tension appliquée à la grille de contrôle CGLi_i des négative -2V transistors TRi_i,i, TEi_i,i de la cellule mémoire Ci_i,i (cellule mémoire jumelle non sélectionnée en lecture) via la ligne de contrôle de grille CGLi EBLV Tension appliquée à la ligne de bit EBLj - OV RBLV Tension appliquée à la ligne de bit RBLj positive 1V SV Tension de sélection appliquée à la ligne de mot WLi_i,i connune aux cellules mémoire jumelles Ci_i,i, Ci, i positive 3V SPV Tension de ligne de source appliquée à toutes les lignes de source SL (ou au plan de source) - OV VB Potentiel électrique du substrat PW - OV CGV* Tension appliquée à toutes les autres lignes de - OV contrôle de grille CGL EBLV* Tension appliquée aux lignes de bit EBL non - OV sélectionnées RBLV* Tension appliquée aux lignes de bit RBL non - OV sélectionnées SV* Tension appliquée aux lignes de mot WL non - OV sélectionnées
Claims (15)
- REVENDICATIONS1. Mémoire non volatile (MDM2) sur substrat semi-conducteur (PW) comprenant : - des lignes de bit (BLi, RBLin, EBLi/2), - des cellules mémoire d'un premier type (Mi,j, Mi-1, j+1) comprenant chacune un seul transistor à grille flottante (Ti,j, le transistor à grille flottante comportant une région de drain (D) reliée électriquement à une ligne de bit (BLi, BLi_n), et - des cellules mémoire d'un second type (Ci_n,j12, comprenant chacune : - un premier transistor à grille flottante (TRi_n,i/2, TRi_n_ 1,,j/2) comportant une région de drain (D) reliée électriquement à une première ligne de bit (BLj, RBLi/2) à laquelle sont également reliées électriquement des cellules mémoire du premier type, et - un second transistor à grille flottante (TEi_n,i/2, TE comportant une région de drain (D) reliée électriquement à une seconde ligne de bit (BLi+i, EBLin) à laquelle sont également reliées électriquement des cellules mémoire du premier type, et dans lesquelles : - la grille flottante (FGr, FGe) du premier transistor à grille flottante est reliée électriquement à la grille flottante du second transistor à grille flottante, et - le second transistor à grille flottante comprend une région 25 conductrice (IS, nl) s'étendant en regard de sa grille flottante (FGe) par l'intermédiaire d'une couche diélectrique tunnel (Dl).
- 2. Mémoire selon la revendication 1, comprenant au moins un premier secteur (SO, MAO) effaçable par page ou par secteur, 30 comprenant des cellules mémoire du premier type (Mi,j, Mi-j,i-r1), et au moins un second secteur (S1, MA1) effaçable par mot ou par bit, comprenant des cellules mémoire du second type (Ci_n,i/2, Ci, 1,j/2) 35
- 3. Mémoire selon l'une des revendications 1 et 2, dans laquelle la région conductrice (IS, nl) du second transistor à grille flottante 3025353 39 1,j/2) d'une cellule mémoire du second type (Ci-ri,i12, 1,j/2) est une région dopée du substrat.
- 4. Mémoire selon l'une des revendications 1 à 3, dans laquelle 5 chaque transistor à grille flottante (Ti,j, Ti-1,jr Ti-1,j+1) d'une cellule mémoire du premier type (MJ,j, Mi, j+1, Mi 1, j r Mi-1,j+1) et au moins chaque premier transistor à grille flottante (TRi_n,i/2, TRi_ n-i,j/2) d'une cellule mémoire du second type (Ci_n,i12, a une région de source reliée électriquement à une ligne de source (SL) par 10 l'intermédiaire d'un transistor de sélection (ST).
- 5. Mémoire selon la revendication 4, dans laquelle le transistor de sélection comporte une grille de contrôle verticale (CSG) enterrée dans le substrat. 15
- 6. Mémoire selon l'une des revendications 4 et 5, dans laquelle les cellules mémoire du premier type Mi, j+1, Mi 1, j r Mi-1,j+1) et du second type (Ci-n,j/2r sont arrangées par paires, chaque paire de cellule mémoire comprenant un transistor de sélection (ST) commun. 20
- 7. Mémoire selon l'une des revendications 1 à 6, configurée pour, lors de l'effacement d'une cellule mémoire du second type (Ci_n,i12, 1,j/2), appliquer une tension d'effacement à la ligne de bit à laquelle est relié le second transistor à grille flottante (TEi_n,i/2, TEi'i,j/2) de la cellule mémoire, de manière à extraire des charges électriques de la grille flottante (FGe) du second transistor à grille flottante par l'intermédiaire de la région conductrice (IS, nl).
- 8. Mémoire selon la revendication 7, configurée pour : - lors de la programmation d'une cellule mémoire du premier type i-4,j+1), appliquer une tension de programmation à la ligne de bit (BLi, BLi+i) à laquelle est relié le transistor à grille flottante (Ti,j, de la cellule mémoire, et - lors de la programmation d'une cellule mémoire du second type (Ci_ 35 n,j/2, Ci-n-1,j12) r appliquer une tension de programmation à la ligne de 3025353 40 bit (BLi+i, Enin) à laquelle est relié le second transistor à grille flottante (TEi_n,i/2, TEi_n_ 1,j/2) de la cellule mémoire.
- 9. Mémoire selon l'une des revendications 7 à 8, configurée 5 pour : - lire une cellule mémoire du premier type Mi, j+1, Mi 1, j Mi-1,j+1) par l'intermédiaire d'une ligne de bit à laquelle le transistor à grille flottante (Ti,j, de la cellule mémoire est relié, et
- 10 - lire une cellule mémoire du second type (Ci-n,i12, par l'intermédiaire d'une ligne de bit à laquelle le premier transistor à grille flottante (TRi_n,i/2, TRi-n_1,j/2) de la cellule mémoire est relié. 10. Mémoire selon l'une des revendications 1 à 9, comprenant : 15 - une colonne (COLk) de lignes de bit, comprenant plusieurs lignes de bit, - un circuit de lecture (SAk) associé à la colonne pour lire individuellement une cellule mémoire reliée à une ligne de bit (BLi, RBLin, BLi_n) de la colonne, 20 - un circuit de programmation (EPLTk) associé à la colonne pour programmer une cellule mémoire reliée à une ligne de bit (BLi, EBLi/2) de la colonne, - un circuit d'effacement (EPLTk) associé à la colonne pour effacer une cellule mémoire du second type (Ci_n,i12, à une ligne de 25 bit (EBLin) de la colonne, 1,j/2) reliée un décodeur de colonne (CD2) configuré pour : - relier des lignes de bit (BLi, RBLin, EBLi/2) de la colonne de la mémoire au circuit de lecture (SAk) ou au circuit de programmation (EPLTk), et 30 - relier au circuit d'effacement (EPLTk) des lignes de bits de la colonne (BLi+i, EBLin) qui sont reliées aux seconds transistors à grille flottante (TEi_n, in, TEi_n_i, ) des cellules mémoire du second type (Ci,,i12, j/2) -
- 11. Mémoire selon la revendication 10, dans laquelle le décodeur de colonne est configuré pour : 3025353 41 - lors de la lecture d'une cellule mémoire du premier type (Fli,j, i,j+1, Mi_1,j+1), relier l'une quelconque des lignes de bit au circuit de lecture (SAk), et - lors de la lecture d'une cellule mémoire du second type (Ci-n,i/2, Ci-n5 1,i/2) relier au circuit de lecture une ligne de bit (BLi, RBLin) reliée au premier transistor à grille flottante (TRi_n,in, TRi_n_ 1'j/2) d'une cellule mémoire.
- 12. Mémoire selon l'une des revendications 10 et 11, dans 10 laquelle le décodeur de colonne est configuré pour : - lors de la programmation d'une cellule mémoire du premier type Mi, j+1, Mi-1,j i-1, j+1) relier l'une quelconque des lignes de bit au circuit de programmation (EPLTk), - lors de la programmation d'une cellule mémoire du second type (Ci_ 15 n,j/2r relier au circuit de programmation (EPLTk) une ligne de bit (BLi+i, EBLin) reliée au second transistor à grille flottante (TEi_ n, in, TEi_n_l, j /2 ) de la cellule mémoire, et - lors de l'effacement d'une cellule mémoire du second type (Ci_n,in, relier au circuit de programmation (EPLTk) une ligne de bit 20 reliée au second transistor à grille flottante (TEi_n,i12, TEi_n_i,i/2) de la cellule mémoire.
- 13. Mémoire selon l'une des revendications 10 à 12, dans laquelle les circuits de programmation et d'effacement sont regroupés dans un 25 bloc d'effacement et de programmation (EPLTk) relié à l'ensemble des lignes de bit d'une colonne par l'intermédiaire du décodeur de colonne, et fournissant une tension effacement ou une tension de programmation. 30
- 14. Mémoire selon l'une des revendications 10 à 13, dans laquelle le décodeur de colonne (CD2) est configuré pour recevoir une adresse (CAD) d'une ligne de bit au sein d'une colonne, une information (S0/S1) sur le secteur dans lequel se trouve une cellule mémoire, et une information (OP) sur un type d'opération appliquée à une cellule 35 mémoire, à savoir lecture, programmation ou effacement. 3025353 42
- 15. Mémoire selon l'une des revendications 1 à 14, dans laquelle le premier secteur (S0) comprend des pages comprenant chacune N mots binaires, et le second secteur (S1) comprend des pages comprenant chacune N/2 mots ayant le même nombre de bits que les mots du premier 5 secteur.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1458239A FR3025353B1 (fr) | 2014-09-03 | 2014-09-03 | Memoire non volatile composite a effacement par page ou par mot |
| US14/795,742 US9460798B2 (en) | 2014-09-03 | 2015-07-09 | Page or word-erasable composite non-volatile memory |
| CN201510459611.7A CN105390154B (zh) | 2014-09-03 | 2015-07-30 | 页或字可擦除复合非易失性存储器 |
| CN201520565163.4U CN204991153U (zh) | 2014-09-03 | 2015-07-30 | 存储器单元和非易失性存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR1458239A FR3025353B1 (fr) | 2014-09-03 | 2014-09-03 | Memoire non volatile composite a effacement par page ou par mot |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| FR3025353A1 true FR3025353A1 (fr) | 2016-03-04 |
| FR3025353B1 FR3025353B1 (fr) | 2016-09-09 |
Family
ID=51688349
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| FR1458239A Expired - Fee Related FR3025353B1 (fr) | 2014-09-03 | 2014-09-03 | Memoire non volatile composite a effacement par page ou par mot |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9460798B2 (fr) |
| CN (2) | CN204991153U (fr) |
| FR (1) | FR3025353B1 (fr) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR3025353B1 (fr) * | 2014-09-03 | 2016-09-09 | Stmicroelectronics Rousset | Memoire non volatile composite a effacement par page ou par mot |
| TWI607445B (zh) * | 2016-03-28 | 2017-12-01 | 卡比科技有限公司 | 非揮發性記憶體裝置及其運作方法 |
| US10478893B1 (en) | 2017-01-13 | 2019-11-19 | General Electric Company | Additive manufacturing using a selective recoater |
| US20180200962A1 (en) | 2017-01-13 | 2018-07-19 | General Electric Company | Additive manufacturing using a dynamically grown build envelope |
| CN107393925A (zh) * | 2017-08-09 | 2017-11-24 | 上海华虹宏力半导体制造有限公司 | 闪存及闪存的制备方法 |
| FR3070537A1 (fr) * | 2017-08-28 | 2019-03-01 | Stmicroelectronics (Rousset) Sas | Memoire non-volatile a encombrement restreint |
| US10847225B2 (en) * | 2018-06-20 | 2020-11-24 | Microchip Technology Incorporated | Split-gate flash memory cell with improved read performance |
| FR3099259B1 (fr) | 2019-07-24 | 2021-08-13 | St Microelectronics Rousset | Procédé de protection de données stockées dans une mémoire, et circuit intégré correspondant |
| CN112786602B (zh) * | 2019-11-06 | 2022-08-26 | 成都锐成芯微科技股份有限公司 | 单层多晶硅非易失性存储单元及其存储器 |
| CN111192616B (zh) * | 2020-04-14 | 2020-10-02 | 深圳市芯天下技术有限公司 | Nor flash芯片及在其擦除过程中消除过擦除的方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040080982A1 (en) * | 2002-10-28 | 2004-04-29 | Tower Semiconductor Ltd. | Complementary non-volatile memory cell |
| US20130228846A1 (en) * | 2012-03-05 | 2013-09-05 | Stmicroelectronics (Rousset) Sas | Nonvolatile memory cells with a vertical selection gate of variable depth |
| US20140063957A1 (en) * | 2011-12-02 | 2014-03-06 | Tsinghua University | Nor flash memory array structure, mixed nonvolatile flash memory and memory system comprising the same |
Family Cites Families (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5182725A (en) | 1987-11-20 | 1993-01-26 | Mitsubishi Denki Kabushiki Kaisha | Nonvolatile semiconductor memory device with reduced variation in source potential of floating gate type memory transistor and operating method therefor |
| US6433382B1 (en) | 1995-04-06 | 2002-08-13 | Motorola, Inc. | Split-gate vertically oriented EEPROM device and process |
| TW546778B (en) | 2001-04-20 | 2003-08-11 | Koninkl Philips Electronics Nv | Two-transistor flash cell |
| FR2844090A1 (fr) | 2002-08-27 | 2004-03-05 | St Microelectronics Sa | Cellule memoire pour registre non volatile a lecture rapide |
| US6894339B2 (en) | 2003-01-02 | 2005-05-17 | Actrans System Inc. | Flash memory with trench select gate and fabrication process |
| US7358134B2 (en) | 2003-09-15 | 2008-04-15 | Powerchip Semiconductor Corp. | Split gate flash memory cell and manufacturing method thereof |
| US7126188B2 (en) | 2004-05-27 | 2006-10-24 | Skymedi Corporation | Vertical split gate memory cell and manufacturing method thereof |
| US8139408B2 (en) | 2006-09-05 | 2012-03-20 | Semiconductor Components Industries, L.L.C. | Scalable electrically eraseable and programmable memory |
| US7696044B2 (en) | 2006-09-19 | 2010-04-13 | Sandisk Corporation | Method of making an array of non-volatile memory cells with floating gates formed of spacers in substrate trenches |
| US7723774B2 (en) | 2007-07-10 | 2010-05-25 | Silicon Storage Technology, Inc. | Non-diffusion junction split-gate nonvolatile memory cells and arrays, methods of programming, erasing, and reading thereof, and methods of manufacture |
| US7800159B2 (en) | 2007-10-24 | 2010-09-21 | Silicon Storage Technology, Inc. | Array of contactless non-volatile memory cells |
| US8072811B2 (en) | 2008-05-07 | 2011-12-06 | Aplus Flash Technology, Inc, | NAND based NMOS NOR flash memory cell, a NAND based NMOS NOR flash memory array, and a method of forming a NAND based NMOS NOR flash memory array |
| KR20100115612A (ko) | 2009-04-20 | 2010-10-28 | 삼성전자주식회사 | 프로그램 디스터브를 줄일 수 있는 비휘발성 반도체 메모리 장치 및 이 장치의 프로그램 방법 |
| WO2011100123A1 (fr) * | 2010-02-12 | 2011-08-18 | Aplus Flash Technology, Inc. | Mémoire à base flotox, modifiable par bit, combinée flash et eeprom |
| US8958245B2 (en) | 2010-06-17 | 2015-02-17 | Ememory Technology Inc. | Logic-based multiple time programming memory cell compatible with generic CMOS processes |
| KR101187641B1 (ko) * | 2011-03-04 | 2012-10-08 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치, 그 제조 방법, 및 그 동작 방법 |
| FR2987696B1 (fr) | 2012-03-05 | 2014-11-21 | St Microelectronics Rousset | Procede de lecture ecriture de cellules memoire non volatiles |
| JP5972700B2 (ja) | 2012-07-31 | 2016-08-17 | ルネサスエレクトロニクス株式会社 | メモリ装置 |
| US20140198583A1 (en) | 2013-01-17 | 2014-07-17 | Infineon Technologies Ag | Method and System for Reducing the Size of Nonvolatile Memories |
| TW201508753A (zh) | 2013-08-29 | 2015-03-01 | Chrong-Jung Lin | 記憶體元件、記憶體陣列與其操作方法 |
| FR3021803B1 (fr) * | 2014-05-28 | 2017-10-13 | Stmicroelectronics Rousset | Cellules memoire jumelles accessibles individuellement en lecture |
| FR3021804B1 (fr) * | 2014-05-28 | 2017-09-01 | Stmicroelectronics Rousset | Cellule memoire non volatile duale comprenant un transistor d'effacement |
| FR3025353B1 (fr) * | 2014-09-03 | 2016-09-09 | Stmicroelectronics Rousset | Memoire non volatile composite a effacement par page ou par mot |
-
2014
- 2014-09-03 FR FR1458239A patent/FR3025353B1/fr not_active Expired - Fee Related
-
2015
- 2015-07-09 US US14/795,742 patent/US9460798B2/en active Active
- 2015-07-30 CN CN201520565163.4U patent/CN204991153U/zh not_active Withdrawn - After Issue
- 2015-07-30 CN CN201510459611.7A patent/CN105390154B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20040080982A1 (en) * | 2002-10-28 | 2004-04-29 | Tower Semiconductor Ltd. | Complementary non-volatile memory cell |
| US20140063957A1 (en) * | 2011-12-02 | 2014-03-06 | Tsinghua University | Nor flash memory array structure, mixed nonvolatile flash memory and memory system comprising the same |
| US20130228846A1 (en) * | 2012-03-05 | 2013-09-05 | Stmicroelectronics (Rousset) Sas | Nonvolatile memory cells with a vertical selection gate of variable depth |
Also Published As
| Publication number | Publication date |
|---|---|
| CN105390154B (zh) | 2019-05-07 |
| CN204991153U (zh) | 2016-01-20 |
| US20160064089A1 (en) | 2016-03-03 |
| CN105390154A (zh) | 2016-03-09 |
| FR3025353B1 (fr) | 2016-09-09 |
| US9460798B2 (en) | 2016-10-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| FR3025353A1 (fr) | Memoire non volatile composite a effacement par page ou par mot | |
| FR3021804A1 (fr) | Cellule memoire non volatile duale comprenant un transistor d'effacement | |
| EP1342244B1 (fr) | Memoire flash effacable par page | |
| FR3021803A1 (fr) | Cellules memoire jumelles accessibles individuellement en lecture | |
| EP1495496B1 (fr) | Dispositif semiconducteur de memoire, non volatile, programmable et effacable electriquement, a une seule couche de materiau de grille, et plan memoire correspondant | |
| EP1014447A1 (fr) | Cellule mémoire à programmation unique en technologie CMOS | |
| FR2640797A1 (fr) | Dispositif de memoire electriquement effacable programmable a semi-conducteur et procede pour l'effacement et la programmation de celui-ci | |
| FR2996680A1 (fr) | Memoire non volatile comportant des transistors de selection verticaux | |
| FR3021806A1 (fr) | Procede de programmation d'une cellule memoire non volatile comprenant une grille de transistor de selection partagee | |
| FR2825829A1 (fr) | Dispositif de memoire a semiconducteur ayant des reseaux de cellules de memoire permettant un acces selectif | |
| FR2987696A1 (fr) | Procede de lecture ecriture de cellules memoire non volatiles | |
| EP1727152B1 (fr) | Architecture de mémoire EEPROM | |
| FR3025649A1 (fr) | Procede de polarisation d’un plan de source enterre d’une memoire non volatile a grilles de selection verticales | |
| FR3036221A1 (fr) | Structure d'interconnexion de cellules memoire jumelles | |
| FR2987700A1 (fr) | Memoire non volatile comprenant des mini caissons a potentiel flottant | |
| FR3049380A1 (fr) | Amelioration des performances en lecture d'un dispositif de memoire non volatile, en particulier un dispositif de memoire non volatile avec transistor de selection enterre | |
| FR2633433A1 (fr) | Dispositif de memoire non volatile a semiconducteur, notamment de memoire morte effacable et programmable electriquement, avec structure de cellule nand | |
| FR2976115A1 (fr) | Memoire non volatile a compensation de couplage capacitif entre lignes de bit | |
| FR3059458A1 (fr) | Dispositif compact de memoire non volatile du type a piegeages de charge dans une interface dielectrique | |
| FR2683664A1 (fr) | Memoire integree electriquement programmable a un seuil transistor. | |
| FR3070537A1 (fr) | Memoire non-volatile a encombrement restreint | |
| EP1863035B1 (fr) | Mémoire EEPROM ayant une résistance contre le claquage de transistors améliorée | |
| EP2977988B1 (fr) | Mémoire non volatile à résistance programmable | |
| FR2776820A1 (fr) | Memoire a grille flottante electriquement effacable organisee en mots | |
| FR2823900A1 (fr) | Memoire non volatile de type famos |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PLFP | Fee payment |
Year of fee payment: 2 |
|
| PLSC | Publication of the preliminary search report |
Effective date: 20160304 |
|
| PLFP | Fee payment |
Year of fee payment: 3 |
|
| PLFP | Fee payment |
Year of fee payment: 4 |
|
| PLFP | Fee payment |
Year of fee payment: 5 |
|
| PLFP | Fee payment |
Year of fee payment: 6 |
|
| ST | Notification of lapse |
Effective date: 20210506 |