[go: up one dir, main page]

CN112786602B - 单层多晶硅非易失性存储单元及其存储器 - Google Patents

单层多晶硅非易失性存储单元及其存储器 Download PDF

Info

Publication number
CN112786602B
CN112786602B CN202011083173.6A CN202011083173A CN112786602B CN 112786602 B CN112786602 B CN 112786602B CN 202011083173 A CN202011083173 A CN 202011083173A CN 112786602 B CN112786602 B CN 112786602B
Authority
CN
China
Prior art keywords
memory
group
transistors
transistor
memory cells
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202011083173.6A
Other languages
English (en)
Other versions
CN112786602A (zh
Inventor
宁丹
何忠波
王腾峰
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Chengdu Analog Circuit Technology Inc
Original Assignee
Chengdu Analog Circuit Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Chengdu Analog Circuit Technology Inc filed Critical Chengdu Analog Circuit Technology Inc
Priority to US17/087,429 priority Critical patent/US11515315B2/en
Priority to TW109138059A priority patent/TWI766416B/zh
Priority to KR1020200146661A priority patent/KR102533714B1/ko
Publication of CN112786602A publication Critical patent/CN112786602A/zh
Application granted granted Critical
Publication of CN112786602B publication Critical patent/CN112786602B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/68—Floating-gate IGFETs

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)
  • Non-Volatile Memory (AREA)

Abstract

本发明涉及一种单层多晶硅非易失性存储单元及其组结构和存储器。该存储单元包括一个选择晶体管和一个存储晶体管，所述选择晶体管与存储晶体管串联，而且两者以相互垂直的方式排布于衬底上。所述存储单元组包括4个所述的存储单元，排布成2行×2列的中心对称的阵列。所述存储器包含至少一个存储单元组。所述存储单元及其存储器用作一次性编程存储单元和存储器，具有面积小、编程效率和能力高、数据保持能力强的优点。

Description

单层多晶硅非易失性存储单元及其存储器
技术领域
本发明涉及一种单层多晶硅非易失性存储单元及其存储器，尤其涉及一次性可编程的非易失性存储单元及其存储器。
背景技术
非易失性存储器具有存入数据后即使断电也不会消失，并且可以长时间保持数据的优点，因此，目前在电子设备中得到广泛应用。其中单层多晶硅非易失性存储器发展非常迅速。它结构简单，性能稳定，被广泛的应用于各种集成电路。
单层多晶硅非易失性存储器分为多次可擦除可编程存储器、和一次性可编程的存储器。多次可擦除可编程的存储器的存储单元的面积普遍很大，不能满足大容量存储的需求，而且成本高。一次性可编程的存储器，相对编程能力偏弱、数据保持能力低。
另外，非易失性存储器的设计不断朝向节省空间的方向发展，致力于缩小尺寸，使集成度提高。
由此，行业内不断需求尺寸更小、同时编程能力强、数据保持能力高的可编程存储器。
发明内容
本发明涉及一种单层多晶硅非易失性存储单元、及其阵列和存储器结构，尤其一次性可编程存储单元及其存储器。
本发明的第一方面涉及一种单层多晶硅非易失性存储单元结构，包括：一个选择晶体管和一个存储晶体管，两者位于一个衬底中，所述选择晶体管包含选择栅，选择栅下的栅氧化物、源极和漏极；存储晶体管包含浮栅、浮栅下的栅氧化物、源极和漏极；所述选择晶体管与存储晶体管串联，而且两者以相互垂直的方式排布于所述衬底上。
在一个优选实施方式中，所述存储单元结构还包括一个电容，该电容与选择晶体管分别位于存储晶体管的两侧。该电容这样形成：使存储晶体管浮栅及其栅氧化物的远离选择晶体管的一端，沿垂直于并远离选择晶体管的方向延伸，覆盖衬底表面的一部分，形成一个电容。
在另一个优选实施方式中，所述存储单元中的选择晶体管和存储晶体管的类型相同，都是PMOS晶体管，或都是NMOS晶体管。在两个晶体管都是PMOS晶体管的情形下，所述衬底是N阱，N阱下面还有P基底。
本发明的第二方面涉及一种单层多晶硅非易失性存储单元组结构，它包括4个本发明的上述存储单元，排布成2行×2列的中心对称的阵列，所有存储单元的衬底合并成一体；其中每行中的两个存储单元呈左右镜像对称，其中两个选择晶体管分列于组的两边，两个存储晶体管左右相邻居于中间，每行中心处有一个有源区，位于两个存储晶体管之间的衬底中；每列中的两个存储单元呈上下镜像对称，其中上下两个选择晶体管的浮栅上下连通成一体，上下两个存储晶体管共用一个源极，夹在上下两个存储晶体管之间；所述有源区的掺杂类型与所述共用源极区的相同，而且上下两行中心处的有源区上下连通成一体，并在上下两行之间，与左右两侧的上下存储晶体管之间的共用源极相连。
在一个优选的实施方式中，存储单元组中的4个存储单元完全相同，包括各部分的组成和成分、以及结构等，各方面都相同。
在另一个优选实施方式中，存储单元组中的每个存储单元还包含有电容，该电容与选择晶体管分别位于存储晶体管的两侧，而且以这样的方式形成：使存储晶体管浮栅及其栅氧化物的远离选择晶体管的一端，沿垂直于并远离选择晶体管的方向延伸，覆盖衬底表面的一部分，形成一个电容；所述每行中心处的有源区位于左右两个存储单元的两个电容之间。
在另一个优选的实施方式中，存储单元组中的所有选择晶体管和存储晶体管的类型都相同。在晶体管是PMOS晶体管的情形下，所述衬底是N阱，N阱下面还有P基底，所述有源区是P掺杂区。
在再一个优选的实施方式中，所述存储单元组结构还包含：每行中有一根位线，连接至该行中各存储单元的选择晶体管的漏极；每列中有一根字线，连接至该列中各存储单元的选择晶体管的栅极；两列中间有一根公用线，连接至所述两列中所述两个存储晶体管之间的有源区，并通过有源区连接至该组中所有存储单元的存储晶体管的源极。
在一个更优选的实施方式中，在所述的存储单元组结构中，在位于所述4个中心对称排布的存储晶体管之间的组中心位置处的有源区内，有一个接触孔，所述公用线连接该接触孔，并由此通过有源区连接至该组中所有存储晶体管的源极。
本发明的第三方面涉及一种单层多晶硅非易失性存储器结构，它包括：至少一个本发明的上述非易失性存储单元组，组成一个阵列，每组在阵列中的排布方式均相同，而且各组的存储单元的衬底合并成一体，形成阵列的衬底；其中每列中不同组的上下对应位置处的选择晶体管的浮栅上下连通起来，形成一体；每列中不同组的上下对应位置处的行中心的所述有源区上下连通起来，形成一体；每行中有一根位线，连接至该行中各组的所有存储单元的选择晶体管的漏极；每列中有一根字线，连接至该列中各组的所有存储单元的选择晶体管的栅极；相邻两列中间有一根公用线，连接至所述列中各组的所述两个存储晶体管之间的有源区，并通过有源区连接至各组中所有存储晶体管的源极。
在一个优选实施方式中，存储器阵列中的各组都相同一致，包括组成、结构、排布等各方面。
在另一个优选实施方式中，在存储器阵列中，在每组的位于所述4个中心对称排布的存储晶体管之间的组中心位置处的有源区内，有一个接触孔，所述公用线连接该接触孔，并由此通过有源区连接至各组中所有存储晶体管的源极。
本发明的第四方面涉及本发明上述存储单元及其存储器的用途，它们分别用作一次性可编程存储单元，和一次性可编程存储器。
本发明的存储单元及其存储器，通过优化的结构和各元件排布方式，可以缩小面积、降低成本，同时提高编程效率和能力和数据保持能力，而且不需要调整芯片工艺来满足存储器的数据保持能力。
本发明的单层多晶硅存储单元及其存储器可以采用130nm或180nm逻辑工艺制造。
附图说明
图1a示出了本发明一个实施方式的包含上下2组无电容的存储单元的组阵列俯视图。
图1b示出沿图1a中的剖面线A-A得到的剖面视图。
图2a示出了与图1a所示相同的实施方式中的存储单元阵列的俯视图。
图2b示出了沿图2a中的剖面线B-B得到的上组存储单元组结构的剖面视图。
图3a示出了本发明一个实施方式的包含上下2组有电容的存储单元的组阵列的俯视图。
图3b示出了沿图3a中的剖面线A-A得到的剖面视图。
图4a示出了与图3a所示相同的实施方式中的存储单元阵列的俯视图。
图4b示出了沿图4a中的剖面线B-B得到的上组存储单元组结构的剖面视图。
图5示出了本发明一个实施方式中的包含6组（2×3）无电容的存储单元的组阵列。
图6示出了图5所示存储单元组阵列在不同操作期间连接至阵列的偏压信号。
图7示出了本发明一个实施方式中的包含6组（2×3）有电容的存储单元的组阵列。
图8示出了图7所示存储单元组阵列在不同操作期间连接至阵列的偏压信号。
附图中相同的编号指示相似的元件。
本发明的实施方式通过示例方式来说明，不局限于附图的图片所示的例子。应当理解，附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
发明的详细描述
本发明的单层多晶硅非易失性存储单元中，选择晶体管与存储晶体管串联，而且两者以相互垂直的方式排布于所述衬底上。这就可以在避免增大存储单元面积的前提下，增大两个晶体管的有源区之间的间距，即增大两者之间的浅沟槽隔绝区，有效间隔开两个晶体管的有源区。这对于尺寸日益缩小的晶体管存储器尤其有益。在其制备加工过程中，当离子注入形成有源区的源漏极时，增大的有源区间距，可保证两个晶体管的有源区的源漏极都形成充分，从而降低两管之间的阻抗，提高工作时的编程效率，也提高编程后的读取电流。
本发明的存储单元结构中，可以不包含电容，也可以包含电容。优选包含一个电容，它这样形成：使存储晶体管浮栅的远离选择晶体管的一端，沿垂直于并远离选择晶体管的方向延伸，覆盖衬底表面的一小部分，形成一个小电容。浮栅为电容的上极板，衬底为电容的下极板，浮栅下的栅氧化物为两极板之间的介质。
在编程操作时，电容可以将衬底的电势耦合到存储晶体管的浮栅，有利于更多的热电子更快地注入浮栅，提高编程效率，也提高存储单元的编程能力和数据保持能力。
本发明的存储单元中的选择晶体管和存储晶体管优选类型相同，都是PMOS晶体管，或都是NMOS晶体管。
在两个晶体管是PMOS类型的情形下，所述衬底是N阱，N阱下面还有P基底。
在两个晶体管是NMOS类型的情形下，所述衬底是P阱，P阱下面优选有深N阱，位于P基底上。
本发明的单层多晶硅非易失性存储单元组结构，包括4个本发明的上述存储单元，排布成2行×2列的中心对称的阵列。其中所有存储单元的衬底合并成一体；每行中的两个存储单元呈左右镜像对称，其中两个选择晶体管分列于组的两边，两个存储晶体管左右相邻居于中间，每行中心处有一个有源区，位于两个存储晶体管之间的衬底中；每列中的两个存储单元呈上下镜像对称，其中上下两个选择晶体管的浮栅上下连通成一体，上下两个存储晶体管共用一个源极，夹在上下两个存储晶体管之间；所述有源区的掺杂类型与所述共用源极区的相同，而且上下两行中心处的有源区上下连通成一体，并在上下两行之间，与左右两侧的上下存储晶体管之间的共用源极相连。
上述存储单元组中的4个存储单元可以相同或不同。优选完全相同，包括其每个部分的组成、成分、结构等，各方面都完全相同。
在存储单元组中的存储单元包含有电容的情形下，组中每行中心处的有源区位于左右两个存储单元的两个电容之间。
存储单元组中的所有选择晶体管和存储晶体管，优选类型相同。在PMOS类型晶体管的情形下，所述衬底是N阱，N阱下面还有P基底，所述有源区是P掺杂区。在NMOS类型晶体管的情形下，所述衬底是P阱，P阱下面优选有深N阱，位于P基底上。
存储单元组中还包含：每行中有一根位线，连接至该行中各存储单元的选择晶体管的漏极；每列中有一根字线，连接至该列中各存储单元的选择晶体管的栅极；两列中间有一根公用线，连接至所述两列中所述两个存储晶体管之间的有源区，并通过有源区连接至该组中所有存储单元的存储晶体管的源极。在位于所述4个中心对称排布的存储晶体管之间的组中心位置处的有源区内，有一个接触孔，所述公用线连接该接触孔，并由此通过有源区连接至该组中所有存储晶体管的源极。
所述组结构中两列共用一个公用线，而且组中4个存储晶体管共用一个接触孔连通公用线，有助于减小存储单元组的面积，而且简化制备过程中的加工步骤，降低成本。
本发明的单层多晶硅非易失性存储器结构，包括：至少一个本发明的上述非易失性存储单元组，组成一个阵列，每组在阵列中的排布方式均相同，而且各组的存储单元的衬底合并成一体，形成阵列的衬底；其中每列中不同组的上下对应位置处的选择晶体管的浮栅上下连通起来，形成一体；每列中不同组的上下对应位置处的行中心的所述有源区上下连通起来，形成一体；每行中有一根位线，连接至该行中各组的所有存储单元的选择晶体管的漏极；每列中有一根字线，连接至该列中各组的所有存储单元的选择晶体管的栅极；相邻两列中间有一根公用线，连接至所述列中各组的所述两个存储晶体管之间的有源区，并通过有源区连接至各组中所有存储晶体管的源极。
存储器阵列中的各组可以相同或不同，优选各组都完全相同一致，包括组成、结构等各方面，都完全相同。
本发明的存储器阵列中，每组中相邻两列共用一个公用线，而且每组中4个存储晶体管共用一个接触孔连通公用线，有助于减小阵列的面积，而且简化制备过程中的加工步骤，降低成本。
本发明存储单元组及其阵列中的每个非易失性存储单元都可以独立地进行编程。
下面结合附图对本发明的存储单元及其组结构和阵列结构进行描述。显然，附图中所描述的具体实施方式仅仅是本发明的一部分实施方式，而不是全部的实施方式。通常在此处附图中描述和示出的本发明实施方式的组件可以以各种不同的配置来布置和设计。因此，以下对在附图中提供的本发明的实施方式的详细描述，并非旨在限制要求保护的本发明的范围，而是仅仅表示本发明的选定实施方式。基于本发明的实施方式，本领域技术人员在没有做出创造性劳动的前提下所获得的所有其他实施方式，都属于本发明保护的范围。
图1a示出了本发明一个实施方式的包含上下2组无电容的存储单元的组的阵列，图2a中的组的阵列与图1a相同。图1b是沿图1a中的剖面线A-A得到的剖面视图，图2b是沿图2a中的剖面线B-B得到的上组的剖面视图，下组的剖面视图与上组的相同。
图1a中的一个存储单元包括一个选择晶体管101和存储晶体管102，两者都是PMOS晶体管，位于一个N阱衬底中。N阱衬底位于P基底上。选择晶体管中有浮栅，也称为选择栅（SG），连接字线（WL），选择晶体管的漏极连接位线（BL）。选择晶体管101与存储晶体管102串联，两者以相互垂直的排布方式、相互间隔地排布在N阱中，而且两者的有源区之间由浅沟槽区（STI）隔开。存储晶体管102中有浮栅（FG）。
图1a所示的每组无电容的存储单元的组结构中，包括4个存储单元，位于同一个N阱中。4个存储单元排布成2行×2列的中心对称的阵列。组中4个存储单元相同，包括组成、成分、和结构等完全相同，只是排布位置和方位不同。
以上组为例，每行中的两个存储单元呈左右镜像对称，例如第一行中的两个选择晶体管101和101’分列于上组的两边，两个存储晶体管102和102’左右相邻居于中间，第一行中心处有一个P型有源区104，位于两个存储晶体管102和102’之间的N阱衬底中。
该组中，每列中的两个存储单元呈上下镜像对称，其中上下两个选择晶体管的浮栅上下连通成一体，上下两个存储晶体管共用一个源极，夹在上下两个存储晶体管之间。例如第一列中的上下两个存储晶体管共用一个源极106。
该组中，上下两行中心处的P有源区104上下连通成一体，并在上下两行之间，与左右两侧的上下存储晶体管之间的共用源极106和106’相连。
该组中，在位于所述4个中心对称排布的存储晶体管之间的组中心位置处的有源区104内，有一个接触孔105，公用线COM连接该接触孔，并由此通过有源区104连接至该组中所有存储晶体管的源极106和106’。
在每组中，每行中有一根位线（BL），连接至该行中各存储单元的选择晶体管的漏极；每列中有一根字线(WL)，连接至该列中各存储单元的选择晶体管的栅极。
每组中相邻两列之间有一根公用线(COM)，连接至组中所述两个存储晶体管之间的有源区，并通过有源区连接至该组中所有存储单元的存储晶体管的源极。
图1a中所示的存储单元组的阵列，它包括：上下2个本发明的存储单元组，该阵列中每组的排布方式都相同，而且各组的存储单元的衬底合并成一体，形成阵列的N阱衬底；其中每列中上下组的上下对应位置处的选择晶体管的浮栅上下连通起来，形成一体；每列中上下组的上下对应位置处的行中心的所述有源区上下连通起来，形成一体。每行中有一根位线（BL），连接至该行中各组的所有存储单元的选择晶体管的漏极；每列中有一根字线(WL)，连接至该列中各组的所有存储单元的选择晶体管的栅极；相邻两列中间有一根公用线(COM)，连接至所述列中两个存储晶体管之间的有源区，并通过有源区连接至各组中所有存储晶体管的源极。
在该阵列中，每组都相同，包括组成、成分、结构、排布等都完全相同。
图3a示出了本发明一个实施方式的包含上下2组有电容的存储单元的组的阵列，图4a中的组的阵列与图3a相同。图3b是沿图3a中的剖面线A-A得到的剖面视图，图4b是沿图4a中的剖面线B-B得到的上组的剖面视图，下组的剖面视图与上组的相同。
图3a中的一个存储单元包括一个选择晶体管201、存储晶体管202、和电容203，两个晶体管都是PMOS晶体管，位于一个N阱衬底中。N阱衬底位于P基底上。选择晶体管中有浮栅，也称为选择栅（SG），连接字线（WL），选择晶体管的漏极连接位线（BL）。选择晶体管201与存储晶体管202串联，两者以相互垂直的排布方式、相互间隔地排布在N阱中，而且两者的有源区之间由浅沟槽区（STI）隔开。存储晶体管202中有浮栅（FG）。
电容203与选择晶体管201分别位于存储晶体管202的两侧，该电容这样形成：使存储晶体管202的浮栅及其栅氧化物的远离选择晶体管201的一端，沿垂直于并远离选择晶体管的方向延伸，覆盖衬底表面的一部分，形成一个电容。
图3a所示的每组有电容的存储单元的组结构中，包括4个存储单元，位于同一个N阱中。4个存储单元排布成2行×2列的中心对称的阵列。组中4个存储单元相同，包括组成、成分、和结构等完全相同，只是排布位置和方位不同。
以上组为例，每行中的两个存储单元呈左右镜像对称，例如第一行中的两个选择晶体管201和201’分列于上组的两边，两个存储晶体管202和202’左右相邻居于中间，第一行中心处有一个P型有源区204，位于两个电容203和203’之间的N阱衬底中。
该组中，每列中的两个存储单元呈上下镜像对称，其中上下两个选择晶体管的浮栅上下连通成一体，上下两个存储晶体管共用一个源极，夹在上下两个存储晶体管之间。例如第一列中的上下两个存储晶体管共用一个源极206。
该组中，上下两行中心处的P有源区204上下连通成一体，并在上下两行之间，与左右两侧的上下存储晶体管之间的共用源极206和206’相连。
该组中，在位于所述4个中心对称排布的存储晶体管之间的组中心位置处的有源区204内，有一个接触孔205，公用线COM连接该接触孔，并由此通过有源区204连接至该组中所有存储晶体管的源极206和206’。
在每组中，每行中有一根位线（BL），连接至该行中各存储单元的选择晶体管的漏极；每列中有一根字线(WL)，连接至该列中各存储单元的选择晶体管的栅极。
每组中相邻两列之间有一根公用线(COM)，连接至组中所述两个存储晶体管之间的有源区，并通过有源区连接至该组中所有存储单元的存储晶体管的源极。
图3a中所示的存储单元组的阵列，它包括：上下2个本发明的存储单元组，该阵列中每组的排布方式都相同，而且各组的存储单元的衬底合并成一体，形成阵列的N阱衬底；其中每列中上下组的上下对应位置处的选择晶体管的浮栅上下连通起来，形成一体；每列中上下组的上下对应位置处的行中心的所述有源区上下连通起来，形成一体。每行中有一根位线（BL），连接至该行中各组的所有存储单元的选择晶体管的漏极；每列中有一根字线(WL)，连接至该列中各组的所有存储单元的选择晶体管的栅极；相邻两列中间有一根公用线(COM)，连接至所述列中两个存储晶体管之间的有源区，并通过有源区连接至各组中所有存储晶体管的源极。
在该阵列中，每组都完全相同，包括组成、成分、结构、排布等。
图5示出了本发明一个包含6组（2×3）无电容的存储单元的组的阵列。以该阵列中的第一组为例，说明其操作电压及其工作过程。
图6示出了图5所示阵列中的第一存储单元组在不同操作期间连接至阵列的偏压信号。图6中Vpp为正高压，对于5v工艺，Vpp为例如7-8v。Vrd为读取时的操作电压（正压），例如大约为2v。Vdd为电源电压，例如为5v或3.3v。
所述组中每个存储单元都可以独立地进行编程。在编程期间，电子注入所选单元的浮栅，导致读出晶体管的阈值电压降低，使之更容易导通，从而引起读出操作期间的读出电流升高。在编程期间，BL和N阱被驱动至高压Vpp（例如7-8v）。P基底接地。
在工作操作中，可以指定组中的一个存储单元用于编程。
如图6所示，在工作操作中，假设指定第一组中的存储单元400为编程单元和读单元。存储单元400可以这样进行编程：驱动WL至0v，BL至Vpp，COM至0v，N阱至Vpp。由于存储单元400中的选择晶体管的栅极电势WL为0，低于BL电势，使选择晶体管导通，连接BL至存储晶体管的漏极，导致存储晶体管的源极与漏极之间被施加Vpp高电压差，产生贯穿沟道的高横向电场。因此导致漏极耗尽区处产生高能热电子。同时，浮栅被编程高压耦合呈正电势，由碰撞电离所产生的热电子，被浮栅所吸引，并注入浮栅内。因此，浮栅中的电子数量在编程期间增加。
存储单元401的选择晶体管的栅极WL电势与BL电势相同，都是Vpp，选择晶体管不能导通，因此存储晶体管的源极与漏极之间不能形成横向电场，没有热电子产生，不能编程。
存储单元402的选择晶体管的栅极WL电势为0，与BL电势相同，选择晶体管不导通。并存储晶体管的漏极和源极不存在电势差，不能形成横向电场，因此也不能编程。
存储单元403的选择晶体管的栅极WL电势高于BL电势，选择晶体管不能导通，因此存储晶体管的源极与漏极之间也不能形成横向电场，不能编程。
如图6所示，当指定存储单元400为读单元时，其选择晶体管的栅极WL电势为0，低于BL电势Vrd，并选择晶体管导通，使BL连接至存储晶体管的漏极，存储晶体管的源极与漏极之间存在电势差，形成电场。已编程的400单元中的存储晶体管由于编程后存储大量电子，所以存储晶体管导通，在存储晶体管的沟道横电场作用下，产生读出电流。
在存储单元401中，其选择晶体管的栅极WL电势为Vdd，高于BL电势，选择晶体管截止。所以在存储单元401中不会产生BL电流。
在存储单元402中，其选择晶体管的栅极WL电势为0，与BL电势相同，选择晶体管不导通，该存储晶体管也不存在源漏端的横向电场。
在存储单元403中，其选择晶体管的栅极WL电势为Vdd，高于BL电势，选择晶体管截止。
图7示出了本发明一个包含6组（2×3）有电容的存储单元的组的阵列。图8示出了图7所示阵列中的第一存储单元组在不同操作期间连接至阵列的偏压信号。其编程操作和读操作与上述无电容的存储单元的组阵列相同。不同在于，存储单元中有电容存在时，在编程操作中，由于N阱衬底为高电势，电容有利于将存储单元中的存储晶体管的浮栅耦合至高电势，使编程中浮栅能更快地俘获更多的热电子，提高编程效率，而且提高数据保持能力。

Claims (13)

1.一种单层多晶硅非易失性存储单元结构，包括：一个选择晶体管和一个存储晶体管，两者位于一个衬底中，所述选择晶体管包含选择栅极，选择栅下的栅氧化物、源极和漏极；存储晶体管包含浮栅、浮栅下的栅氧化物、源极和漏极；所述选择晶体管与存储晶体管串联，而且两者以相互垂直的方式，相互间隔排布于所述衬底上。
2.如权利要求1所述的存储单元结构，还包括一个电容，它与选择晶体管分别位于存储晶体管的两侧，所述电容这样形成：使存储晶体管浮栅及其栅氧化物的远离选择晶体管的一端，沿垂直于并远离选择晶体管的方向延伸，覆盖衬底表面的一部分，形成一个电容。
3.如权利要求1或2所述的存储单元结构，其中所述的选择晶体管和存储晶体管的类型相同，都是PMOS晶体管，或都是NMOS晶体管。
4.一种单层多晶硅非易失性存储单元组结构，它包括4个权利要求1所述的存储单元，排布成2行×2列的中心对称的阵列，所有存储单元的衬底合并成一体；
每行中的两个存储单元呈左右镜像对称，其中两个选择晶体管分列于组的两边，两个存储晶体管左右相邻居于中间，每行中心处有一个有源区，位于两个存储晶体管之间的衬底中；
每列中的两个存储单元呈上下镜像对称，其中上下两个选择晶体管的浮栅上下连通成一体，上下两个存储晶体管共用一个源极，夹在上下两个存储晶体管之间；
所述有源区的掺杂类型与所述共用源极区的相同，而且上下两行中心处的有源区上下连通成一体，并在上下两行之间，与左右两侧的上下存储晶体管之间的共用源极相连。
5.如权利要求4所述的存储单元组结构，组中的4个存储单元的组成、成分和结构都相同。
6.如权利要求4或5所述的存储单元组结构，其中所述的每个存储单元中还包含有电容，在每个存储单元中，所述电容与选择晶体管分别位于存储晶体管的两侧，该电容这样形成：使存储晶体管浮栅及其栅氧化物的远离选择晶体管的一端，沿垂直于并远离选择晶体管的方向延伸，覆盖衬底表面的一部分，形成一个电容；所述每行中心处的有源区位于左右两个存储单元的两个电容之间。
7.如权利要求4或5所述的存储单元组结构，它还包含：
每行中有一根位线，连接至该行中各存储单元的选择晶体管的漏极；
每列中有一根字线，连接至该列中各存储单元的选择晶体管的栅极；
两列中间有一根公用线，连接至所述两列中所述两个存储晶体管之间的有源区，并通过有源区连接至该组中所有存储单元的存储晶体管的源极。
8.如权利要求7所述的存储单元组结构，其中在位于所述4个中心对称排布的存储晶体管之间的组中心位置处的有源区内，有一个接触孔，所述公用线连接该接触孔，并由此通过有源区连接至该组中所有存储晶体管的源极。
9.一种单层多晶硅非易失性存储器结构，它包括：至少一个权利要求4-8中任一项所述的非易失性存储单元组，组成一个阵列，该阵列中每组的排布方式都相同，而且各组的存储单元的衬底合并成一体，形成阵列的衬底；
其中每列中不同组的上下对应位置处的选择晶体管的浮栅上下连通起来，形成一体；每列中不同组的上下对应位置处的行中心的所述有源区上下连通起来，形成一体；
每行中有一根位线，连接至该行中各组的所有存储单元的选择晶体管的漏极；
每列中有一根字线，连接至该列中各组的所有存储单元的选择晶体管的栅极；
相邻两列中间有一根公用线，连接至所述列中各组的所述两个存储晶体管之间的有源区，并通过有源区连接至各组中所有存储晶体管的源极。
10.如权利要求9所述的存储器结构，其中所述的阵列中，每组都相同。
11.如权利要求9或10所述的存储器结构，其中所述的阵列中，在每组的位于所述4个中心对称排布的存储晶体管之间的组中心位置处的有源区内，有一个接触孔，所述公用线连接该接触孔，并由此通过有源区连接至各组中所有存储晶体管的源极。
12.一种权利要求1或2所述的存储单元的用途，它用作一次性可编程存储单元。
13.一种权利要求9或10所述的存储器的用途，它用作一次性可编程存储器。
CN202011083173.6A 2019-11-06 2020-10-12 单层多晶硅非易失性存储单元及其存储器 Active CN112786602B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US17/087,429 US11515315B2 (en) 2019-11-06 2020-11-02 Single-layer polysilicon nonvolatile memory cell and memory including the same
TW109138059A TWI766416B (zh) 2019-11-06 2020-11-02 單層多晶矽非易失性存儲單元及其組結構和記憶體
KR1020200146661A KR102533714B1 (ko) 2019-11-06 2020-11-05 단층 폴리실리콘 비휘발성 메모리 셀 및 그 메모리

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN201911077565 2019-11-06
CN2019110775659 2019-11-06

Publications (2)

Publication Number Publication Date
CN112786602A CN112786602A (zh) 2021-05-11
CN112786602B true CN112786602B (zh) 2022-08-26

Family

ID=75750477

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011083173.6A Active CN112786602B (zh) 2019-11-06 2020-10-12 单层多晶硅非易失性存储单元及其存储器

Country Status (3)

Country Link
KR (1) KR102533714B1 (zh)
CN (1) CN112786602B (zh)
TW (1) TWI766416B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115425068A (zh) * 2022-11-04 2022-12-02 广州粤芯半导体技术有限公司 半导体结构及其制备方法

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6920067B2 (en) * 2002-12-25 2005-07-19 Ememory Technology Inc. Integrated circuit embedded with single-poly non-volatile memory
US7759721B2 (en) * 2006-05-17 2010-07-20 Macronix International Co., Ltd. Single poly non-volatile memory device with inversion diffusion regions and methods for operating the same
JP4768557B2 (ja) * 2006-09-15 2011-09-07 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
CN102088001B (zh) * 2009-12-04 2013-10-09 中芯国际集成电路制造(上海)有限公司 快闪存储器及其制作方法
US20140048867A1 (en) * 2012-08-20 2014-02-20 Globalfoundries Singapore Pte. Ltd. Multi-time programmable memory
US9236453B2 (en) * 2013-09-27 2016-01-12 Ememory Technology Inc. Nonvolatile memory structure and fabrication method thereof
US9171856B2 (en) * 2013-10-01 2015-10-27 Ememory Technology Inc. Bias generator for flash memory and control method thereof
US9508396B2 (en) * 2014-04-02 2016-11-29 Ememory Technology Inc. Array structure of single-ploy nonvolatile memory
FR3025353B1 (fr) * 2014-09-03 2016-09-09 Stmicroelectronics Rousset Memoire non volatile composite a effacement par page ou par mot
KR102463920B1 (ko) * 2016-02-12 2022-11-07 에스케이하이닉스 주식회사 싱글 폴리 불휘발성 메모리 셀 및 메모리 셀 어레이, 동작 방법
US10355015B2 (en) * 2016-03-23 2019-07-16 Sandisk Technologies Llc Three-dimensional NAND memory device with common bit line for multiple NAND strings in each memory block
CN114551452A (zh) * 2016-10-21 2022-05-27 联华电子股份有限公司 单层多晶硅电子抹除式可复写只读存储器
KR102423766B1 (ko) * 2017-07-26 2022-07-21 삼성전자주식회사 3차원 반도체 소자
KR102385951B1 (ko) * 2018-02-23 2022-04-14 에스케이하이닉스 시스템아이씨 주식회사 프로그램 효율이 증대되는 원 타임 프로그래머블 메모리 및 그 제조방법

Also Published As

Publication number Publication date
CN112786602A (zh) 2021-05-11
TW202119425A (zh) 2021-05-16
KR102533714B1 (ko) 2023-05-18
KR20210055615A (ko) 2021-05-17
TWI766416B (zh) 2022-06-01

Similar Documents

Publication Publication Date Title
TWI517413B (zh) 非揮發性記憶體結構
US8378407B2 (en) Floating gate inverter type memory cell and array
US7391647B2 (en) Non-volatile memory in CMOS logic process and method of operation thereof
US9362374B2 (en) Simple and cost-free MTP structure
US8330189B2 (en) One-time programmable memory and method for making the same
US9312014B2 (en) Single-layer gate EEPROM cell, cell array including the same, and method of operating the cell array
US9818867B2 (en) Simple and cost-free MTP structure
US9659951B1 (en) Single poly nonvolatile memory cells, arrays thereof, and methods of operating the same
US7528436B2 (en) Scalable electrically eraseable and programmable memory
KR101194917B1 (ko) 반도체 메모리 소자 및 그 제조방법
JP2006511940A (ja) 横型フローティングスペーサを備えたマルチレベルメモリセル
US7869279B1 (en) EEPROM memory device and method of programming memory cell having N erase pocket and program and access transistors
CN112786602B (zh) 单层多晶硅非易失性存储单元及其存储器
TW202135291A (zh) 積體晶片以及形成記憶體裝置的方法
US11515315B2 (en) Single-layer polysilicon nonvolatile memory cell and memory including the same
KR102128665B1 (ko) Nor형 플래시 메모리 및 이의 제조 방법
KR102813229B1 (ko) 안티퓨즈 otp 비휘발성 메모리 셀 및 그 메모리
TWI839850B (zh) 低功耗的多次可編程非易失性記憶單元及其記憶體
CN119584540B (zh) 一种非易失性存储单元及其存储器
TWI839849B (zh) 低功耗的多次可編程非易失性記憶單元及其記憶體
KR20110000941A (ko) 싱글 게이트 구조의 반도체 메모리 소자 및 싱글 게이트 구조의 반도체 메모리 소자 어레이
KR20110000943A (ko) 싱글 게이트 구조의 반도체 메모리 소자 및 싱글 게이트 구조의 반도체 메모리 소자 어레이
TW202002254A (zh) 反或型快閃記憶體及其製造方法
KR20100013936A (ko) 플래시 메모리 소자, 이의 동작 방법 및 제조 방법

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
PE01 Entry into force of the registration of the contract for pledge of patent right

Denomination of invention: Single layer polycrystalline silicon non-volatile storage unit and its memory

Granted publication date: 20220826

Pledgee: Bank of Chengdu science and technology branch of Limited by Share Ltd.

Pledgor: CHENGDU ANALOG CIRCUIT TECHNOLOGY Inc.

Registration number: Y2024510000214

PE01 Entry into force of the registration of the contract for pledge of patent right
PC01 Cancellation of the registration of the contract for pledge of patent right

Granted publication date: 20220826

Pledgee: Bank of Chengdu science and technology branch of Limited by Share Ltd.

Pledgor: CHENGDU ANALOG CIRCUIT TECHNOLOGY Inc.

Registration number: Y2024510000214

PC01 Cancellation of the registration of the contract for pledge of patent right
PE01 Entry into force of the registration of the contract for pledge of patent right

Denomination of invention: Single layer polycrystalline silicon non-volatile storage unit and its memory

Granted publication date: 20220826

Pledgee: Bank of Chengdu science and technology branch of Limited by Share Ltd.

Pledgor: CHENGDU ANALOG CIRCUIT TECHNOLOGY Inc.

Registration number: Y2025980002643

PE01 Entry into force of the registration of the contract for pledge of patent right