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FR2982700A1 - Amplificateur de lecture avec transistors de precharge et de decodage a grille double - Google Patents

Amplificateur de lecture avec transistors de precharge et de decodage a grille double Download PDF

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FR2982700A1
FR2982700A1 FR1160396A FR1160396A FR2982700A1 FR 2982700 A1 FR2982700 A1 FR 2982700A1 FR 1160396 A FR1160396 A FR 1160396A FR 1160396 A FR1160396 A FR 1160396A FR 2982700 A1 FR2982700 A1 FR 2982700A1
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control signal
decoding
line
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FR1160396A
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FR2982700B1 (fr
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Richard Ferrant
Joerg Vollrath
Roland Thewes
Wolfgang Hoenlein
Hofmann Franz
Gerhard Enders
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Original Assignee
Soitec SA
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Abstract

L'invention concerne un amplificateur de lecture pour lire et amplifier des données mémorisées dans une cellule de mémoire, l'amplificateur de lecture étant connecté entre une ligne de bit BL et une ligne de bit de référence BL complémentaire de la première ligne de bit et comprenant : - un circuit de lecture (SC) capable de fournir une sortie indicative des données mémorisées dans la cellule de mémoire ; et - un circuit de précharge et de décodage (PDC) comprenant une paire de transistors à grille double (T5, T6) pour précharger les première et deuxième lignes de bit pendant une opération de précharge et pour transférer la sortie fournie par le circuit de lecture à une ligne de données pendant une opération de lecture.

Description

a Domaine de l'invention L'invention concerne généralement une mémoire à semi-conducteurs, telle qu'une mémoire vive dynamique (DRAM), et plus particulièrement un amplificateur de lecture pour lire et amplifier des données mémorisées dans une pluralité de cellules de mémoire d'une matrice de cellules de mémoire. Contexte de l'invention En fait, une mémoire DRAM est un circuit intégré qui mémorise des données sous une forme binaire (par exemple, « 1 » ou « 0 ») dans un grand nombre de cellules. Les données sont mémorisées dans une cellule en tant que charge sur un condensateur situé dans la cellule. Généralement, un niveau logique haut est approximativement égal à la tension d'alimentation et un niveau logique bas est approximativement égal à la masse. Les cellules d'une mémoire DRAM classique sont agencées en une matrice de sorte qu'un adressage et un accès aux cellules individuelles puissent être effectués. La matrice peut être considérée comme des rangées et des colonnes de cellules. Chaque rangée comprend une ligne de mot qui interconnecte les cellules sur la rangée avec un signal de commande commun. De manière similaire, chaque colonne comprend une ligne de bit qui est couplée au plus à une cellule dans chaque rangée. Ainsi, les lignes de mot et de bit peuvent être commandées de manière à accéder individuellement à chaque cellule de la matrice. Pour extraire des données d'une cellule, un accès au condensateur d'une cellule est effectué en sélectionnant la ligne de mot associée à la cellule. Une ligne de bit complémentaire qui est appariée avec la ligne de bit pour la cellule sélectionnée est équilibrée à une tension d'équilibre. Cette tension d'équilibrage (Veq) est généralement à mi-chemin entre des niveaux logiques haut Vdd et bas Vss (généralement la masse). Ainsi, de manière classique, les lignes de bit sont équilibrées à la moitié de la tension d'alimentation, Vdd/2. Lorsque la ligne de mot est activée pour la cellule sélectionnée, le condensateur de la cellule sélectionnée décharge la tension stockée sur la ligne de bit, modifiant ainsi la tension sur la ligne de bit. Un amplificateur différentiel, appelé de manière classique amplificateur de lecture, est ensuite utilisé pour lire et amplifier la différence de tension sur la paire de lignes de bit. Afin de satisfaire aux contraintes d'aire d'une mémoire, une technique d'empilage, dite technique de « décalage », est utilisée de manière classique pour prendre en compte la différence de pas entre l'amplificateur de lecture et les cellules. Plusieurs amplificateurs de lecture sont par conséquent décalés l'un derrière l'autre dans la direction longitudinale des lignes de bit. Cependant, cette architecture a pour inconvénient qu'une ligne de bit et son complémentaire s'étendent sur tous les amplificateurs de lecture décalés. Cela conduit à un encombrement de l'espace disponible étant donné que le métal-0 (métal utilisé pour les lignes de bit) recouvre en fait 100 % des amplificateurs de lecture. De plus, l'adressage d'une cellule spécifique de la mémoire nécessite des bus d'adresses de rangée et de colonne réalisés à partir de pistes métalliques, généralement des pistes de métal-l. Lorsque des bus de 64 adresses de colonne sont utilisés pour décoder les amplificateurs de lecture de la matrice d'amplificateurs de lecture, environ 100 pistes de métal-1 doivent être présentes pour les alimentations, les commandes de contrôle, les entrée/sortie et le décodage (64 pistes pour ce dernier groupe). Mais dans un avenir immédiat, il sera nécessaire de se concentrer sur les circuits de coeur d'une mémoire DRAM, en particulier sur l'amplificateur de lecture. En effet, avec l'introduction de la technologie FDSOI (silicium sur isolant totalement appauvri) ou l'introduction d'une grille métallique à k élevé, les dispositifs deviendront plus petits et les lignes métalliques pourraient devenir le facteur de limitation, et non plus la taille des dispositifs. On doit par conséquent comprendre que 100 pistes de métal-1 constituent un nombre beaucoup trop grand. La figure 1 montre une architecture de mémoire qui aide à limiter l'encombrement de l'espace disponible en divisant la matrice de cellules de mémoire en sous-matrices MCO, MC1, MC2, MC3, en divisant les amplificateurs de lecture en paires de banques d'amplificateurs de lecture décalés et en prévoyant les lignes de bit selon un agencement entrelacé de sorte qu'elles alternent dans la direction latérale des lignes de mot WL entre une ligne de bit BLO, BL2 couplée à un amplificateur de lecture SAO, SA2 de la première banque de la paire et une ligne de bit BL1, BL3 couplée à un amplificateur de lecture SA1, SA3 de la deuxième banque de la paire. L'agencement alterné des lignes de bit résulte en des espaces d'interconnexion disponibles dans chaque banque d'amplificateurs de lecture de la paire parallèle aux lignes de bit. Avec cet agencement alterné, le métal-0 ne recouvre maintenant que 50 % des amplificateurs de lecture. Avec des contraintes assouplies sur les amplificateurs de lecture, l'agencement est plus facile. Sur la figure 1, seuls les signaux pertinents sont 10 représentés à des fins de clarté : - des signaux de décodage de ligne (PpcN circulant dans la direction X et utilisant le métal-1 sont utilisés pour adresser une ligne d'amplificateurs de lecture ; 15 - des signaux de décodage de colonne circulant sur les lignes de sélection de colonne (CSLi, CSLj) dans la direction Y (décodage de colonne) et utilisant le métal-2 sont utilisés pour adresser une colonne d'amplificateurs de lecture ; 20 - des lignes d'entrée/sortie locales (LIO et son complémentaire LIO) utilisant le métal-1 sont utilisées pour transférer les données lues et amplifiées des amplificateurs de lecture aux lignes d'entrée/sortie globales (GIOm, GIOn et leurs 25 complémentaires GlOm,GIOn) s'étendant perpendiculairement aux lignes d'entrée/sortie locales et utilisant le métal-2. La longueur des lignes d'entrée/sortie locales (c'est-à-dire le nombre d'amplificateurs de lecture liés à celles-ci) dépend 30 des contraintes d'agencement, du décalage, des règles de pas de métal-2, de la spécification de circuit, etc. Chaque ligne de sélection de colonne (CSLi, CSLj) décode une colonne d'amplificateurs de lecture dans des banques qui sont sur le trajet. Les amplificateurs de 35 lecture SAO, SA1, SA2, SA3 sélectionnés ont un comportement valide (lecture ou écriture), tandis que ceux à moitié sélectionnés SA4, SA5 restent dans l'état HZ (haute impédance) et ne perturbent pas les lignes d'entrée/sortie globales excepté qu'ils sont des parasites supplémentaires à charger/décharger. Les données présentent sur les lignes d'entrée/sortie globales entrent sur toutes les lignes d'entrée/sortie locales et, par conséquent, une précharge doit être effectuée au début de l'accès suivant pour assurer une lecture et un rafraîchissement corrects. Cela ne peut pas être anticipé. Si on considère le nombre d'amplificateurs de lecture et la longueur de métal totale (lignes d'entrée/sortie globales et locales), une puissance importante peut alors être dissipée. De plus, un amplificateur de lecture classique fabriqué dans une technologie CMOS à silicium massif est réalisé avec onze transistors et augmente ainsi l'aire de surface du circuit entier.
Plusieurs solutions sont possibles pour surmonter les problèmes de parasites et les possibles pics de puissance. Selon une première solution, un décodeur local (référence au commutateur S sur la figure 1) peut être ajouté entre les lignes d'entrée/sortie locales et les lignes d'entrée/sortie globales. Dans ce cas, les lignes d'entrée/sortie locales non sélectionnées ne sont pas perturbées par les lignes d'entrée/sortie globales et peuvent être préchargées à l'avance et permettre des temps de cycle très courts. Selon une deuxième solution, un décodeur, qui peut être aussi simple que, par exemple, une porte NON OU ou NON ET, peut être ajouté entre une ligne de sélection de colonne et le signal de décodage de rangée (PpcH. Avec cette deuxième solution, le contenu de la moitié des amplificateurs de lecture sélectionnés n'est pas affecté par les lignes d'entrée/sortie locales. La charge le long des lignes de sélection de colonne peut également être réduite (le décodeur étant utilisé en tant que suramplificateur de signal local), tandis que le temps de cycle peut être amélioré. Cette deuxième solution est décrite en particulier dans la demande de brevet français n° 1152256 déposée par le demandeur le 18 mars 2011 et pas encore publiée.
Les première et deuxième solutions peuvent être toutes deux appliquées simultanément, ce qui génère de très bonnes performances, mais peut ne pas être optimal du point de vue de l'agencement. En effet, le seul emplacement possible pour ces décodeurs est à proximité immédiate des amplificateurs de lecture (ou même dans l'agencement d'amplificateurs de lecture), ce qui introduit un agencement « irrégulier » dans une région très sensible.
Résumé de l'invention L'invention a pour objet de proposer une mémoire à semi-conducteurs qui ne souffre pas des inconvénients mentionnés ci-dessus, et en particulier une mémoire à semi-conducteurs dans laquelle les amplificateurs de lecture sont introduits sans contrainte d'agencement particulier et sans pénalité d'aire. A cet égard, l'invention propose, selon son premier aspect, un amplificateur de lecture pour lire et amplifier des données mémorisées dans une cellule de mémoire, l'amplificateur de lecture étant connecté entre une ligne de bit et une ligne de bit de référence complémentaire de la première ligne de bit et comprenant : - un circuit de lecture capable de fournir une sortie indicative des données mémorisées dans la cellule de mémoire ; et - un circuit de précharge et de décodage comprenant une paire de transistors à grille double pour précharger les première et deuxième lignes de bit pendant une opération de précharge et pour transférer la sortie fournie par le circuit de lecture à une ligne de données pendant une opération de lecture.
D'autres aspects préférés, bien que non limitatifs, de cette mémoire sont les suivants : - chaque transistor à grille double du circuit de précharge et de décodage comporte une première grille et une deuxième grille, les premières grilles des transistors à grille double étant toutes deux commandées par un signal de commande de décodage et les deuxièmes grilles des transistors à grille double étant toutes deux commandées par un signal de commande de précharge ; - chaque transistor à grille double est capable de fonctionner dans l'un ou l'autre d'un mode à appauvrissement et d'un mode à enrichissement par rapport à l'état de la première grille du transistor commandée par le signal de commande de décodage en fonction de l'état de la deuxième grille du transistor commandée par le signal de commande de précharge ; - chaque transistor à grille double est capable de fonctionner dans un mode à appauvrissement lorsque le signal de commande de précharge est dans l'état actif, et capable de fonctionner dans un mode à enrichissement lorsque le signal de commande de précharge est dans l'état inactif ; - l'amplificateur de lecture est réalisé sur un substrat semi-conducteur sur isolant comprenant une 35 mince couche de matériau semi-conducteur séparée d'un substrat par une couche isolante, et les transistors à grille double comprennent chacun des première et deuxième grilles, l'une étant une grille arrière formée dans le substrat au-dessous de la couche isolante ; - la deuxième grille de chaque transistor à grille double est une grille arrière formée dans le substrat au-dessous de la couche isolante ; - chaque transistor à grille double est un transistor à grille double indépendant de type Fin ; - chaque transistor à grille double est constitué de deux transistors à grille unique agencés en parallèle ; - le circuit de précharge et de décodage comprend une paire unique de transistors à grille double ; - chaque transistor à grille double est agencé en série entre l'une de la ligne de bit et de la ligne de bit de référence et l'une correspondante d'une première et deuxième lignes de données ; - l'amplificateur de lecture est réalisé sur un 20 substrat semi-conducteur sur isolant comprenant une mince couche de matériau semi-conducteur séparée d'un substrat par une couche isolante, et le circuit de lecture comprend une paire d'inverseurs à couplage transversal agencés entre les première et deuxième 25 lignes de bit, et les inverseurs à couplage transversal comprennent des transistors à grille double comportant chacun des première et deuxième grilles, l'une étant une grille arrière formée dans le substrat au-dessous de la couche isolante ; 30 - le circuit de lecture consiste en la paire d'inverseurs à couplage transversal et en un transistor d'égalisation supplémentaire. Selon un autre aspect, l'invention concerne une mémoire à semi-conducteurs comprenant au moins une 35 matrice de cellules de mémoire agencées en rangées et en colonnes et au moins un amplificateur de lecture selon le premier aspect de l'invention. Selon encore un autre aspect, l'invention concerne un procédé de mise en oeuvre d'un amplificateur de 5 lecture selon le premier aspect de l'invention. Brève description des dessins D'autres aspects, objets et avantages de l'invention deviendront plus évidents lors de la 10 lecture de la description détaillée qui suit de modes de réalisation préférés de celle-ci, donnés à titre d'exemples et en faisant référence aux dessins joints, sur lesquels : - la figure 1 déjà examinée ci-dessus montre une 15 architecture de mémoire DRAM classique ; - la figure 2 est un schéma montrant un amplificateur de lecture selon le premier aspect de l'invention ; - la figure 3 montre un mode de réalisation 20 possible d'un amplificateur de lecture selon le premier aspect de l'invention ; - la figure 4 est un schéma montrant l'agencement topologique d'amplificateurs de lecture selon le premier aspect de l'invention ; 25 - les figures 5, 6 et 7 montrent le procédé de mise en oeuvre de l'amplificateur de lecture selon le premier aspect de l'invention pour effectuer les opérations de précharge, de lecture et de décodage. 30 Description détaillée de modes de réalisation préférés de l'invention En faisant référence à la figure 2, l'invention concerne, selon son premier aspect, un amplificateur de lecture pour lire et amplifier des données mémorisées 35 dans une cellule de mémoire, l'amplificateur de lecture étant connecté entre une ligne de bit BL et une ligne de bit de référence BL complémentaire de la ligne de bit et comprenant : - un circuit de lecture SC capable de fournir une 5 sortie indicative des données mémorisées dans la cellule de mémoire ; et - un circuit de précharge et de décodage PDC comprenant une paire de transistors à grille double T5, T6 pour précharger les première et deuxième lignes de 10 bit pendant une opération de précharge et pour transférer la sortie fournie par le circuit de lecture à une ligne de données LIO, LIO pendant une opération de lecture. Dans un mode de réalisation préféré montré sur la 15 figure 2, le circuit de précharge et de décodage PDC consiste en une paire unique de transistors à grille double T5, T6. Chaque transistor à grille double T5, T6 du circuit de précharge et de décodage PDC est agencé en 20 série entre le circuit de lecture SC et l'une d'une première ligne de données LIO et d'une deuxième ligne de données LIO complémentaire de la première ligne de données. Ils sont plus particulièrement agencés en série entre l'une de la ligne de bit BL et de la ligne 25 de bit de référence BL et l'une correspondante des première et deuxième lignes de données LIO, LIO. Le circuit de lecture SC est agencé de manière classique entre les lignes de bit BL, BLet permet de lire et d'amplifier la différence de tension sur la 30 paire de lignes de bit. Chaque transistor à grille double T5, T6 du circuit de précharge et de décodage PDC a une première grille et une deuxième grille, les premières grilles des transistors à grille double étant toutes deux 35 commandées par un signal de commande de décodage CSL et les deuxièmes grilles des transistors à grille double étant toutes deux commandées par un signal de commande de précharge (PPCH- Chaque transistor à grille double T5, T6 est 5 capable de fonctionner dans l'un ou l'autre d'un mode à appauvrissement ou à enrichissement, par rapport à l'état de la première grille commandée par le signal de commande de décodage CSL, en fonction de l'état de la deuxième grille commandée par le signal de commande de 10 précharge (Ppcx P erpendiculaire. Si on considère des transistors à canal N, chaque transistor à grille double T5, T6 est plus précisément capable de fonctionner dans un mode à appauvrissement par rapport à la première grille commandée par le 15 signal de commande de décodage CSL lorsque le signal de commande de précharge q)pcii est à l'état haut (tel qu'un état haut Vdd), et capable de fonctionner dans un mode à enrichissement lorsque le signal de commande de précharge est à l'état bas (tel qu'un état bas GND). 20 Il convient de noter que, dans les revendications, l'expression « état actif » est préférée à « état haut » et l'expression « état inactif » est préférée à « état bas » étant donné que le concept haut/bas est correct pour les transistors à canal N, mais inversé 25 pour les transistors à canal P. Selon un premier mode de réalisation, l'amplificateur de lecture est réalisé sur un substrat semi-conducteur sur isolant, tel qu'un substrat silicium sur isolant comprenant une couche mince de 30 matériau semi-conducteur séparée d'un substrat par une couche isolante. Les transistors à grille double T5, T6 comprennent chacun des première et deuxième grilles, l'une étant une grille arrière formée dans le substrat au-dessous de la couche isolante. La deuxième grille de 35 chaque transistor à grille double est de préférence une telle grille arrière qui est de ce fait commandée par le signal de commande de précharge (ppcx- Selon un autre mode de réalisation, chaque transistor à grille double T5, T6 est un transistor à 5 grille double indépendant de type Fin. Selon encore un autre mode de réalisation, chaque transistor à grille double T5, T6 est constitué de deux transistors à grille unique agencés en parallèle. Bien que l'invention ne soit en aucune manière 10 limitée à un circuit de lecture particulier, la figure 3 montre un mode de réalisation préféré de la présente invention dans lequel le circuit de lecture SC de l'amplificateur de lecture comprend une paire d'inverseurs à couplage transversal Tl, T3 ; T2, T4 15 agencés entre la ligne de bit BL et la ligne de bit de référence BL. Les inverseurs à couplage transversal comprennent les transistors à grille double Tl à T4 comportant chacun des première et deuxième grilles. Les transistors Ti, T2 sont habituellement appelés 20 transistors de polarisation à l'état haut, tandis que les transistors T3, T4 sont habituellement appelés transistors de polarisation à l'état bas. Les deuxièmes grilles des transistors de polarisation à l'état haut Tl, T2 sont commandées par un deuxième signal de 25 commande de polarisation à l'état haut Op, tandis que les deuxièmes grilles des transistors de polarisation à l'état bas T3, T4 sont commandées par un deuxième signal de commande de polarisation à l'état bas oDbi. Le circuit de lecture peut en outre comprendre un 30 transistor d'égalisation T7 agencé entre les lignes de bit BL, BL, et dont la grille est commandée par un signal de commande d'égalisation IEQ. L'amplificateur de lecture de la figure 3 est de préférence réalisé sur un substrat semi-conducteur sur 35 isolant comprenant une mince couche de matériau semi- conducteur séparée d'un substrat par une couche isolante, et les deuxièmes grilles des transistors Ti à T4 sont des grilles arrière formées dans le substrat au-dessous de la couche isolante.
On appréciera que ce mode de réalisation préféré est décrit dans la demande de brevet français n° 1153573 déposée par le demandeur le 26 avril 2011 et pas encore publiée. La figure 4 montre l'agencement topologique d'amplificateurs de lecture selon le premier aspect de l'invention dans une mémoire à semi-conducteurs. Sur la figure 4, les marques k et 1 représentent deux lignes, tandis que les marques i et j représentent deux colonnes. Les signaux de commande de précharge (Ppcmc, (ppciii à appliquer aux deuxièmes grilles (par exemple les grilles arrière) des transistors T5 et T6 des amplificateurs de lecture agencés sur les rangées k et 1 circulent respectivement sur les lignes de précharge qui sont généralement en métal-1. Le signal de commande de décodage CSLi, CSLj à appliquer aux premières grilles des transistors T5 et T6 des amplificateurs de lecture agencés sur les colonnes i et j circulent sur les lignes de décodage qui sont généralement en métal-2. Les lignes de décodage et les lignes de précharge sont avantageusement perpendiculaires les unes aux autres, la ligne de décodage étant de préférence agencée dans la direction de ligne de bit de la matrice de cellules de mémoire et la ligne de précharge étant agencée dans la direction perpendiculaire à la direction de ligne de bit. Les figures 5 à 7 montrent le procédé de mise en oeuvre de l'amplificateur de lecture selon le premier aspect de l'invention pour effectuer les opérations de précharge, de lecture et de décodage.
La figure 5 montre l'opération de précharge pendant laquelle le signal de commande de précharge (PpcH est positionné dans un état actif (par exemple à un état haut Vdd, au moyen d'une tension positive dans le 5 cas de transistors à canal N) de manière à faire passer les transistors T5, T6 du circuit de précharge et de décodage PDC dans le mode à appauvrissement. Les transistors T5, T6 restent par conséquent conducteurs (état passant), indépendamment du signal de décodage 10 CSL appliqué à leur première grille. Etant donné que le circuit de lecture est inactif pendant l'opération de précharge, les lignes de données LIO, LIO appliquent par conséquent leur niveau de tension aux lignes de bit de manière à les précharger.
15 La figure 6 montre l'opération de lecture pendant laquelle le signal de commande de précharge (PpcH est positionné dans l'état inactif (par exemple à un état bas GND dans le cas de transistors à canal N) de manière à ramener les transistors T5, T6 du circuit de 20 précharge et de décodage PDC dans un mode à enrichissement en relation avec l'état des premières grilles de ces transistors commandées par le signal de commande de décodage CSL. Tant que le signal de décodage CSL reste à l'état inactif (par exemple à 25 l'état bas GND dans le cas de transistors à canal N), les transistors T5 et T6 sont bloqués (état bloqué) et le circuit de lecture SC peut procéder à une opération de lecture/rafraîchissement et fournir une sortie indicative des données mémorisées dans la cellule de 30 mémoire. La figure 7 montre l'opération de décodage pendant laquelle, alors que le signal de commande de précharge (pcH reste à l'état inactif, le signal de décodage CSL est passé à l'état actif (par exemple à un état haut 35 Vdd dans le cas de transistors à canal N), ce qui rend passant les transistors T5 et T6. La sortie fournie par le circuit de lecture SC est par conséquent transférée aux lignes de données LIO, LJO. On appréciera que l'invention s'avère avantageuse 5 en ce qu'un décodage X-Y local peut être effectué en croisant simplement les première et deuxième lignes de grille, sans contrainte d'agencement particulier (aucun transistor supplémentaire, étant donné que la fonction de décodage ne nécessite aucun transistor dédié) et 10 sans pénalité d'aire. En outre, comparée aux solutions de décodeur décrites dans l'introduction, une couche d'amplificateurs de lecture espacés est maintenue régulière étant donné qu'elle ne nécessite pas de dispositifs supplémentaires.
15 On appréciera que l'invention peut être mise en oeuvre dans toutes les technologies : massive, PDSOI (silicium sur isolant partiellement appauvri), FDSOI (silicium sur isolant totalement appauvri), ainsi qu'avec des FinFET et d'autres types de transistors à 20 grille double indépendants. La technologie FDSOI s'avère avantageuse en ce qu'elle améliore les avantages étant donné qu'elle permet une plus petite aire par fonctionnalité que dans la technologie massive.
25 On appréciera en outre que l'invention n'est pas limitée à l'amplificateur de lecture selon son premier aspect, mais englobe plutôt également une mémoire à semi-conducteurs, en particulier une mémoire DRAM comprenant au moins une matrice de cellules de mémoire 30 agencées en rangées et en colonnes et au moins un amplificateur de lecture selon son premier aspect. L'invention concerne également le procédé de mise en oeuvre de l'amplificateur de lecture selon son premier aspect tel qu'illustré par les figures 5 à 7. 35

Claims (15)

  1. REVENDICATIONS1. Amplificateur de lecture pour lire et amplifier des données mémorisées dans une cellule de mémoire, l'amplificateur de lecture étant connecté entre une ligne de bit (BL) et une ligne de bit de référence () complémentaire de la première ligne de bit et comprenant : - un circuit de lecture (SC) capable de fournir 10 une sortie indicative des données mémorisées dans la cellule de mémoire ; et - un circuit de précharge et de décodage (PDC) comprenant une paire de transistors à grille double (T5, T6) pour précharger les première et deuxième 15 lignes de bit pendant une opération de précharge et pour transférer la sortie fournie par le circuit de lecture à une ligne de données pendant une opération de lecture. 20
  2. 2. Amplificateur de lecture selon la revendication 1, dans lequel chaque transistor à grille double du circuit de précharge et de décodage a une première grille et une deuxième grille, les premières grilles des transistors à grille double étant toutes deux 25 commandées par un signal de commande de décodage et les deuxièmes grilles des transistors à grille double étant toutes deux commandées par un signal de commande de précharge. 30
  3. 3. Amplificateur de lecture selon la revendication 2, dans lequel chaque transistor à grille double est capable de fonctionner dans l'un ou l'autre d'un mode à appauvrissement et d'un mode à enrichissement en relation avec l'état de la première grille du 35 transistor commandée par le signal de commande dedécodage en fonction de l'état de la deuxième grille du transistor commandée par le signal de commande de précharge.
  4. 4. Amplificateur de lecture selon la revendication 3, dans lequel chaque transistor à grille double est capable de fonctionner dans un mode à appauvrissement lorsque le signal de commande de précharge est dans un état actif, et capable de fonctionner dans un mode à enrichissement lorsque le signal de commande de précharge est dans un état inactif.
  5. 5. Amplificateur de lecture selon l'une quelconque des revendications 1 à 4 réalisé sur un substrat semi- conducteur sur isolant comprenant une mince couche de matériau semi-conducteur séparée d'un substrat par une couche isolante, dans lequel les transistors à grille double comprennent chacun des première et deuxième grilles, l'une étant une grille arrière formée dans le substrat au-dessous de la couche isolante.
  6. 6. Amplificateur de lecture selon la revendication 5, dans lequel la deuxième grille de chaque transistor à grille double est une grille arrière formée dans le 25 substrat au-dessous de la couche isolante.
  7. 7. Amplificateur de lecture selon l'une quelconque des revendications 1 à 4, dans lequel chaque transistor à grille double est un transistor à grille double 30 indépendant de type Fin.
  8. 8. Amplificateur de lecture selon l'une quelconque des revendications 1 à 4, dans lequel chaque transistor à grille double est constitué de deux transistors à 35 grille unique agencés en parallèle.
  9. 9. Amplificateur de lecture selon l'une quelconque des revendications 1 à 8, dans lequel le circuit de précharge et de décodage (PDC) comprend une unique 5 paire de transistors à grille double (T5, T6).
  10. 10. Amplificateur de lecture selon l'une quelconque des revendications 1 à 9, dans lequel chaque transistor à grille double est agencé en série entre 10 l'une de la ligne de bit et de la ligne de bit de référence et l'une correspondante des première et deuxième lignes de données.
  11. 11. Amplificateur de lecture selon la 15 revendication 10 réalisé sur un substrat semiconducteur sur isolant comprenant une mince couche de matériau semi-conducteur séparée d'un substrat par une couche isolante, dans lequel le circuit de lecture comprend une paire d'inverseurs à couplage transversal 20 agencés entre les première et deuxième lignes de bit, et dans lequel les inverseurs à couplage transversal comprennent des transistors à grille double comportant chacun des première et deuxième grilles, l'une étant une grille arrière formée dans le substrat au-dessous 25 de la couche isolante.
  12. 12. Amplificateur de lecture selon la revendication 11, dans lequel le circuit de lecture consiste en la paire d'inverseurs à couplage 30 transversal et en un transistor d'égalisation supplémentaire.
  13. 13. Mémoire à semi-conducteurs comprenant au moins une matrice de cellules de mémoire agencées en rangéeset en colonnes et au moins un amplificateur de lecture selon l'une quelconque des revendications 1 à 12.
  14. 14. Mémoire à semi-conducteurs selon la revendication 13, dans laquelle les premières grilles des transistors à grille double sont connectées à une ligne de décodage sur laquelle circule le signal de commande de décodage et les deuxièmes grilles des transistors à grille double sont connectées à une ligne de précharge sur laquelle circule le signal de commande de précharge, et dans laquelle la ligne de décodage et la ligne de précharge sont agencées perpendiculairement l'une à l'autre, par exemple la ligne de décodage étant agencée dans la direction de ligne de bit de la matrice de cellules de mémoire et la ligne de précharge étant agencée dans la direction perpendiculaire à la direction de ligne de bit.
  15. 15. Procédé de mise en oeuvre d'un amplificateur de 20 lecture selon la revendication 4 comprenant les étapes consistant à : - positionner le signal de commande de précharge dans l'état actif pour effectuer l'opération de précharge ; 25 - positionner le signal de commande de précharge à l'état inactif et lire les données mémorisées dans la cellule de mémoire par le circuit de lecture ; - positionner le signal de commande de décodage dans l'état haut pour effectuer l'opération de lecture. 30
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2985839B1 (fr) * 2012-01-16 2014-02-07 Soitec Silicon On Insulator Circuit et procede pour detecter une difference de tension sur une paire de lignes de signal duales, en particulier par un transistor d'egalisation
CN105761747B (zh) * 2016-02-16 2019-01-04 上海华虹宏力半导体制造有限公司 静态随机存储器位线预充电路
KR102514654B1 (ko) * 2021-11-18 2023-03-29 서울대학교산학협력단 오버패스형 채널을 포함하는 반도체 소자

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7304903B2 (en) * 2006-01-23 2007-12-04 Purdue Research Foundation Sense amplifier circuit
FR2911004A1 (fr) * 2006-12-28 2008-07-04 Commissariat Energie Atomique Procede de realisation de transistors a double-grille asymetriques permettant la realisation de transistors a double-grille asymetriques et symetriques sur un meme substrat

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR1153573A (fr) 1955-06-09 1958-03-12 Tokheim Corp Perfectionnements aux dispositifs d'alimentation en combustible liquide
FR1152256A (fr) 1956-06-07 1958-02-13 Petit Perfectionnements aux serrures à mortaiser
EP0387379B1 (fr) * 1989-03-16 1995-01-18 Siemens Aktiengesellschaft Mémoire intégrée à semi-conducteurs du type DRAM et methode pour la tester
IT1249809B (it) * 1991-05-10 1995-03-28 St Microelectronics Srl Circuito di lettura a offset di corrente modulata o a sbilanciamento di corrente per celle di memorie programmabili
JP2000243082A (ja) * 1999-02-17 2000-09-08 Mitsubishi Electric Corp 半導体記憶装置
JP2004310904A (ja) * 2003-04-07 2004-11-04 Renesas Technology Corp 不揮発性半導体記憶装置
US7372092B2 (en) * 2005-05-05 2008-05-13 Micron Technology, Inc. Memory cell, device, and system
US8498140B2 (en) * 2007-10-01 2013-07-30 University Of Florida Research Foundation, Inc. Two-transistor floating-body dynamic memory cell
SG10201700467UA (en) * 2010-02-07 2017-02-27 Zeno Semiconductor Inc Semiconductor memory device having electrically floating body transistor, and having both volatile and non-volatile functionality and method
FR2972838B1 (fr) 2011-03-18 2013-04-12 Soitec Silicon On Insulator Memoire a semi-conducteurs comportant des amplificateurs de lecture decales associes a un decodeur de colonne local
FR2974656B1 (fr) 2011-04-26 2013-05-17 Soitec Silicon On Insulator Amplificateur de detection differentiel sans transistor a grille de passage dedie

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7304903B2 (en) * 2006-01-23 2007-12-04 Purdue Research Foundation Sense amplifier circuit
FR2911004A1 (fr) * 2006-12-28 2008-07-04 Commissariat Energie Atomique Procede de realisation de transistors a double-grille asymetriques permettant la realisation de transistors a double-grille asymetriques et symetriques sur un meme substrat
US20100178743A1 (en) * 2006-12-28 2010-07-15 Commissariat A L'energie Atomique Method for making asymmetric double-gate transistors

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